KR100424059B1 - 실리콘-온-절연체 기판상의 고성능 실리콘게르마늄헤테로접합 바이폴라 트랜지스터 ＢｉＣＭＯＳ의 제조방법 - Google Patents
실리콘-온-절연체 기판상의 고성능 실리콘게르마늄헤테로접합 바이폴라 트랜지스터 ＢｉＣＭＯＳ의 제조방법 Download PDFInfo
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Abstract
본 발명의 반도체 구조체는 SOI 기판상에 형성된 CMOS 및 SiGe HBT를 포함한다. 본 발명에 따른 반도체 구조체의 제조방법은 복수개의 활성영역을 그 위에 갖는 SOI 기판을 제조하는 단계: 상기 SOI 기판의 제1 활성영역내에 CMOS를 형성하는 단계; 및 상기 SOI 기판의 다른 활성영역내에 SiGe HBT를 형성하는 단계를 포함한다.
Description
본 발명은 CMOS 집적회로 제조방법에 관한 것으로서, 구체적으로는 실리콘-온-절연체(silicon-on-insulator) 기판상에 실리콘게르마늄 헤테로접합 바이폴라 트랜지스터 BiCMOS(SiGe heterojunction bipolar transistor BiCMOS)를 형성하는 방법에 관한 것이다. 이러한 구조체는 특히 고속의 혼합신호형(mixed-signal) 회로에 사용되기에 적합하다.
종래기술로서, 벌크 실리콘 기판상에 CMOS 및 SiGe 헤테로접합 바이폴라 트랜지스터(HBT)를 제조한 SiGe 바이폴라 CMOS(BiCMOS) 구조체가 개시되어 있다. 이 공정은 아날로그 신호처리를 위한 고성능의 HBT 및 디지털 신호처리 및 데이터 저장을 위한 CMOS를 제공한다. 그러한 구조체의 심각한 결점은 벌크 CMOS가 상대적으로 늦고 상대적으로 높은 전력을 필요로 한다는 점이다. 상기 제조공정은 비교적 복잡하고, 결과물인 제품은 그 전력 요구치로 인해서 휴대용(hand-held) 무선장치에는 적합하지 않다. SiGe HBT 및 CMOS를 실리콘-온-절연체(SOI) 기판상에 집적함으로써, SiGe HBT의 성능 및 SOI CMOS 장치의 낮은 전력, 고속 성능이 단일 구조체에서 달성될 수 있다. SiGe HBT는 고속 프론트 엔드(front-end) 트랜시버를 제공하고, CMOS는 데이터 처리 및 저장을 제공한다.
반도체 구조체는 SOI 기판상에 형성된 CMOS 및 SiGe HBT를 포함한다. 반도체 구조체의 제조방법은, 복수개의 활성영역을 그 위에 갖는 SOI 기판을 제조하는 단계; 제1 활성영역내에서 SOI 기판상에 CMOS를 형성하는 단계; 및 다른 활성영역내에서 SOI 기판상에 SiGe HBT를 형성하는 단계를 포함한다.
본 발명의 하나의 목적은 상대적으로 낮은 전력을 소비하는 혼합신호형 처리 구조체를 제공하는 것이다.
본 발명의 다른 목적은 실리콘-온-절연체 기판상의 고성능 SiGe 헤테로접합 바이폴라 트랜지스터 BiCMOS를 제공하는 것이다.
발명의 목적 및 개요를 통해서 본 발명의 실체를 쉽게 이해할 수 있을 것이다. 이하 도면을 참조하여 기술되는 본 발명의 바람직한 실시예에 관한 상세한 설명을 통해서 본 발명에 관한 보다 충분한 이해가 가능할 것이다.
도 1 내지 9는 본 발명의 제1 실시예의 단계들을 나타낸 것이다.
도 10 내지 22는 본 발명의 제2 실시예의 단계들을 나타낸 것이다.
본 발명의 실리콘-온-절연체(SOI) 기판상의 SiGe 바이폴라 CMOS(BiCMOS)는벌크 실리콘 기판상에 형성된 SiGe BiCMOS에 비해 높은 성능을 갖는다. 본 방법은 SiGe 헤테로접합 바이폴라 트랜지스터(HBT)가 고성능을 보유하도록 하며, SOI 기판상에 형성된 CMOS가 고속 및 저전력 성능을 갖도록 한다. 후술하듯이, SOI상에의 SiGe BiCMOS의 제조공정은 벌크 실리콘 기판상에의 SiGe BiCMOS의 제조공정에 비해 덜 복잡하다.
SOI 기판상에의 SiGe HBT 및 CMOS의 집적은, SOI에 있어서 저전력 및 고속 특징을, 그리고 SiGe HBT에 있어서 고속 및 고전력 특징 등의 장점을 갖는다. SiGe HBT는 프론트 엔드 리시버(front-end receiver) 및 트랜스미터(트랜스시버)로서 이용된다. 이 기술은 TV 리모트 콘트롤 장치, 무선 전화기 및 기타 무선통신 응용장치의 휴대용 단자와 같은 휴대용 단자로서 적합하다.
본 발명의 MOS 트랜지스터는 산화물에 의해 완전히 격리된다. MOS 트랜지스터의 격리는 종래 구조체에서 발견되는 기생 용량(parasitic capacitance)을 저감한다. 따라서 CMOS는 벌크 실리콘 기판상에 제조된 CMOS에 비해 높은 주파수에서 조작될 수 있다. SiGe HBT 또한, 매립된 콜렉터(buried collector)의 바닥부를 제외한 위치에서 산화물에 의해 격리된다. HBT의 외부 베이스(extrinsic base)는 제1 폴리실리콘층(폴리 1) 및 SiGe층으로 이루어진다. 외부 베이스는 pMOST 소스/드레인 이온 주입과 동시에 P+ 이온이 주입될 수 있다. 외부 베이스, 콜렉터 접점 및 이미터는 CMOS와 동시에 살리사이드화될 수 있다. 제1 및 제2 폴리실리콘층 아래의 산화물의 두께를 증대함으로써 콜렉터-투-베이스(collector-to-base) 및 베이스-투-이미터(base-to-emitter) 기생 용량을 저감한다. HBT의 기생 용량 및 기생 저항은 매우 낮게 될 수 있고 이로써 HBT의 성능이 증대될 수 있다.
제조공정은 다음과 같다: 도 1을 참조하면, 출발 물질은 30에서 부분적으로 나타낸 표준 SOI 웨이퍼로서 매립된 산화물 두께가 약 400 nm인데, 이는 산소 웨이퍼의 주입에 의한 분리체(SIMOX)내의 매립된 산화물 두께의 산업표준이다. 본 발명의 첫번째 단계는 열산화(thermal oxidation) 공정을 통해서 바람직한 두께로 상부 실리콘막을 박막화하는 단계이다. 0.25 미크론 채널 길이 공정에 있어서, 상부 실리콘의 두께는 완전히 소모된 SOI(FDSOI)의 경우에 대략 30 nm이다. 부분적으로 소모된 SOI의 경우에, 0.25 미크론 CMOS의 상부 실리콘 두께는 대략 50 내지 100 nm이다. 포토레지스트는 이온주입에 의해서 MOS 트랜지스터의 채널 도핑에 적용된다.
실리콘의 국소산화 공정(local oxidation of silicon; LOCOS), 또는 얕은 트렌치 격리(shallow trench isolation: STI) 공정이 수행되어 활성 MOS 트랜지스터를 격리시킨다. 이러한 공정 단계동안에, HBT 영역상의 상부 실리콘이 도 1에서 보듯이 산화물층 32로 대체된다. 도 1에서, STI가 사용되어 활성영역 34, 36을 격리시키는데, 이들은 각각 CMOS 및 SiGe HBT를 형성하는데 사용되게 된다. 이 공정은 포토레지스트를 상기 구조체에 적용하는 단계 및 상기 격리 및 HBT 영역으로부터 상부 실리콘을 에칭하는 단계를 포함한다. 에칭 손상(etch damage)을 제거하고 산화물층이 웨이퍼상에 침적된다. 산화물은 화학-기계적으로 연마되어(CMP) 평탄한 표면을 형성한다. 벌크 BiCMOS의 경우, STI 공정 이전에 n 웰 및 p 웰이 형성되어야 한다. 벌크 BiCMOS에서 STI의 깊이는 500 nm 보다 얕아서는 아니된다. 보론 이온이 5.0 ·1012cm-2내지 5.0 ·1013cm-2의 양으로, 그리고 30 Kev 내지 60 Kev의 에너지에서 주입되어 p-웰 38, 40을 형성한다.
포토레지스트가 적용되어 콜렉터 영역 42 및 기판 접점 영역 44를 포함하여 HBT 영역 상에 에칭을 실시한다.
도 3을 참조하면, 비소 이온이 콜렉터 42 아래의 실리콘에 주입되어 n+매립 콜렉터 52를 형성한다. 이온 주입량은 대략 1 ·1014cm-2내지 1 ·1015cm-2이다. 실리콘 에피택셜층(epitaxial layer) 46, 50은 HBT의 기판 접점 영역 44 및 콜렉터 접점 영역 42 상에서 각각 선택적으로 성장한다. 실리콘 에피택셜층은 그 두께가 대략 400 내지 450 nm로서 HBT 트렌치를 완전히 채운다. 콜렉터 에피택셜은 본래의 도핑(insitudoping)을 통해 성장할 수 있다. 이 층의 도핑 밀도는 1 ·1016cm-2내지 5 ·1017cm-2이다. 이 경우, 기판 접점 영역에 별도로 보론 이온을 주입할 것이 요구된다. 포토레지스트 마스크 공정을 이용하여 인 이온이 콜렉터 영역 42로 주입된다. 그 에너지는 15 keV 내지 25 keV이고, 주입량은 1 ·1012cm-2내지 5 ·1013cm-2이다. 포토레지스트가 제거되고 새로운 마스크를 적용하여 콜렉터 링커 이온을 주입한다. 비소 이온의 주입을 복수회 수행하여 콜렉터 링커 48을 형성한다. 그 에너지는 각각 40 keV 내지 100 keV 및 300 keV 내지 450 keV이다. 깊은 이온 주입및 얕은 이온 주입 양자의 주입량은 대략 1 ·1014cm-2내지 1 ·1015cm-2이다. 20 nm 내지 100 nm의 얇은 산화물이 침적되고, 콜렉터에 주입된 이온이 고온(900℃ 내지 1100℃)에서 30분 내지 100분 동안 확산된다.
도 4에서 보듯이, 깊은 트렌치 54가 가해져서 STI 동안 콜렉터 격리를 증대한다. 그러나, 깊은 트렌치는 그 잇점이 상대적으로 적고 공정을 더욱 복잡하게 한다. 깊은 트렌치 54는 이후의 도면에서는 도시되지 않는다.
도 5를 참조하면, CMOS 영역 상에서 산화물의 제거 이전에 포토레지스트가 적용된다. 게이트 산화물층 54가 성장하고, 얇은 제1 폴리실리콘층 56이 침적된다. 상기 폴리실리콘층의 두께는 대략 50 nm 내지 200 nm이다. 포토레지스트가 적용되어 산화물 부분 및 폴리실리콘을 제거함으로써 베이스-투-콜렉터 접점, 콜렉터-링커 접점 및 기판 접점 영역을 연다. 다음으로, 게르마늄-도핑 실리콘 베이스층 58이 산화물캡 60과 함께 성장한다. 이 SiGe층의 두께는 대략 40 nm 내지 100 nm이다. 베이스/콜렉터 계면에서의 Ge 농도가 대략 15% 내지 20%인 것이 바람직하다. Ge 농도는 상부 표면을 향해 단조적으로(monotonically) 감소한다. 상부 표면에서, 즉 이미터-투-베이스 계면에서, Ge 농도는 5%를 넘지 않는 것이 바람직하다. 그러나, 매우 높은 주파수 적용에서와 같이, 매우 얇은, 즉 20 nm 미만의 SiGe층의 경우에, Ge 농도는 15% 내지 30%로 일정하게 유지될 수 있다. 보론 이온이 SiGe층내로 주입되어 바이폴라 트랜지스터의 베이스 영역을 형성한다. 보론의 표면 농도는 대략 1 ·1018cm-3이다. 보론의 밀도는 베이스-콜렉터 접합부를 향해 지수함수적으로 감소한다. SiGe 베이스 또한 본래의 보론 도핑 공정에 의해 성장한다. 콜렉터 링커 영역 N+ 상에서 SiGe층의 주입 이전에 포토레지스트의 추가적인 층이 적용된다.
도 6을 참조하면, SiGe 및 폴리실리콘층의 에칭 이전에 포토레지스트가 적용되어 게이트전극을 형성한다. 다음으로 PLDD 및 NLDD 이온 주입이 수행된다. PLDD 및 NLDD 용 이온으로서 보론 이온이 10 keV 내지 40 keV의 에너지 레벨에서 주입되고, 인 이온은 30 keV 내지 110 keV의 에너지 레벨에서 각각 주입된다. 양 이온의 주입량은 1 ·1012cm-2내지 5 ·1013cm-2이다.
도 7에서 보듯이, 두께가 대략 50 nm 내지 200 nm인 산화물 박층 62가 침적된다. 포토레지스트가 적용되어 이미터-베이스 접점 및 콜렉터 링커 접점 영역을 연다. 두께가 대략 100 nm 내지 300 nm인 제2 폴리실리콘층(폴리 2) 64 및 얇은 산화물캡이 침적되고, 마스킹 없이 N+가 주입되고 확산된다. 이 층은 이미터 폴리실리콘층이라고 일컬어진다.
도 8에 의하면, 이미터전극을 에칭하기 위해서 포토레지스트 마스크가 적용된다. 에칭 공정이 등방적(isotropic)인 경우, 마스킹되지 않은 제2 폴리실리콘층 64의 전체 부분이 에칭된다. 에칭 공정이 비등방적(anisotropic)인 경우, 게이트전극의 측벽에 제2 폴리실리콘층 64의 일부가 남게 될 수 있다. 이미터 영역에 있는 포토레지스트가 스프리핑된 후, 산화물층이 비등방적으로 에칭되어 측벽 산화물을 형성한다. 포토레지스트가 N+ 이온의 주입 이전에 적용되어 nMOST 소스 38a, 드레인 38b 및 콜렉터 접점영역 38c를 형성한다. 또다른 포토레지스트층이 P+ 이온의 주입 이전에 침적되어 pMOST 소스 40a, 드레인 40b, 외부 베이스 및 기판 접점영역 40c를 형성한다. 제2 폴리실리콘층 64는 MOS 트랜지스터의 게이트전극 66, 68의 측벽으로부터 완전히 제거되지만, MOS 트랜지스터의 게이트전극 66, 68의 측벽에 제2 폴리실리콘의 일부가 남아있다고 하더라도 장치 성능에 부작용을 미치지는 않는다.
종래기술의 살리사이드화에 이어서, 산화물의 CVD, 포토레지스트 접점 에칭 및 금속화를 거쳐 웨이퍼 제조가 완성되는데, 본 발명의 SOI 기판 구조체 70 상의 최종 SiGe BiCMOS가 도 9에 나타나 있다. 살리사이드층 78이 형성되고, 산화물층 80이 침적되고 상기 구조체가 금속화되어 nMOST 72, pMOST 74 및 SiGe HBT 76이 된다.
본 발명의 제2 실시예를 위한 제조공정은 SOI 웨이퍼 상에 두께가 대략 300 nm 내지 500 nm인 티커 박스(thicker box)에서 시작된다. 도 10은 본 발명의 시작 단계를 나타내고 있는데, 그에 의하면 SOI 웨이퍼 100이 산화되어 바람직한 두께인 대략 10 nm 내지 200 nm가 되도록 SOI의 상부 실리콘층을 박막화한다. 메사(mesa), LOCOS 또는 얇은 트렌치 격리에 의해 장치 격리가 수행되고, 다음으로 두께가 대략 10 nm 내지 50 nm인 산화물층 102의 CVD가 수행된다. nMOST 활성영역이 되는 P 웰 104 및 pMOST 활성영역이 되는 n 웰 106이 형성된다. 또다른 활성영역 108이 형성되는데, 이 활성영역은 SiGe HBT가 되게 되며, 결과적으로 도 10에서 나타낸 구조체가 된다.
도 11을 참조하면, 포토레지스트 110이 적용되고, HBT 활성영역 베이스 112및 콜렉터 링크 영역 114 및 pMOST 활성영역 106 위의 산화물층이 에칭된다. 다음으로 포토레지스트가 제거된다.
도 12에서 보듯이, 선택적 에피택셜 성장에 의해서 실리콘층이 형성되어 베이스 영역 112 및 콜렉터 링크 영역 114를 채운다. 실리콘의 표면은 산화물층의 상부와 똑같은 높이가 되는 것이 바람직하지만, 약간의 차이가 있더라도 장치의 성능을 그다지 저해하지는 않는다.
도 13에서는, 포토레지스트층이 침적되고 이어서 인 이온이 주입되는 것이 나타나 있다. 400 Kev 내지 600 Kev에서 인, 또는 1000 Kev 내지 1200 Kev에서 비소 가 깊이 주입되어 N+ 매립 콜렉터 118이 형성되고, 인을 얇게 주입하여 도핑된 콜렉터 영역 112 및 114를 형성한다. 상기 매립 콜렉터의 도핑 밀도는 대략 1 ·1019cm-3내지 1 ·1020cm-3이다. n 영역의 도핑 밀도는 대략 1 ·1016cm-3이다. 다음으로 포토레지스트가 스트리핑된다.
도 14는, 인 이온이 N+ 도핑 콜렉터 링커 영역 122로 주입되기 이전에 포토레지스트층 120이 형성되는 것을 나타낸다. 그 도핑 밀도는 대략 1 ·1019cm-3내지 1 ·1020cm-3이다. 다음으로 포토레지스트 120이 제거된다.
다음 단계는, 콜렉터 중립 영역내의 도핑 밀도가 대략 일정하도록 인 이온을 재분배하기 위하여 확산을 수행하는 것인데, 도 15에 도시하고 있다. 확산은 대략 850 ℃ 내지 1000 ℃에서, 대략 30분 내지 60분 동안 수행된다.
도 16을 참조하면, SiGe 124, 실리콘캡 126 및 캡 산화물층 128의 에피택셜성장이 수행된다. SiGe의 두께는 대략 40 nm 내지 100 nm인 반면, 실리콘캡의 두께는 대략 10 nm이다. 캡 산화물층의 두께는 대략 20 nm 내지 50 nm이다. 캡 산화물층 128, 실리콘 캡 126 및 SiGe 124의 에칭 이전에 다른 포토레지스트층(미도시)이 침적된다. 에칭 후에 상기 포토레지스트가 스트리핑된다.
대안으로서, 도 17을 참조하면, 도 16의 에피택셜 성장 이전에 산화물 박막층 130이 침적되고 베이스 영역에서 에칭되는데, 그 영역은 콜렉터 개구(opening)보다 작다. 이러한 임의적 단계는 산화물 계면에서 실리콘의 에피택셜을 피하기 위한 것이다.
도 18을 참조하면, 산화물은 CMOS 영역상에서 실리콘 섬(silicon island)으로부터 에칭된다. 게이트 산화물층 132가 성장되고 제1 폴리실리콘층 134가 침적된다. 제1 폴리실리콘층의 두께는 대략 30 nm 내지 100 nm이다.
도 19를 참조하면, 제1 폴리실리콘 134 및 상기 산화물의 에칭 이전에 포토레지스트층이 침적되어 이미터-투-베이스 접점을 형성한다. 포토레지스트는 스트리핑된다. 두께가 대략 100 nm 내지 300 nm인 제2 폴리실리콘층 136이 침적된다.
도 20에서 보듯이, 인 이온이 nMOST 활성영역 104 및 이미터 영역 140의 폴리실리콘층 138내에 주입되기 이전에 포토레지스트(미도시)가 다시 적용된다. 다음으로 포토레지스트가 제거된다.
도 21을 참조하면, 폴리실리콘의 에칭 이전에 포토레지스트가 적용되어 CMOS용 게이트전극 142, 144 및 SiGe HBT용 이미터 146을 형성한다. LDD 이온을 nMOST에 주입함으로써 소스 104a, 게이트 104b 및 드레인 104c를 형성하는 한편, LDD 이온을 pMOST에 주입함으로써 드레인 106a, 게이트 106b 및 소스 106c를 형성한다. 측벽 산화물 148, 150 및 151 또는 질화물 형성체가 게이트전극 142, 144 및 이미터 146 근처에 각각 형성된 후, n+ 및 p+ 이온이 주입된다. n+는 SiGe HBT용 콜렉터 접점 122 및 nMOST의 소스/드레인 영역에 주입된다. p+ 는 pMOST의 소스/드레인 영역 및 HBT의 외부 베이스 영역 152에 주입된다. 살리사이드층 154가 침적되고 활성영역 및 상기 활성영역용 금속전극 사이에 형성된다.
도 22는 산화물의 CVD 및 금속화를 거친 본 발명의 제2 실시예의 최종 구조체 156를 나타내는데, nMOST 158 및 pMOST 160 및 SiGe HBT 162를 포함한다.
이상과 같이, 실리콘-온-절연체 기판상의 고성능 SiGe 헤테로접합 바이폴라 트랜지스터 BiCMOS의 제조방법을 개시하였다. 첨부된 특허청구범위에 기재된 바와 같이 본 발명의 범위내에서 추가적인 변형이 가능함이 자명하다.
본 발명의 BiCMOS 구조체는 SiGe HBT의 성능 및 SOI CMOS 장치의 저전력, 고속 성능이 단일 구조체에서 달성될 수 있도록 하며 고속의 혼합신호형 회로에 사용되기에 적합하다.
Claims (13)
- SOI 기판,상기 기판 상에 형성된 다른 구조체들로부터 격리되고, 상기 기판 상에 형성된 CMOS, 및절연층 바닥 밑의 SOI 기판에 매립된 콜렉터를 포함하는 상기 기판 상에 형성된 다른 구조체들로부터 실질적으로 격리되고, 상기 기판 상에 형성된 SiGe HBT를 포함하며,상기 SiGe HBT는, 베이스-콜렉터 계면 및 베이스-이미터 계면을 갖는 게르마늄이 도핑된 실리콘층을 포함하고,그 게르마늄 농도가, 상기 베이스-콜렉터 계면에서 약 15% 내지 20% 사이의 범위로부터 상기 베이스-이미터 계면에서 약 5% 이하의 농도로 단조 감소하는, 반도체 구조체.
- 제1 항에 있어서,상기 SiGe HBT는 베이스, 이미터 및 콜렉터를 포함하고, 상기 콜렉터는 SOI 기판에서 콜렉터 접점에 연결되어 있는 반도체 구조체.
- 제1 항에 있어서,SiGe HBT 활성 영역 부근에 깊은 트렌치를 포함하는 반도체 구조체.
- SOI 기판을 제조하는 단계,상기 기판 상에 CMOS를 형성하는 단계, 및상기 기판 상에 SiGe HBT를 형성하는 단계를 포함하고,SiGe HBT를 형성하는 상기 단계는, 콜렉터 및 콜렉터 접점을 형성하는 단계를 포함하며, 상기 콜렉터 접점은 절연층 바닥 밑의 SOI 기판에 매립되고,SiGe HBT를 형성하는 상기 단계는, 베이스-콜렉터 계면 및 베이스-이미터 계면을 갖는 게르마늄이 도핑된 실리콘층을 제공하는 단계를 포함하고, 그 게르마늄 농도가, 상기 베이스-콜렉터 계면에서 약 15% 내지 20% 사이의 범위로부터 상기 베이스-이미터 계면에서 약 5% 이하의 농도로 단조 감소하는, 반도체 구조체 제조방법.
- 복수의 활성 영역 및 표면 실리콘층을 갖는 SOI 기판을 제조하는 단계,상기 기판의 제1 활성 영역내에 CMOS를 형성하는 단계,기생 용량을 감소시키기 위해, 산화물로 기판 상의 다른 구조체들로부터 CMOS를 격리시키는 단계, 및상기 기판의 다른 활성 영역내에 SiGe HBT를 형성하는 단계를 포함하고,SiGe HBT를 형성하는 상기 단계는, 콜렉터 및 콜렉터 접점을 형성하는 단계를 포함하며,상기 콜렉터 접점은 절연층의 바닥 밑의 SOI 기판에 매립되고,상기 SiGe HBT의 나머지는 산화물에 의해 기판상의 다른 구조체들로부터 격리되며,SiGe HBT를 형성하는 상기 단계는, 베이스-콜렉터 계면 및 베이스-이미터 계면을 갖는 게르마늄이 도핑된 실리콘층을 제공하는 단계를 포함하고, 그 게르마늄 농도가, 상기 베이스-콜렉터 계면에서 약 15% 내지 20% 사이의 범위로부터 상기 베이스-이미터 계면에서 약 5% 이하의 농도로 단조 감소하는, 반도체 구조체 제조방법.
- 삭제
- 제5 항에 있어서,상기 격리단계는 SiGe HBT 활성 영역 부근에 깊은 트렌치를 형성하는 단계를 포함하는 반도체 구조체 제조방법.
- 제5 항에 있어서,열 산화에 의해 약 10nm 내지 200nm 사이의 두께로 SOI 기판의 표면 실리콘층을 얇게 만드는 단계를 포함하는 반도체 구조체 제조방법.
- 제8 항에 있어서,상기 기판의 일부 상에 표면 실리콘층을 산화물층으로 대체하는 단계를 포함하는 반도체 구조체 제조방법.
- 제5 항에 있어서,n+ 매립 콜렉터로, 또는 n+ 매립 콜렉터로부터 이온을 주입하는 단계를 더 포함하는 반도체 구조체 제조방법.
- 제1 항에 있어서,상기 SiGe HBT는, 콜렉터 접점 영역 및 기판 접점 영역으로서 SOI 기판의 실리콘 상에 형성된 단결정 실리콘 엑피텍셜층을 포함하는, 반도체 구조체 제조방법.
- 제4 항에 있어서,상기 SiGe HBT 형성단계는, 콜렉터 접점 영역 및 기판 접점 영역을 형성하기 위해 SOI 기판의 실리콘 상에 단결정 실리콘 에피텍셜층을 형성하는 단계를 포함하는, 반도체 구조체 제조방법.
- 제5 항에 있어서,상기 SiGe HBT 형성단계는, 콜렉터 접점 영역 및 기판 접점 영역을 형성하기 위해 SOI 기판의 실리콘 상에 단결정 실리콘 에피텍셜층을 형성하는 단계를 포함하는, 반도체 구조체 제조방법.
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