CN102916040B - 一种三多晶SOI SiGe HBT平面集成器件及制备方法 - Google Patents
一种三多晶SOI SiGe HBT平面集成器件及制备方法 Download PDFInfo
- Publication number
- CN102916040B CN102916040B CN201210244429.6A CN201210244429A CN102916040B CN 102916040 B CN102916040 B CN 102916040B CN 201210244429 A CN201210244429 A CN 201210244429A CN 102916040 B CN102916040 B CN 102916040B
- Authority
- CN
- China
- Prior art keywords
- layer
- cvd
- sio
- vapor deposition
- thickness
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Bipolar Transistors (AREA)
- Element Separation (AREA)
Abstract
本发明适用于半导体集成电路领域，提供了一种三多晶SOI SiGeHBT集成器件及制备方法，在SOI衬底上连续生长N-Si、P-SiGe、i-Si、i-Poly-Si，淀积介质层，制备浅槽隔离，光刻集电区浅槽隔离区域，制备集电区浅槽隔离，刻蚀并淀积介质层，光刻基区浅槽隔离区域，制备基区浅槽隔离，光刻集电极、磷离子注入，光刻基极、硼离子注入，光刻发射极、磷离子注入，形成集电极、基极和发射极接触区，最终形成HBT器件，构成基区厚度为20～60nm的HBT集成电路。本发明所提出的工艺方法与现有CMOS集成电路加工工艺兼容，在资金和设备投入很小的情况下，能够制备出基于SOI的BiCMOS集成器件及电路，使现有的模拟和数模混合集成电路性能获得大幅提高。
Description
技术领域
本发明属于半导体集成电路领域，尤其涉及一种三多晶SOI SiGe HBT集成器件及制备方法。
背景技术
集成电路是信息社会经济发展的基石和核心。正如美国工程技术界最近评出20世纪世界20项最伟大工程技术成就中第五项电子技术时提到，“从真空管到半导体、集成电路，已成为当代各行业智能工作的基石。”集成电路时最能体现知识经济特征的典型产品之一。目前，以集成电路为基础的电子信息产业已成为世界第一大产业。随着集成电路技术的发展，整机和元件之间的明确界限被突破，集成电路不仅成为现代产业和科学技术的基础，而且正创造着信息时代的硅文化。
由于Si材料的优良特性，特别是能方便地形成极其有用的绝缘膜——SiO2膜和Si3N4膜，从而能够利用Si材料实现最廉价的集成电路工艺，发展至今，全世界数以万亿美元的设备和技术投入，已使Si基工艺形成了非常强大的产业能力。同时，长期的科研投入也使人们对Si及其工艺的了解，达到十分深入、透彻的地步，因此在集成电路产业中，Si技术是主流技术，Si集成电路产品是主流产品，占集成电路产业的90％以上。在Si集成电路中以双极晶体管作为基本结构单元的模拟集成电路在电子系统中占据着重要的地位，随着Si技术的发展，Si双极晶体管的性能也获得了大幅的提高。
但是到了上世纪90年代，Si双极晶体管由于电压、基区宽度、功率密度等原因的限制, 不能再按工业界普遍采用的等比例缩小的方法来提高器件与集成电路的性能，严重地制约了模拟集成电路和以其为基础的电子系统性能的进一步提高。
为了进一步提高器件及集成电路的性能，研究人员借助新型的半导体材料如：GaAs、InP等，以获得适于无线移动通信发展的高速器件及集成电路。尽管GaAs和InP基化合物器件频率特性优越，但其制备工艺比Si工艺复杂、成本高，大直径单晶制备困难、机械强度低，散热性能不好，与Si工艺难兼容以及缺乏像SiO2那样的钝化层等因素限制了它的广泛应用和发展。
发明内容
本发明的目的在于提供一种三多晶SOI SiGe HBT集成器件及制备方法，旨在解决尽管GaAs和InP基化合物器件频率特性优越，但其制备工艺比Si工艺复杂、成本高，大直径单晶制备困难、机械强度低，散热性能不好，与Si工艺难兼容以及缺乏像SiO2那样的钝化层等因素限制了它的广泛应用和发展的问题。
本发明的目的在于提供一种三多晶SOI SiGe HBT集成器件，所述集成器件制备在SOI衬底上。
进一步、所述集成器件基区为应变SiGe材料。
进一步、所述集成器件为平面结构。
进一步、所述集成器件发射极、基极和集电极都采用多晶硅接触。
本发明的另一目的在于提供一种三多晶SOI SiGe HBT集成器件的制备方法，所述制备方法包括如下步骤：
第一步、选取氧化层厚度为150～400nm，上层Si厚度为100～150nm，N型掺杂浓度为1×1016～1×1017cm-3的SOI衬底片；
第二步、利用化学汽相淀积（CVD）的方法，在600～750℃，在衬底上生长四层材料：第一层是Si外延层，厚度为50～100nm，N型掺杂，掺杂浓度为1×1016～1×1017cm-3，作为集电区；第二层是SiGe层，Ge组分为15～25%，厚度为20～60nm，P型掺杂，掺杂浓度为5×1018～5×1019cm-3，作为基区；第三层是未掺杂的本征Si层，厚度为10～20nm；第四层是未掺杂的本征Poly-Si层，厚度为200～300nm，作为基区、集电区和发射区；
第三步、利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表面淀积一层厚度为200～300nm的SiO2层和一层厚度为100～200nm的SiN层；光刻器件间浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为750～1200nm的浅槽，利用化学汽相淀积（CVD）方法，在600～800℃，在浅槽内填充SiO2；
第四步、用湿法刻蚀掉表面的SiO2和SiN层，再利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表面淀积一层厚度为200～300nm的SiO2层和一层厚度为100～200nm的SiN层；光刻集电区浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为180～300nm的浅槽，利用化学汽相淀积（CVD）方法，在600～800℃，在浅槽内填充SiO2；
第五步、用湿法刻蚀掉表面的SiO2和SiN层，再利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表面淀积一层厚度为200～300nm的SiO2层和一层厚度为100～200nm的SiN层；光刻基区浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为215—325nm的浅槽，利用化学汽相淀积（CVD）方法，在600～800℃，在浅槽内填充SiO2；
第六步、用湿法刻蚀掉表面的SiO2和SiN层，利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表面淀积一层厚度为300～500nm的SiO2层；光刻集电极区域，对该区域进行N型杂质注入，使集电极接触区掺杂浓度为1×1019～1×1020cm-3，形成集电极接触区域；
第七步、光刻基极区域，对该区域进行P型杂质注入，使基极接触区掺杂浓度为1×1019～1×1020cm-3，形成基极接触区域；
第八步、光刻发射区域，对该区域进行N型杂质注入，使该区域掺杂浓度为1×1017～5×1017cm-3，形成发射区，再利用低能量、大剂量离子注入，对该发射区进行N型杂质注入，使发射区上半部分掺杂浓度达到5×1019～5×1020cm-3，形成发射极接触区，并对衬底在950～1100℃温度下，退火15～120s，进行杂质激活；
第九步、用湿法刻蚀掉表面的SiO2，再利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表面淀积一层厚度为300～500nm的SiO2层；光刻发射极、基极和集电极引线孔，形成SiGe HBT器件；
第十步、在衬底表面溅射金属钛（Ti），合金形成硅化物；
第十一步、溅射金属，光刻引线，形成发射极、基极和集电极金属引线，构成基区厚度为20～60nm，集电区厚度为150～250nm的SOI SiGe HBT集成器件。
进一步、所述基区厚度根据第二步生长SiGe的厚度来确定，取20～60nm。
进一步、所述集电区厚度根据第一步SOI上层Si厚度和第二步生长的Si外延层的厚度来决定，取150～250nm。
进一步、该制备方法中所涉及的最高温度根据第二、三、四、五、六和第九步中的化学汽相淀积（CVD）工艺温度决定，最高温度小于等于800℃。
本发明的另一目的在于提供一种三多晶SiGe HBT集成电路的制备方法，该制备方法包括如下步骤：
步骤1，外延材料制备步骤：
（1a）选取SOI衬底片，该衬底下层支撑材料1为Si，中间层2为SiO2，厚度为150nm，上层材料为掺杂浓度为1×1016cm-3的N型Si，厚度为100nm；
（1b）利用化学汽相淀积（CVD）的方法，在600℃，在上层Si材料上生长一层厚度为50nm的N型外延Si层，作为集电区，该层掺杂浓度为1×1016cm-3；
（1c）利用化学汽相淀积（CVD）的方法，在600℃，在衬底上生长一层厚度为20nm的SiGe层，作为基区，该层Ge组分为15%，掺杂浓度为5×1018cm-3；
（1d）利用化学汽相淀积（CVD）的方法，在600℃，在衬底上生长一层厚度10nm的未掺杂的本征Si层；
（1e）利用化学汽相淀积（CVD）的方法，在600℃，在衬底上生长一层厚度200nm的未掺杂的本征Poly-Si层；
步骤2，器件浅槽隔离制备步骤：
（2a）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为200nm的SiO2层；
（2b）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为100nm的SiN层；
（2c）光刻器件间浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为750nm的浅槽；
（2d）利用化学汽相淀积（CVD）方法，在600℃，在浅槽内填充SiO2，形成器件浅槽隔离；
步骤3，集电极浅槽隔离制备步骤：
（3a）用湿法刻蚀掉表面的SiO2和SiN层；
（3b）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为200nm的SiO2层；
（3c）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为100nm的SiN层；
（3d）光刻集电区浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为180nm的浅槽；
（3e）利用化学汽相淀积（CVD）方法，在600℃，在浅槽内填充SiO2，形成集电极浅槽隔离；
步骤4，基极浅槽隔离制备步骤：
（4a）用湿法刻蚀掉表面的SiO2和SiN层；
（4b）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为200nm的SiO2层；
（4c）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为100nm的SiN层；
（4d）光刻基区浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为215nm的浅槽；
（4e）利用化学汽相淀积（CVD）方法，在600℃，在浅槽内填充SiO2，形成基极浅槽隔离；
步骤5，集电极、基极和发射极制备步骤：
（5a）用湿法刻蚀掉表面的SiO2和SiN层；
（5b）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为300nm的SiO2层；
（5c）光刻集电极区域，对该区域进行N型杂质注入，使集电极接触区掺杂浓度为1×1019cm-3，形成集电极；
（5d）光刻基极区域，对该区域进行P型杂质注入，使基接触区掺杂浓度为1×1019cm-3，形成基极；
（5e）光刻发射区，对该区域进行N型杂质注入，使发射极接触区掺杂浓度为1×1017cm-3，形成发射区；
（5f）利用低能量、大剂量离子注入，对该发射区进行N型杂质注入，使发射区上半部分掺杂浓度达到5×1019cm-3，形成发射极接触区；
（5g）对衬底在950℃温度下，退火120s，进行杂质激活；
步骤6，引线制备步骤：
（6a）用湿法刻蚀掉表面的SiO2层；
（6b）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为300nm的SiO2层；
（6c）光刻发射极、基极和集电极引线孔，形成HBT器件；
（6d）在衬底表面溅射金属钛（Ti），合金形成硅化物；
（6e）溅射金属，光刻引线，形成发射极、基极和集电极金属引线，构成基区厚度为20nm，集电区厚度为150nm的SOI SiGe HBT集成电路。
本发明具有如下优点：
1.本发明制备的三多晶SOI SiGe HBT集成器件的集电区厚度较传统器件薄，因此，该器件存在集电区横向扩展效应，并能够在集电区形成二维电场，从而提高了该器件的反向击穿电压和Early电压，在相同的击穿特性下，具有比传统器件更优异的特征频率；
2.本发明制备的三多晶SOI SiGe HBT集成器件，发射极、基极和集电极全部采用多晶，多晶可以部分制作在氧化层上面，极大减小了发射区、基区和集电区的面积，从而减小器件尺寸，提高器件性能；
3.由于本发明所提出的工艺方法与现有集成电路加工工艺兼容，并可应用于BiCMOS集成器件及电路制造当中，因此，可以在资金和设备投入很小的情况下，大幅提高集成电路的性能；
4.本发明制备三多晶SOI SiGe HBT集成器件过程中涉及的最高温度为800℃，低于引起应变SiGe弛豫的工艺温度，因此该制备方法能有效地保持应变SiGe的特性，提高器件与集成电路的性能。
附图说明
图1 是本发明提供的一种三多晶SOI SiGe HBT集成器件及电路的制备方法的实现流程图。
图2 是用本发明提供的一种三多晶SOI SiGe HBT集成器件及电路制备的过程示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
本发明实施例提供了一种三多晶SOI SiGe HBT集成器件，集成器件制备在SOI衬底上。
作为本发明实施例的一优选方案，集成器件基区为应变SiGe材料。
作为本发明实施例的一优选方案，集成器件为全平面结构。
作为本发明实施例的一优选方案，集成器件发射极、基极和集电极都采用多晶硅接触。
以下参照附图1和附图2，对本发明三多晶SOI SiGe HBT平面集成器件及电路制备的工艺流程作进一步详细描述。
实施例1：制备基区厚度为20nm的三多晶SOI SiGe HBT平面集成器件及电路方法，具体步骤如下：
步骤1，外延材料制备，如图2（a）所示。
（1a）选取SOI衬底片，该衬底下层支撑材料1为Si，中间层2为SiO2，厚度为150nm，上层材料3为掺杂浓度为1×1016cm-3的N型Si，厚度为100nm；
（1b）利用化学汽相淀积（CVD）的方法，在600℃，在上层Si材料上生长一层厚度为50nm的N型外延Si层4，作为集电区，该层掺杂浓度为1×1016cm-3；
（1c）利用化学汽相淀积（CVD）的方法，在600℃，在衬底上生长一层厚度为20nm的SiGe层5，作为基区，该层Ge组分为15%，掺杂浓度为5×1018cm-3；
（1d）利用化学汽相淀积（CVD）的方法，在600℃，在衬底上生长一层厚度10nm的未掺杂的本征Si层6；
（1e）利用化学汽相淀积（CVD）的方法，在600℃，在衬底上生长一层厚度200nm的未掺杂的本征Poly-Si层7。
步骤2，器件浅槽隔离制备，如图2（b）所示。
（2a）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为200nm的SiO2层8；
（2b）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为100nm的SiN层9；
（2c）光刻器件间浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为750nm的浅槽；
（2d）利用化学汽相淀积（CVD）方法，在600℃，在浅槽内填充SiO2，形成器件浅槽隔离10。
步骤3，集电极浅槽隔离制备，如图2（c）所示。
（3a）用湿法刻蚀掉表面的SiO2和SiN层；
（3b）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为200nm的SiO2层11；
（3c）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为100nm的SiN层12；
（3d）光刻集电区浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为180nm的浅槽；
（3e）利用化学汽相淀积（CVD）方法，在600℃，在浅槽内填充SiO2，形成集电极浅槽隔离13。
步骤4，基极浅槽隔离制备，如图2（d）所示。
（4a）用湿法刻蚀掉表面的SiO2和SiN层；
（4b）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为200nm的SiO2层14；
（4c）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为100nm的SiN层15；
（4d）光刻基区浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为215nm的浅槽；
（4e）利用化学汽相淀积（CVD）方法，在600℃，在浅槽内填充SiO2，形成基极浅槽隔离16。
步骤5，集电极、基极和发射极制备，如图2（e）所示。
（5a）用湿法刻蚀掉表面的SiO2和SiN层；
（5b）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为300nm的SiO2层17；
（5c）光刻集电极区域，对该区域进行N型杂质注入，使集电极接触区掺杂浓度为1×1019cm-3，形成集电极18；
（5d）光刻基极区域，对该区域进行P型杂质注入，使基接触区掺杂浓度为1×1019cm-3，形成基极19；
（5e）光刻发射区，对该区域进行N型杂质注入，使发射极接触区掺杂浓度为1×1017cm-3，形成发射区；
（5f）利用低能量、大剂量离子注入，对该发射区进行N型杂质注入，使发射区上半部分掺杂浓度达到5×1019cm-3，形成发射极接触区20；
（5g）对衬底在950℃温度下，退火120s，进行激活杂质。
步骤6，引线制备，如图2（f）所示。
（6a）用湿法刻蚀掉表面的SiO2层；
（6b）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为300nm的SiO2层21；
（6c）光刻发射极、基极和集电极引线孔，形成HBT器件22；
（6d）在衬底表面溅射金属钛（Ti），合金形成硅化物；
（6e）溅射金属，光刻引线，形成发射极23、基极24和集电极25金属引线，构成基区厚度为20nm，集电区厚度为150nm的SOI SiGe HBT集成电路。
实施例2：制备基区厚度为40nm的三多晶SOI SiGe HBT平面集成器件及电路方法，具体步骤如下：
步骤1，外延材料制备，如图2（a）所示。
（1a）选取SOI衬底片，该衬底下层支撑材料1为Si，中间层2为SiO2，厚度为300nm，上层材料3为掺杂浓度为5×1016cm-3的N型Si，厚度为120nm；
（1b）利用化学汽相淀积（CVD）的方法，在700℃，在上层Si材料上生长一层厚度为80nm的N型外延Si层4，作为集电区，该层掺杂浓度为5×1016cm-3；
（1c）利用化学汽相淀积（CVD）的方法，在700℃，在衬底上生长一层厚度为40nm的SiGe层5，作为基区，该层Ge组分为20%，掺杂浓度为1×1019cm-3；
（1d）利用化学汽相淀积（CVD）的方法，在700℃，在衬底上生长一层厚度15nm的未掺杂的本征Si层6；
（1e）利用化学汽相淀积（CVD）的方法，在700℃，在衬底上生长一层厚度240nm的未掺杂的本征Poly-Si层7。
步骤2，器件浅槽隔离制备，如图2（b）所示。
（2a）利用化学汽相淀积（CVD）的方法，在700℃，在衬底表面淀积一层厚度为240nm的SiO2层8；
（2b）利用化学汽相淀积（CVD）的方法，在700℃，在衬底表面淀积一层厚度为150nm的SiN层9；
（2c）光刻器件间浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为1000nm的浅槽；
（2d）利用化学汽相淀积（CVD）方法，在700℃，在浅槽内填充SiO2，形成器件浅槽隔离10。
步骤3，集电极浅槽隔离制备，如图2（c）所示。
（3a）用湿法刻蚀掉表面的SiO2和SiN层；
（3b）利用化学汽相淀积（CVD）的方法，在700℃，在衬底表面淀积一层厚度为240nm的SiO2层11；
（3c）利用化学汽相淀积（CVD）的方法，在700℃，在衬底表面淀积一层厚度为150nm的SiN层12；
（3d）光刻集电区浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为240nm的浅槽；
（3e）利用化学汽相淀积（CVD）方法，在700℃，在浅槽内填充SiO2，形成集电极浅槽隔离13。
步骤4，基极浅槽隔离制备，如图2（d）所示。
（4a）用湿法刻蚀掉表面的SiO2和SiN层；
（4b）利用化学汽相淀积（CVD）的方法，在700℃，在衬底表面淀积一层厚度为240nm的SiO2层14；
（4c）利用化学汽相淀积（CVD）的方法，在700℃，在衬底表面淀积一层厚度为150nm的SiN层15；
（4d）光刻基区浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为260nm的浅槽；
（4e）利用化学汽相淀积（CVD）方法，在700℃，在浅槽内填充SiO2，形成基极浅槽隔离16。
步骤5，集电极、基极和发射极制备，如图2（e）所示。
（5a）用湿法刻蚀掉表面的SiO2和SiN层；
（5b）利用化学汽相淀积（CVD）的方法，在700℃，在衬底表面淀积一层厚度为400nm的SiO2层17；
（5c）光刻集电极区域，对该区域进行N型杂质注入，使集电极接触区掺杂浓度为5×1019cm-3，形成集电极18；
（5d）光刻基极区域，对该区域进行P型杂质注入，使基接触区掺杂浓度为5×1019cm-3，形成基极19；
（5e）光刻发射区，对该区域进行N型杂质注入，使发射极接触区掺杂浓度为3×1017cm-3，形成发射区；
（5f）利用低能量、大剂量离子注入，对该发射区进行N型杂质注入，使发射区上半部分掺杂浓度达到1×1020cm-3，形成发射极接触区20；
（5g）对对衬底在1000℃温度下，退火60s，进行激活杂质。
步骤6，引线制备，如图2（f）所示。
（6a）用湿法刻蚀掉表面的SiO2层；
（6b）利用化学汽相淀积（CVD）的方法，在700℃，在衬底表面淀积一层厚度为400nm的SiO2层21；
（6c）光刻发射极、基极和集电极引线孔，形成HBT器件22；
（6d）在衬底表面溅射金属钛（Ti），合金形成硅化物；
（6e）溅射金属，光刻引线，形成发射极23、基极24和集电极25金属引线，构成基区厚度为40nm，集电区厚度为200nm的SOI SiGe HBT集成电路。
实施例3：制备基区厚度为60nm的三多晶SOI SiGe HBT平面集成器件及电路方法，具体步骤如下：
步骤1，外延材料制备，如图2（a）所示。
（1a）选取SOI衬底片，该衬底下层支撑材料1为Si，中间层2为SiO2，厚度为400nm，上层材料3为掺杂浓度为1×1017cm-3的N型Si，厚度为150nm；
（1b）利用化学汽相淀积（CVD）的方法，在750℃，在上层Si材料上生长一层厚度为100nm的N型外延Si层4，作为集电区，该层掺杂浓度为1×1017cm-3；
（1c）利用化学汽相淀积（CVD）的方法，在750℃，在衬底上生长一层厚度为60nm的SiGe层5，作为基区，该层Ge组分为25%，掺杂浓度为5×1019cm-3；
（1d）利用化学汽相淀积（CVD）的方法，在750℃，在衬底上生长一层厚度20nm的未掺杂的本征Si层6；
（1e）利用化学汽相淀积（CVD）的方法，在750℃，在衬底上生长一层厚度300nm的未掺杂的本征Poly-Si层7。
步骤2，器件浅槽隔离制备，如图2（b）所示。
（2a）利用化学汽相淀积（CVD）的方法，在800℃，在衬底表面淀积一层厚度为300nm的SiO2层8；
（2b）利用化学汽相淀积（CVD）的方法，在800℃，在衬底表面淀积一层厚度为200nm的SiN层9；
（2c）光刻器件间浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为1200nm的浅槽；
（2d）利用化学汽相淀积（CVD）方法，在800℃，在浅槽内填充SiO2，形成器件浅槽隔离10。
步骤3，集电极浅槽隔离制备，如图2（c）所示。
（3a）用湿法刻蚀掉表面的SiO2和SiN层；
（3b）利用化学汽相淀积（CVD）的方法，在800℃，在衬底表面淀积一层厚度为300nm的SiO2层11；
（3c）利用化学汽相淀积（CVD）的方法，在800℃，在衬底表面淀积一层厚度为200nm的SiN层12；
（3d）光刻集电区浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为300nm的浅槽；
（3e）利用化学汽相淀积（CVD）方法，在800℃，在浅槽内填充SiO2，形成集电极浅槽隔离13。
步骤4，基极浅槽隔离制备，如图2（d）所示。
（4a）用湿法刻蚀掉表面的SiO2和SiN层；
（4b）利用化学汽相淀积（CVD）的方法，在800℃，在衬底表面淀积一层厚度为300nm的SiO2层14；
（4c）利用化学汽相淀积（CVD）的方法，在800℃，在衬底表面淀积一层厚度为200nm的SiN层15；
（4d）光刻基区浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为325nm的浅槽；
（4e）利用化学汽相淀积（CVD）方法，在800℃，在浅槽内填充SiO2，形成基极浅槽隔离16。
步骤5，集电极、基极和发射极制备，如图2（e）所示。
（5a）用湿法刻蚀掉表面的SiO2和SiN层；
（5b）利用化学汽相淀积（CVD）的方法，在800℃，在衬底表面淀积一层厚度为500nm的SiO2层17；
（5c）光刻集电极区域，对该区域进行N型杂质注入，使集电极接触区掺杂浓度为1×1020cm-3，形成集电极18；
（5d）光刻基极区域，对该区域进行P型杂质注入，使基接触区掺杂浓度为1×1020cm-3，形成基极19；
（5e）光刻发射区，对该区域进行N型杂质注入，使发射极接触区掺杂浓度为5×1017cm-3，形成发射区；
（5f）利用低能量、大剂量离子注入，对该发射区进行N型杂质注入，使发射区上半部分掺杂浓度达到5×1020cm-3，形成发射极接触区20；
（5g）对衬底在1100℃温度下，退火15s，进行激活杂质。
步骤6，引线制备，如图2（f）所示。
（6a）用湿法刻蚀掉表面的SiO2层；
（6b）利用化学汽相淀积（CVD）的方法，在800℃，在衬底表面淀积一层厚度为500nm的SiO2层21；
（6c）光刻发射极、基极和集电极引线孔，形成HBT器件22；
（6d）在衬底表面溅射金属钛（Ti），合金形成硅化物；
（6e）溅射金属，光刻引线，形成发射极23、基极24和集电极25金属引线，构成基区厚度为60nm，集电区厚度为250nm的SOI SiGe HBT集成电路。
本发明实施例三多晶SOI SiGe HBT集成器件及制备方法具有如下优点：
1.本发明实施例制备的三多晶SOI SiGe HBT集成器件的集电区厚度较传统器件薄，因此，该器件存在集电区横向扩展效应，并能够在集电区形成二维电场，从而提高了该器件的反向击穿电压和Early电压，在相同的击穿特性下，具有比传统器件更优异的特征频率；
2. 本发明实施例制备的三多晶SOI SiGe HBT集成器件，发射极、基极和集电极全部采用多晶接触，多晶可以部分制作在氧化层上面，极大减小了发射结和集电结的面积，从而减小器件尺寸，提高器件性能；
3.由于本发明实施例所提出的工艺方法与现有集成电路加工工艺兼容，并可应用于BiCMOS集成器件及电路制造当中，因此，可以在资金和设备投入很小的情况下，大幅提高集成电路的性能；
4.本发明实施例制备的三多晶SOI SiGe HBT集成器件过程中涉及的最高温度为800℃，低于引起应变SiGe弛豫的工艺温度，因此该制备方法能有效地保持应变SiGe的特性，提高器件与集成电路的性能。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (5)
1.一种三多晶SOI SiGe HBT集成器件的制备方法，其特征在于，所述制备方法包括如下步骤：
第一步、选取氧化层厚度为150～400nm，上层Si厚度为100～150nm，N型掺杂浓度为1×1016～1×1017cm-3的SOI衬底片；
第二步、利用化学汽相淀积(CVD)的方法，在600～750℃，在衬底上生长四层材料：第一层是Si外延层，厚度为50～100nm，N型掺杂，掺杂浓度为1×1016～1×1017cm-3，作为集电区；第二层是SiGe层，Ge组分为15～25％，厚度为20～60nm，P型掺杂，掺杂浓度为5×1018～5×1019cm-3，作为基区；第三层是未掺杂的本征Si层，厚度为10～20nm；第四层是未掺杂的本征Poly-Si层，厚度为200～300nm，作为基区、集电区和发射区；
第三步、利用化学汽相淀积(CVD)的方法，在600～800℃，在衬底表面淀积一层厚度为200～300nm的SiO2层和一层厚度为100～200nm的SiN层；光刻器件间浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为750～1200nm的浅槽，利用化学汽相淀积(CVD)方法，在600～800℃，在浅槽内填充SiO2；
第四步、用湿法刻蚀掉表面的SiO2和SiN层，再利用化学汽相淀积(CVD)的方法，在600～800℃，在衬底表面淀积一层厚度为200～300nm的SiO2层和一层厚度为100～200nm的SiN层；光刻集电区浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为180～300nm的浅槽，利用化学汽相淀积(CVD)方法，在600～800℃，在浅槽内填充SiO2；
第五步、用湿法刻蚀掉表面的SiO2和SiN层，再利用化学汽相淀积(CVD)的方法，在600～800℃，在衬底表面淀积一层厚度为200～300nm的SiO2层和一层厚度为100～200nm的SiN层；光刻基区浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为215—325nm的浅槽，利用化学汽相淀积(CVD)方法，在600～800℃，在浅槽内填充SiO2；
第六步、用湿法刻蚀掉表面的SiO2和SiN层，利用化学汽相淀积(CVD) 的方法，在600～800℃，在衬底表面淀积一层厚度为300～500nm的SiO2层；光刻集电极区域，对该区域进行N型杂质注入，使集电极接触区掺杂浓度为1×1019～1×1020cm-3，形成集电极接触区域；
第七步、光刻基极区域，对该区域进行P型杂质注入，使基极接触区掺杂浓度为1×1019～1×1020cm-3，形成基极接触区域；
第八步、光刻发射区域，对该区域进行N型杂质注入，使该区域掺杂浓度为1×1017～5×1017cm-3，形成发射区，再利用低能量、大剂量离子注入，对该发射区进行N型杂质注入，使发射区上半部分掺杂浓度达到5×1019～5×1020cm-3，形成发射极接触区，并对衬底在950～1100℃温度下，退火15～120s，进行杂质激活；
第九步、用湿法刻蚀掉表面的SiO2，再利用化学汽相淀积(CVD)的方法，在600～800℃，在衬底表面淀积一层厚度为300～500nm的SiO2层；光刻发射极、基极和集电极引线孔，形成SiGe HBT器件；
第十步、在衬底表面溅射金属钛(Ti)合金形成硅化物；
第十一步、溅射金属，光刻引线，形成发射极、基极和集电极金属引线，构成基区厚度为20～60nm，集电区厚度为150～250nm的SOI SiGe HBT集成器件。
2.根据权利要求1所述的制备方法，其特征在于，所述基区厚度根据第二步生长SiGe的厚度来确定，取20～60nm。
3.根据权利要求1所述的制备方法，其特征在于，所述集电区厚度根据第一步SOI上层Si厚度和第二步生长的Si外延层的厚度来决定，取150～250nm。
4.根据权利要求1所述的制备方法，该制备方法中所涉及的最高温度根据第二、三、四、五、六和第九步中的化学汽相淀积(CVD)工艺温度决定，最高温度小于等于800℃。
5.一种三多晶SiGe HBT集成电路的制备方法，其特征在于，该制备方法包括如下步骤：
步骤1，外延材料制备步骤：
(1a)选取SOI衬底片，该衬底下层支撑材料（1）为Si，中间层（2）为SiO2，厚度为150nm，上层材料为掺杂浓度为1×1016cm-3的N型Si，厚度为100nm；
(1b)利用化学汽相淀积(CVD)的方法，在600℃，在上层Si材料上生长一层厚度为50nm的N型外延Si层，作为集电区，该层掺杂浓度为1×1016cm-3；
(1c)利用化学汽相淀积(CVD)的方法，在600℃，在衬底上生长一层厚度为20nm的SiGe层，作为基区，该层Ge组分为15％，掺杂浓度为5×1018cm-3；
(1d)利用化学汽相淀积(CVD)的方法，在600℃，在衬底上生长一层厚度10nm的未掺杂的本征Si层；
(1e)利用化学汽相淀积(CVD)的方法，在600℃，在衬底上生长一层厚度200nm的未掺杂的本征Poly-Si层；
步骤2，器件浅槽隔离制备步骤：
(2a)利用化学汽相淀积(CVD)的方法，在600℃，在衬底表面淀积一层厚度为200nm的SiO2层；
(2b)利用化学汽相淀积(CVD)的方法，在600℃，在衬底表面淀积一层厚度为100nm的SiN层；
(2c)光刻器件间浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为750nm的浅槽；
(2d)利用化学汽相淀积(CVD)方法，在600℃，在浅槽内填充SiO2，形成器件浅槽隔离；
步骤3，集电极浅槽隔离制备步骤：
(3a)用湿法刻蚀掉表面的SiO2和SiN层；
(3b)利用化学汽相淀积(CVD)的方法，在600℃，在衬底表面淀积一层厚度为200nm的SiO2层；
(3c)利用化学汽相淀积(CVD)的方法，在600℃，在衬底表面淀积一层厚度为100nm的SiN层；
(3d)光刻集电区浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为180nm的浅槽；
(3e)利用化学汽相淀积(CVD)方法，在600℃，在浅槽内填充SiO2，形成集电极浅槽隔离；
步骤4，基极浅槽隔离制备步骤：
(4a)用湿法刻蚀掉表面的SiO2和SiN层；
(4b)利用化学汽相淀积(CVD)的方法，在600℃，在衬底表面淀积一层厚度为200nm的SiO2层；
(4c)利用化学汽相淀积(CVD)的方法，在600℃，在衬底表面淀积一层厚度为100nm的SiN层；
(4d)光刻基区浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为215nm的浅槽；
(4e)利用化学汽相淀积(CVD)方法，在600℃，在浅槽内填充SiO2，形成基极浅槽隔离；
步骤5，集电极、基极和发射极制备步骤：
(5a)用湿法刻蚀掉表面的SiO2和SiN层；
(5b)利用化学汽相淀积(CVD)的方法，在600℃，在衬底表面淀积一层厚度为300nm的SiO2层；
(5c)光刻集电极区域，对该区域进行N型杂质注入，使集电极接触区掺杂浓度为1×1019cm-3，形成集电极；
(5d)光刻基极区域，对该区域进行P型杂质注入，使基接触区掺杂浓度为1×1019cm-3，形成基极；
(5e)光刻发射区，对该区域进行N型杂质注入，使发射极接触区掺杂浓度为1×1017cm-3，形成发射区；
(5f)利用低能量、大剂量离子注入，对该发射区进行N型杂质注入，使发射区上半部分掺杂浓度达到5×1019cm-3，形成发射极接触区；
(5g)对衬底在950℃温度下，退火120s，进行杂质激活；
步骤6，引线制备步骤：
(6a)用湿法刻蚀掉表面的SiO2层；
(6b)利用化学汽相淀积(CVD)的方法，在600℃，在衬底表面淀积一层厚度为300nm的SiO2层；
(6c)光刻发射极、基极和集电极引线孔，形成HBT器件；
(6d)在衬底表面溅射金属钛(Ti)合金形成硅化物；
(6e)溅射金属，光刻引线，形成发射极、基极和集电极金属引线，构成基区厚度为20nm，集电区厚度为150nm的SOI SiGe HBT集成电路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210244429.6A CN102916040B (zh) | 2012-07-16 | 2012-07-16 | 一种三多晶SOI SiGe HBT平面集成器件及制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210244429.6A CN102916040B (zh) | 2012-07-16 | 2012-07-16 | 一种三多晶SOI SiGe HBT平面集成器件及制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102916040A CN102916040A (zh) | 2013-02-06 |
| CN102916040B true CN102916040B (zh) | 2015-08-19 |
Family
ID=47614346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201210244429.6A Expired - Fee Related CN102916040B (zh) | 2012-07-16 | 2012-07-16 | 一种三多晶SOI SiGe HBT平面集成器件及制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN102916040B (zh) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5621239A (en) * | 1990-11-05 | 1997-04-15 | Fujitsu Limited | SOI device having a buried layer of reduced resistivity |
| US6555874B1 (en) * | 2000-08-28 | 2003-04-29 | Sharp Laboratories Of America, Inc. | Method of fabricating high performance SiGe heterojunction bipolar transistor BiCMOS on a silicon-on-insulator substrate |
| CN101207151A (zh) * | 2006-12-21 | 2008-06-25 | 中国科学院半导体研究所 | 一种异质结双极晶体管及其制备方法 |
| CN101673715A (zh) * | 2009-09-25 | 2010-03-17 | 中国电子科技集团公司第二十四研究所 | 浅结互补双极晶体管的制造方法 |
| CN102034855A (zh) * | 2009-09-29 | 2011-04-27 | 上海华虹Nec电子有限公司 | 硅-锗异质结双极晶体管及其制造方法 |
| CN102496626A (zh) * | 2011-12-30 | 2012-06-13 | 清华大学 | 锗硅异质结双极晶体管结构 |
-
2012
- 2012-07-16 CN CN201210244429.6A patent/CN102916040B/zh not_active Expired - Fee Related
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5621239A (en) * | 1990-11-05 | 1997-04-15 | Fujitsu Limited | SOI device having a buried layer of reduced resistivity |
| US6555874B1 (en) * | 2000-08-28 | 2003-04-29 | Sharp Laboratories Of America, Inc. | Method of fabricating high performance SiGe heterojunction bipolar transistor BiCMOS on a silicon-on-insulator substrate |
| CN101207151A (zh) * | 2006-12-21 | 2008-06-25 | 中国科学院半导体研究所 | 一种异质结双极晶体管及其制备方法 |
| CN101673715A (zh) * | 2009-09-25 | 2010-03-17 | 中国电子科技集团公司第二十四研究所 | 浅结互补双极晶体管的制造方法 |
| CN102034855A (zh) * | 2009-09-29 | 2011-04-27 | 上海华虹Nec电子有限公司 | 硅-锗异质结双极晶体管及其制造方法 |
| CN102496626A (zh) * | 2011-12-30 | 2012-06-13 | 清华大学 | 锗硅异质结双极晶体管结构 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN102916040A (zh) | 2013-02-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN103247529B (zh) | 一种沟槽场效应器件及其制作方法 | |
| CN102034855B (zh) | 硅-锗异质结双极晶体管的制造方法 | |
| CN102683395B (zh) | 自对准抬升外基区锗硅异质结双极晶体管及其制备方法 | |
| CN102738178B (zh) | 一种基于自对准工艺的双多晶SOI SiGe HBT集成器件及制备方法 | |
| CN102723361B (zh) | 一种基于自对准工艺的三多晶SOI SiGe HBT集成器件及制备方法 | |
| CN102916040B (zh) | 一种三多晶SOI SiGe HBT平面集成器件及制备方法 | |
| CN102842600B (zh) | 一种SOI SiGe HBT平面集成器件及制备方法 | |
| CN102738152B (zh) | 一种双多晶的应变Si BiCMOS集成器件及制备方法 | |
| CN102738161B (zh) | 一种双多晶双应变混合晶面Si基BiCMOS集成器件及制备方法 | |
| CN102800681B (zh) | 一种SOI SiGe BiCMOS集成器件及制备方法 | |
| CN102738155B (zh) | 一种混合晶面双多晶BiCMOS集成器件及制备方法 | |
| CN102916015B (zh) | 一种基于SOI SiGe HBT的应变Si BiCMOS集成器件及制备方法 | |
| CN102738157B (zh) | 一种应变Si/应变SiGe-HBT BiCMOS集成器件及制备方法 | |
| CN102751292B (zh) | 一种基于三多晶SiGe HBT的混合晶面应变BiCMOS集成器件及制备方法 | |
| CN102738172B (zh) | 一种双多晶平面SOI BiCMOS集成器件及制备方法 | |
| CN102738151B (zh) | 一种SiGe HBT器件应变Si BiCMOS集成器件及制备方法 | |
| CN102738174B (zh) | 一种三应变全平面SOI BiCMOS集成器件及制备方法 | |
| CN102723341B (zh) | 一种混合晶面应变Si垂直沟道BiCMOS集成器件及制备方法 | |
| CN102723340B (zh) | 一种SOI BJT双应变平面BiCMOS集成器件及制备方法 | |
| CN108110052A (zh) | 锗硅异质结双极晶体管及制造方法 | |
| CN102723331B (zh) | 一种基于应变Si回型沟道工艺的应变BiCMOS集成器件及制备方法 | |
| CN102723330B (zh) | 一种应变Si BiCMOS集成器件及制备方法 | |
| CN102738177B (zh) | 一种基于SOI衬底的应变Si BiCMOS集成器件及制备方法 | |
| CN102751282B (zh) | 一种基于晶面选择的应变BiCMOS集成器件及制备方法 | |
| CN102738175B (zh) | 一种基于SOI衬底的BiCMOS集成器件及制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20150819 Termination date: 20200716 |