KR100422607B1 - 반도체장치및그의제조방법 - Google Patents

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Abstract

본 발명은 제조가 용이하고 양호한 항목 특성을 갖춘 반도체 장치의 제공에 관한 것이다. 본 발명은 가장자리 영역에 있어서 제 2 의 층은 중앙 영역에 있어서 보다도 깊게 도펀트에 의해 침투되도록 구성한다

Description

반도체 장치 및 그의 제조 방법
본 발명은 가장자리 영역과 중앙 영역을 갖춘 반도체 소관을 구비하고,
상기 반도체 소판은 제 1 도전타입의 제 1 층을 갖추고 있고, 상기 제 1 층에는 제 1 층과는 반대의 도전 타입의 제 2 층이 제공되고, 제 1 층은 제 2 층과 함께 PN 접합을 형성하고 제 1 층에서 도펀트 농도는 실질적으로 균일하며, 제 2 층의 도펀트 농도의 변화도는 가장자리 영역에서 중앙 영역에서 보다 작은, 반도체 장치 및 이 반도체 장치의 제조 방법에 관한 것이다.
독일연방공화국 특허 공개 제 4320780 호 공보에는 이미 상기 방식의 반도체 장치와 이 반도체 장치의 제조 방법이 공지되어 있다. 이 반도체 장치는 N 도핑층과 그 위에 배열되는 P 도핑층을 갖춘 실리콘 칩을 포함한다. 이 칩의 중앙 영역에는 N 도핑 층이 고농도로 도핑되므로, 그 영역에서는 P 도핑층과 N 도핑층 사이에서 생기는 항복 전압도 저감된다. 이에 따라 유리하게는 중앙 영역에서 항복이 생기는 반도체 다이오드가 얻어진다. 이 방법에 있어서는 저농도의 N 도핑층 위에 고농도의 N 도핑층이 제공된다. 고농도 N 도핑층을 관통하는 톱니 형상의 홈을 형성하므로서 고농도 N 도핑층이 개별의 영역으로 분리된다. 그것에 이어지는 P 도핑층의 형성과 톱니 형상 홈 영역에서의 분할은 가장자리 영역에서 P 도핑층과 고농도 N 도핑층과의 사이에 PN 접합이 형성되지 않는 것을 보장한다.
본 발명의 과제는 종래장치에 있어서 결점을 감안하여 이것을 해소하도록 개선을 하는 일이다.
위의 과제는 본 발명에 의해 제 2 층이 가장자리 영역에서 중앙 영역에서 보다 깊게 도펀트에 의해 침투되는 구성에 의해 해결된다.
또한 위 과제는 본 발명에 의해 확산 스텝 전에 제 1 층의 가장자리 영역에 단결정 결손부를 형성하여 이 결손부에서의 확산을 결손이 없는 영역보다 빨리 이루어지게 함으로써 해결된다.
청구항 제 1 의 특징부분에 기재된 본 발명에 의한 반도체 장치에 의해 얻어지는 이점은 보다 용이한 제조 가능성과 균일하게 도핑된 제 1 층의 적용이다. 그와 같이 해서 얻어지는 반도체 소자는 양호한 차단 PN 접합을 갖는다. 이 PN 접합의 항복 특성은 양호하게 조절될 수 있는데, 그 이유는 가장자리 영역에서 도펀트 농도의 큰 변화도에 의해 PN 접합의 항복이 가장자리 영역에서는 생기지 아니하기 때문이다. 그런 까닭에 이 PN 접합의 항복 특성은 간단한 수단으로 매우 양호하게 콘트롤될 수 있다. 또한, 균일한 도핑에 의해 제 1 층에 비교적 높은 도펀트 농도가 적용될 수 있다. 그때문에 제 1 층은 매우 낮은 저항밖에 갖지 아니한다. 청구항 제 5 항에 기재된 본 발명에 의한 반도체 장치의 제조 방법에 의해 얻어지는 이점은 반도체 장치의 제조를 위해 비교적 적은 프로세스 스텝을 필요로 한다는 것이다. 또한, 이 방법은 클린 룸 외부에서도 충분히 실시 가능하다. 이같은 사실은 제조 코스트의 절감으로 연결된다. 본 발명의 다른 유리한 실시예 및 개선예는 종속 청구항에 기재된다. 제 1 층의 하측에 고농도 도핑 영역의 베이킹에 의해 제 1 층의 저항이 더욱 저감된다. 단결정 결손은 특히 간단하게는 소잉에 의해 형성이 가능하다. 이에 따라 반도체 장치의 가장자리 영역에 리세스가 형성된다.
도 1 은 본 발명에 의한 반도체 장치의 제조 방법의 제 1 실시예를 도시한 도면.
도 2 는 본 발명에 의한 반도체 장치의 제조 방법의 제 1 실시예를 도시한 도면.
도 3 은 본 발명에 의한 반도체 장치의 제조 방법의 제 2 실시예를 도시한 도면.
도 4 는 본 발명에 의한 반도체 장치의 제조 방법의 제 2 실시예를 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
1 : 제 1 층 2 : 제 2 층
3 : 고농도 도핑층 4 : 홈
10 : 반도체 기판 11 : 단결정 결손부
13 : 반도체 소판
다음에 본 발명을 도면에 의거해서 상세히 설명한다.
도 1 에는 단결정 반도체 기판(10)이 도시되어 있다. 이 반도체 기판(10)은 제 1 의 실리콘층(1)으로 되어 있다. 제 1 의 실리콘층(1)의 상측에는 단결정 결손부(11)가 형성된다. 이 단결정 결손부란 제 1 의 실리콘층(1)에서 단결정의 결정 구조가 파괴된 영역을 가르킨다. 이같은 종류의 단결정 결손부(11)는 예를 들면 스크레칭, 소잉 또는 초음파 공구의 접촉 등에 의한 기계적인 작용에 의해 형성되어진다. 그밖에도 많은 빔이 단결정 결손부의 형성에 적합하다. 예를 들면 X 선빔, 전자빔 등이 사용되어도 좋다. 단결정 결손의 그밖의 수법은 이온주입이다. 실리콘층(1)내로 단결정 결손부(11)를 형성하는 이들의 작용은 도 1 에 화살표(122)로 표시되어 있다. 물론 이 이외에도 제 1 의 실리콘층(1)의 표면에 적절한 단결정 결손부를 형성하는 각가지 다른 프로세스도 적용이 가능하다.
도 2 에 도시되어 있는 후속 스텝에서는 확산 스텝에 의해 제 1 의 실리콘층(1)내로 제 2 의 실리콘층(2)이 형성된다. 이 제 2 의 실리콘층(2)은 반대 도전 타입이다. 이하의 설명에서는 제 1 의 실리콘층(1)이 N 형이고 제 2 의 실리콘층(2)이 P 형인 것을 전제로 한다. 확산을 위해 제 1 의 실리콘층(1)의 상측에 도펀트가 제공된다. 상기 도펀트는 온도의 상승시 확산 프로세스에 의해 제 1 의 실리콘층(1)의 내부로 침투하고, P 도핑층을 형성한다. 이 확산 프로세스는 제 1 실리콘층(1)의 단결정 영역에서 단결정 결손부(11)에서 보다 늦은 속도로 행해진다. 도 2 에는 확산 스텝이 행해진 후 반도체 기판(10)의 단면이 도시되어 있다. 도면에서도 알 수 있는 바와 같이 확산 스텝 전에 단결정 결손부(11)가 있던 영역에서 P 도펀트가 제 1 의 반도체층내로 현저히 더 깊이 침투되어 있다. 제 1 층(1)의 상측에서 모든 영역에 대해 동일한 도펀트 농도가 주어지므로, 동일한 양의 도펀트가 현저히 큰 용적으로 분산된다. 즉 도펀트 변화도는 단결정 실리콘내에서 확산이 행해지는 영역에서 보다 현저히 낮다.
확산은 고온(예를 들면 1200℃)에서 행해진다. 이 온도에서는 단결정 결손부의 경화도 이루어진다. 따라서, 단결정 결손부가 가장자리 영역에서 가급적 낮은 변화도를 야기시키도록 하기 위해, 확산 프로세스가 다음과 같이 행해져야 한다. 즉 확산이 단결정 결손부의 경화 전의 깊이에 이르도록 행해져야 한다. 이것은 가급적 짧은 확산 프로세스에 의해 달성될 수 있다. 즉, 표면에서의 높은 도펀트 농도와 높은 확산 온도에 의해 달성된다.
후속 처리를 위해, 반도체 기판(10)은 분단선(12)을 따라 개별적인 실리콘 소판(13)으로 분할된다. 이경우 단결정 결손부(11)는 완전하게 분단선(12)을 따라 형성된다. 그에 따라 실리콘 소판(13)의 가장자리 영역은 완전하게 다음과 같은 영역으로 형성된다. 즉 중앙 영역에서 보다 더 깊이 P 확산층이 제 1 층내로 침투하고 있는 영역으로 형성된다.
제 1 층(1)과 제 2 층(2)에 의해 PN 접합이 형성된다. 이 PN 접합이 차단 방향으로 극성을 가지면, 소정의 전압을 초과한 경우에는 PN 접합의 항복이 생긴다. 이경우의 문제인 것은 가장자리 영역에 PN 접합이 생기는 것이다. 왜냐하면 이 영역에서는 오염의 침착 또는 표면 효과에 의해 항복에 대한 정확한 전압치가 설정되지 아니하기 때문이다. 또한, 상술한 작용에 의해 가장자리 영역에서 항복 전압이일반적으로 중앙 영역에서 보다 낮다. 따라서, PN 접합의 항복이 가장자리 영역이 아니라 중앙 영역에서 발생되어야 한다. 독일 연방 공화국 특허 공개 제 432078 호 공보에서 이것은 중앙 영역이 가장자리 영역보다도 고농도로 도핑됨으로써, 중앙 영역에서의 항복 전압이 가장자리 영역에서 보다 낮아짐으로써 이루어진다. 본 발명에서는 가장자리 영역에서 PN 접합의 항복 전압을, 제 2 층(2)의 도펀트 농도의 변동이 가장자리 영역에서 중앙 영역에서 보다 낮게 함으로써 증가시킨다. 이것은 PN 접합의 항복 전압이 변화도에 의해 영향을 받는다는 것을, 즉 변화도가 적으면 적을수록 항복 전압이 커지는 것을 의미한다. 그때문에 간단한 방식으로 반도체 소판의 가장자리 영역이 아닌 중앙 영역에서만 PN 접합의 항복이 일어날 수 있다.
이같은 구성은 유리하게는 다이오드, 특히 제너 다이오드로서 사용될 수 있다. 그러나 그밖의 PN 접합을 갖춘 모든 구성 소자에도 적용이 가능하다.
도 1 와 도 2 에 도시된 방법은 다음과 같은 이점을 갖추고 있다. 즉 반도체 소자의 프로세스 과정이 클린룸이 아니라도 행해지는 이점을 갖고 있다. 단결정 결손부(11)의 형성 및 확산 스텝도 클린룸 이외에서 실시가 가능하다. 그런 까닭에 본 발명에 의한 방법은 매우 코스트가 절약된다.
도 3 및 도 4 는 본 발명에 의한 방법의 제 2 실시예를 도시하고 있다. 이경우 도 3 에는 제 1 의 실리콘층을 갖추고 있는 반도체 기판의 단면이 도시되어 있다. 하측에는 고농도 도핑된 층(3)이 형성되어 있다. 고농도 도핑층(3)은 실리콘층(1)과 같은 도전 타입을 갖는다. 실리콘층(1)의 상측에서는 기계적인 처리에 의해 홈(4)이 형성이 되어 있다. 홈(4)은 예를 들면 소잉, 밀링 또는 연삭 등의수법에 의해 형성할 수가 있다. 이 홈 영역(4)에서 제 1 의 실리콘층(1)의 단결정 구조가 파괴된다. 이 작용을 매우 강하게 하기 위해서는 실리콘의 처리를 위해 통상적으로 사용되는 다이어몬드 입자의 매우 거친 입도를 가진 톱날 도는 밀링 공구가 사용된다. 그에따라 홈 영역(4)에 있어서 제 1 의 실리콘층(1)의 결정 격자의 결손을 많이 형성할 수 있다.
도 4 에는 확산 스텝 후에 형성된 구조가 도시되어 있다. 실리콘층(1)의 상측에는 제 1 의 실리콘층(1)의 도전 타입과는 반대의 도전 타입을 갖는 도펀트가 제공된다. 이하의 설명에서는 제 1 층(1)이 N 도전 타입이고 확산에 의해 형성된 제 2 층(2)이 P 도전 타입인 것을 전제로 한다. 그에 따라 홈 영역(4)에서 P 층이 중앙 영역에서 보다 현저히 낮은 변화도를 갖는다. 따라서, 제 1 층(1)과 제 2 층(2) 사이의 PN 접합의 항복이 반도체 소판(이것은 기판(10)의 분단선(12)을 따른 분할에 의해 형성된다)의 중앙 영역에서만 일어난다.
도 3 및 도 4 에 도시된 후면 도핑 층(3)은 그와같이 해서 형성되는 다이오드의 저항을 더욱 감소시키기 위해 사용된다. 제 1 층(1)의 도핑이 충분히 높은 농도인 경우에는 층(3)이 생략될 수 있다.
도 2 및 도 4 에 도시된 반도체 장치의 분할전에 각각 상측과 하측에 금속층이 제공될 수 있다. 이같은 구성소자는 분할 직후에 제너 다이오드로서 사용할 수 있다. 이경우에는 상측과 하측에 각각 다이오드의 접속을 접속선이 제공된다.

Claims (7)

  1. 가장자리 영역과 중앙 영역을 갖춘 반도체 소판(13)을 구비한 반도체 장치로서, 반도체 소판(13)은 제 1 도전 타입의 제 1 층(12)을 갖추고, 제 1 층(1)에는 제 1 층(1)과 반대 도전 타입의 제 2 층(2)이 제공되고, 제 1 층(1)은 제 2 층(2)과 함께 PN 접합을 형성하고, 제 1 층(1)에서 도펀트 농도는 실질적으로 균일하고 제 2 층(2)의 도펀트 농도의 변화도는 가장자리 영역에서 중앙 영역에서 보다 작은, 반도체 장치에 있어서,
    제 2 층은 가장자리 영역에서 중앙 영역에서 보다 더 깊게 도펀트에 의해 침투되는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서, 상기 제 2 층(2)은 제 1 층(1)의 상측에 제공되고, 제 1 층(1)의 하측에는 상기 제 1 층(1)과 동일한 도전 타입의 고농도 도핑 층(3)이 형성되는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 반도체 소판(13)의 가장자리 영역에 상측으로부터 리세스가 형성되는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 반도체 소판(13)의 상측 및 하측에 금속층이 제공되는 것을 특징으로 하는 반도체 장치.
  5. 제 1 도전 타입의 제 1 층(1)을 갖춘 반도체 기판(10)내에 제 2 도전타입의 제 2 층(2)을 반도체 기판(10) 표면에 도펀트 제공 및 후속하는 확산에 의해 제공하고, 제 1 층(1)과 제 2 층(2)은 PN 접합을 형성하고 반도체 기판(10)은 가장자리 영역에서 절단에 의해 분할되는 반도체 장치의 제조 방법에 있어서,
    확산 단계 전에 제 1 층(1)의 가장자리 영역에 단결정 결손부(11)를 형성함으로써, 상기 결손부(11)에서의 확산이 결손이 없는 영역에서 보다 빨리 이루어지는 것을 특징으로 하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 단결정 결손부(11)는 기계적인 처리, 이물질 입자의 주입 또는 노출에 의해 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제 5 항 또는 제 6 항에 있어서,
    상기 제 1 층(1)은 실질적으로 균일한 도펀트 농도를 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
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