KR100419963B1 - Method for manufacturing common source region of flash memory device - Google Patents
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Abstract
본 발명은 플래시 메모리 소자의 공통 소오스 영역 제조방법에 관한 것으로, 특히 셀로우 트렌치형 소자분리막이 형성된 반도체 기판 상부에 터널 산화막 및 게이트 전극을 형성하고, 게이트 전극 및 터널 산화막 양측벽에 제 1스페이서를 형성하고, 제 1스페이서가 형성된 결과물 상부에 셀 트랜지스터의 공통 소오스 마스크 패턴을 형성하고, 공통 소오스 마스크 패턴을 이용하여 소오스 영역이 형성될 소자 분리막을 소정 깊이로 식각해서 홈을 형성한 후에, 공통 소오스 마스크 패턴을 제거하고, 홈의 내측벽에 이중화된 제 2스페이서막을 형성한 후에, 홈에 도전막을 채워 공통 소오스 영역을 형성한다. 따라서, 본 발명은 셀로우 트렌치형 소자분리막내 홈의 내측벽에 스페이서를 형성한 후에 도전막이 남는 셀프 얼라인 형태의 공통 소오스 영역을 제조할 수 있기 때문에 셀 크기를 줄일 수 있다.The present invention relates to a method for fabricating a common source region of a flash memory device. In particular, a tunnel oxide film and a gate electrode are formed on a semiconductor substrate on which a shallow trench type device isolation film is formed, and a first spacer is formed on both sidewalls of the gate electrode and the tunnel oxide film. After forming a common source mask pattern of the cell transistor on the resultant, the first spacer is formed, and using the common source mask pattern to form a groove by etching the device isolation film in which the source region is to be formed to a predetermined depth, a common source After the mask pattern is removed and the doubled spacer film is formed on the inner wall of the groove, the conductive film is filled in the groove to form a common source region. Accordingly, the present invention can reduce the cell size because the self-aligned common source region in which the conductive film remains after the spacer is formed on the inner wall of the groove in the shallow trench type device isolation film can be manufactured.
Description
본 발명은 플래시 메모리 소자의 제조방법에 관한 것으로서, 특히 셀로우 트렌치형 소자분리막에서 셀프얼라인 형태로 플래시 메모리 소자의 공통 소오스 영역을 제조하는 방법에 관한 것이다.The present invention relates to a method of manufacturing a flash memory device, and more particularly, to a method of manufacturing a common source region of a flash memory device in a self-aligned form in a shallow trench type isolation layer.
대개 비휘발성 메모리는 전원이 중단되어도 저장된 데이터가 손실되지 않는 장점을 가지고 있어 데이터 저장용으로 많이 사용되고 있으며 최근에는 디지털 카메라와 휴대폰 등에서도 많이 이용되고 있는 실정이다. 이러한 비휘발성 메모리들 중에서도 전기적으로 메모리 셀의 데이터를 일괄적으로 또는 섹터 단위로 소거하는 기능을 가지고 있는 EEPROM(Electrically Erasable Programmable Read-Only Memory)형 플래시 메모리장치는 프로그램시 드레인 측에 채널 열 전자(channel hot eletron)를 형성시켜 전자를 플로팅 게이트(floating gate)에 축적함으로써 셀 트랜지스터의 문턱 전압을 증가시켜서 데이터를 기록한다. 플래시 메모리장치의 소거 동작은 소오스/기판과 플로팅 게이트간에 고전압을 발생시켜 플로팅 게이트에 축적된 전자를 방출함으로써 셀 트랜지스터의 문턱 전압을 낮춘다.In general, non-volatile memory has a merit that the stored data is not lost even when the power is interrupted, and thus is widely used for data storage, and recently, it is also widely used in digital cameras and mobile phones. Among such nonvolatile memories, an electrically erasable programmable read-only memory (EEPROM) type flash memory device that has a function of electrically erasing data of a memory cell in a batch or sector unit is used for draining channel thermal electrons on a drain side during programming. A channel hot eletron is formed to accumulate electrons in a floating gate, thereby increasing the threshold voltage of the cell transistor and recording data. The erase operation of the flash memory device generates a high voltage between the source / substrate and the floating gate to release electrons accumulated in the floating gate, thereby lowering the threshold voltage of the cell transistor.
하지만, 플래시 메모리 소자는 플로팅 게이트를 이용함에 따라 고집적도를 달성하는데는 한계가 있다. 현재 플래시 메모리 소자의 제조에 있어서 가장 큰 문제점 중의 하나는 셀 어레이 핏치(Cell array pitch)와 디코딩 회로의 핏치가 달라 회로 설계가 어렵다는 것이다.However, flash memory devices have limitations in achieving high integration levels by using floating gates. One of the biggest problems in the manufacture of flash memory devices is that the circuit design is difficult because the pitch of the cell array and the pitch of the decoding circuit are different.
이를 극복할 수 있는 방법은 소자 분리막을 로코스(LOCOS)공정에 의해 형성하지 않고 고집적화가 가능한 셀로우 트렌치 소자분리 공정(Shallow Trench Isolation)을 이용하여 동작 영역의 간격을 효과적으로 줄여 디코딩 핏치를 셀의 핏치만큼 줄인다.One way to overcome this is to use a shallow trench isolation method that allows high integration without forming device isolation layers by the LOCOS process. Reduce by pitch.
그러나 종래 기술에서 셀로우 트렌치 소자분리막에 공통 소오스 영역을 형성할 경우 소자분리막의 두께가 약 4500Å로 크기 때문에 식각이 매우 어렵고 또한 식각시 게이트 전극의 측면과 터널 산화막에 식각 손상이 발생하는 문제점이 있었다. 게다가 셀로우 트렌치 소자분리막의 공통 소오스 영역에 콘택을 연결해서 소오스 라인을 형성해야 하므로 전체 셀 영역이 커지게 된다.However, in the prior art, when the common source region is formed in the shallow trench isolation layer, the thickness of the isolation layer is about 4500Å, which makes the etching very difficult and also causes the etching damage on the side of the gate electrode and the tunnel oxide layer during etching. . In addition, since a source line must be formed by connecting a contact to a common source region of the cell trench isolation layer, the entire cell region becomes large.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 셀로우 트렌치형 소자분리막에 홈을 형성하고 그 측벽에 이중 스페이서를 형성한 후에 도전막을 증착하고 전면 식각해서 홈에만 도전막이 남도록 한 셀프 얼라인 형태의 공통 소오스 영역을 제조하여 셀 크기를 줄일 수 있는 플래시 메모리 소자의 공통 소오스 영역 제조방법을 제공하는데 있다.An object of the present invention is to form a groove in the cell trench trench isolation device and to form a double spacer on the sidewalls to solve the problems of the prior art as described above, the conductive film is deposited and the entire surface is etched so that the conductive film remains only in the groove. The present invention provides a method of manufacturing a common source region of a flash memory device capable of reducing a cell size by manufacturing an aligned common source region.
도 1은 본 발명에 따라 제조된 공통 소오스 영역을 갖는 플래시 메모리 소자의 레이아웃도,1 is a layout diagram of a flash memory device having a common source region fabricated in accordance with the present invention;
도 2a 내지 도 2g는 본 발명에 따른 플래시 메모리 소자의 공통 소오스 영역 제조방법을 설명하기 위한 공정 순서도.2A to 2G are flowcharts illustrating a method of manufacturing a common source region of a flash memory device according to the present invention.
*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
100 : 반도체 기판 102 : 소자분리막100 semiconductor substrate 102 device isolation film
104 : 터널 산화막 106 : 플로팅 게이트104 tunnel oxide film 106 floating gate
108 : 게이트간 절연막 110 : 컨트롤 게이트108: inter-gate insulating film 110: control gate
112 : 제 1스페이서 114 : 공통 소오스 영역 마스크 패턴112: first spacer 114: common source region mask pattern
116 : 홈 118, 120 : 제 2스페이서116: groove 118, 120: second spacer
122 : 도전막 122' : 공통 소오스 영역122: conductive film 122 ': common source region
상기 목적을 달성하기 위하여 본 발명은 공통 소오스 영역을 갖는 플래시 메모리의 셀 트랜지스터 제조 방법에 있어서, 셀로우 트렌치형 소자분리막이 형성된반도체 기판 상부에 터널 산화막 및 게이트 전극을 형성하는 단계와, 게이트 전극 및 터널 산화막 양측벽에 제 1스페이서를 형성하는 단계와, 제 1스페이서가 형성된 결과물 상부에 셀 트랜지스터의 공통 소오스 마스크 패턴을 형성하는 단계와, 공통 소오스 마스크 패턴을 이용하여 소오스 영역이 형성될 소자 분리막을 소정 깊이로 식각해서 홈을 형성한 후에, 공통 소오스 마스크 패턴을 제거하는 단계와, 홈의 내측벽에 제 2스페이서막을 형성하는 단계와, 홈에 도전막을 채워 공통 소오스 영역을 형성하는 단계를 포함한다.In order to achieve the above object, the present invention provides a cell transistor manufacturing method of a flash memory having a common source region, comprising: forming a tunnel oxide film and a gate electrode on a semiconductor substrate on which a shallow trench type isolation film is formed; Forming a first spacer on both sidewalls of the tunnel oxide layer, forming a common source mask pattern of the cell transistor on the resultant on which the first spacer is formed, and using a common source mask pattern to form a device isolation layer. Removing the common source mask pattern after etching to a predetermined depth, forming a second spacer film on the inner wall of the groove, and filling the groove with a conductive film to form a common source region. .
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1은 본 발명에 따라 제조된 공통 소오스 영역을 갖는 플래시 메모리 소자의 레이아웃도이다.1 is a layout diagram of a flash memory device having a common source region fabricated in accordance with the present invention.
도 1을 참조하면, 본 발명의 플래시 메모리 소자의 레이아웃은 적층된 플로팅 게이트 라인(106)과 컨트롤 게이트 라인(110)이 열 방향으로 배열되어 있고, 게이트 라인에 교차되어 행 방향으로 비트 라인(140)이 배열된다. 게이트 라인 사이에는 본 발명에 의해 제조된 셀프 얼라인 형태의 공통 소오스 라인(130)이 배치되어 있다. 그리고 미설명된 도면 부호 122'는 공통 소오스 영역 영역이며 132는 공통 소오스 콘택이며 144는 비트라인 콘택이다.Referring to FIG. 1, in the layout of a flash memory device of the present invention, a stacked floating gate line 106 and a control gate line 110 are arranged in a column direction, and intersect the gate line and the bit line 140 in a row direction. ) Is arranged. The self-aligned common source line 130 manufactured by the present invention is disposed between the gate lines. Unexplained reference numeral 122 'denotes a common source region region, 132 denotes a common source contact, and 144 denotes a bit line contact.
도 2a 내지 도 2g는 본 발명에 따른 플래시 메모리 소자의 공통 소오스 영역 제조방법을 설명하기 위한 공정 순서도로서, 각 도면에는 도 1의 A선, B선, 또는 C선에 의해 절단된 소자의 수직 단면도가 나타나 있다. 이들 도면을 참조하면, 본 발명의 제조 공정은 다음과 같다.2A to 2G are process flowcharts for explaining a method of manufacturing a common source region of a flash memory device according to the present invention, each of which is a vertical cross-sectional view of the device cut by line A, line B, or line C of FIG. Is shown. Referring to these drawings, the manufacturing process of the present invention is as follows.
도 2a에 도시된 바와 같이, 반도체 기판(100)에 약 4500Å 정도의 셀로우 트렌치형 소자분리막(102)을 형성하고 반도체 기판(100) 상부에 터널 산화막(104)과 플로팅 게이트(106)를 형성한다. 이때, 좌측 수직 단면도는 도 1의 A선으로, 우측은 C선으로 절단한 구조물을 나타낸 것이다.As shown in FIG. 2A, a trench trench type device isolation layer 102 of about 4500 Å is formed on the semiconductor substrate 100, and a tunnel oxide layer 104 and a floating gate 106 are formed on the semiconductor substrate 100. do. At this time, the left vertical cross-sectional view is a line A of Figure 1, the right side shows a structure cut by the C line.
도 2b에 도시된 바와 같이, 플로팅 게이트(106) 상부에 전극간 절연체막 (108) 및 컨트롤 게이트(110)을 형성한다. 이때부터 도 2g까지 좌측 수직 단면도는 도 1의 A선(활성 영역기준)으로, 우측은 B선(소자 분리막기준)으로 절단한 구조물을 나타낸다. 이렇게 플로팅 게이트(106), 전극간 절연체막(108) 및 컨트롤 게이트(110)가 적층된 구조가 셀 트랜지스터의 게이트 전극이 된다.As shown in FIG. 2B, an inter-electrode insulator film 108 and a control gate 110 are formed on the floating gate 106. From this time to FIG. 2G, the left vertical cross-sectional view is a structure cut along line A (active area basis) of FIG. 1 and on the right side B line (device separator standard). The structure in which the floating gate 106, the inter-electrode insulator film 108, and the control gate 110 are stacked in this manner becomes a gate electrode of the cell transistor.
이어서 도 2c에 도시된 바와 같이 게이트 전극(106, 108, 110) 및 터널 산화막(104) 양측벽에 제 1스페이서(112)를 형성한다. 여기서 제 1스페이서(112)는 산화막을 형성한다.Next, as shown in FIG. 2C, first spacers 112 are formed on both sidewalls of the gate electrodes 106, 108, and 110 and the tunnel oxide layer 104. Here, the first spacer 112 forms an oxide film.
그리고 도 2d에 도시된 바와 같이, 제 1스페이서(112)가 형성된 결과물 상부에 셀 트랜지스터의 공통 소오스 마스크 패턴(114)을 형성한다. 공통 소오스 마스크 패턴(114)을 이용하여 소오스 영역이 형성될 소자 분리막(102)을 소정 깊이로 건식 식각해서 홈(116)을 형성한다. 이때, 셀로우 트렌치형 소자 분리막(102)의 식각 깊이는 1500Å∼2500Å로 하여 전체 두께를 모두 식각하지 않는다.As shown in FIG. 2D, the common source mask pattern 114 of the cell transistor is formed on the resultant formed with the first spacer 112. The groove 116 is formed by dry etching the device isolation layer 102 on which the source region is to be formed to have a predetermined depth by using the common source mask pattern 114. At this time, the etching depth of the shallow trench isolation layer 102 is set to 1500 kPa to 2500 kPa, so that the entire thickness is not etched.
그런 다음 상기 결과물 전면에 절연막을 증착하고 이를 건식 식각해서홈(116)의 내측벽에 제 2스페이서막의 하부층(118)을 형성한다. 이때, 제 2스페이서는 셀프얼라인된 이중 스페이서이다. 여기서, 공통 소오스 마스크 패턴(114)에 의해 게이트 전극간이 오픈되었을 경우 플로팅 게이트(106) 및 전극간 절연체막 (108) 측벽에 제 2스페이서막의 하부층(118)이 형성된다. 그리고 공통 소오스 마스크 패턴(114)을 제거한다.Then, an insulating film is deposited on the entire surface of the resultant product, and dry etching is performed to form the lower layer 118 of the second spacer film on the inner wall of the groove 116. In this case, the second spacer is a self-aligned double spacer. Here, when the gate electrodes are opened by the common source mask pattern 114, the lower layer 118 of the second spacer film is formed on sidewalls of the floating gate 106 and the inter-electrode insulator film 108. The common source mask pattern 114 is removed.
이어서 도 2e에 도시된 바와 같이, 상기 결과물 전면에 절연막을 증착하고 이를 건식 식각해서 컨트롤 게이트(110) 측벽에 제 2스페이서막의 하부층(118) 위에 상부층(120)을 형성한다. 역시 게이트 전극 사이 오픈되었을 경우 컨트롤 게이트(110) 측벽에도 제 2스페이서막의 상부층(120)이 형성된다. 이로 인해, 활성 영역의 게이트 전극 측벽과 소자분리 영역의 홈에도 셀프얼라인된 이중 구조의 제 2스페이서(118, 120)가 형성된다.Subsequently, as shown in FIG. 2E, an insulating film is deposited on the entire surface of the resultant product and dry-etched to form an upper layer 120 on the lower layer 118 of the second spacer film on the sidewall of the control gate 110. Also, when the gate electrode is opened between the gate electrodes, the upper layer 120 of the second spacer layer is formed on the sidewall of the control gate 110. As a result, self-aligned second spacers 118 and 120 are formed in the gate electrode sidewall of the active region and the groove of the device isolation region.
계속해서 도 2f에 도시된 바와 같이, 상기 결과물 전면에 도전막(122)으로서 도프트 폴리실리콘 또는 언도프트 폴리실리콘을 증착한다. 만약 언도프트 폴리실리콘을 증착할 경우 도전형 불순물을 이온 주입하여 언도프트 폴리실리콘을 도핑한다.Subsequently, as illustrated in FIG. 2F, doped polysilicon or undoped polysilicon is deposited as the conductive film 122 on the entire surface of the resultant product. If undoped polysilicon is deposited, the undoped polysilicon is doped by ion implanting conductive impurities.
그리고나서 도 2g에 도시된 바와 같이, 도전막(122)을 전면 식각(etch back)해서 홈에만 도전막(122)이 남도록 식각해서 공통 소오스 영역(122')을 형성한다.Then, as shown in FIG. 2G, the conductive film 122 is etched back to form a common source region 122 ′ by etching the conductive film 122 to remain only in the grooves.
상기한 바와 같이, 본 발명은 셀로우 트렌치형 소자분리막에 홈을 형성하고 그 측벽에 이중 스페이서를 형성한 후에 도전막을 증착하고 전면 식각해서 홈에만 도전막이 남도록 한 셀프 얼라인 형태의 공통 소오스 영역을 제조한다.As described above, the present invention provides a self-aligned common source region in which grooves are formed in the shallow trench type isolation layer and double spacers are formed on the sidewalls thereof, followed by depositing a conductive film and etching the entire surface to leave the conductive film only in the grooves. Manufacture.
그러므로, 메모리 소자가 고집적화되더라도 셀프얼라인된 공통 소오스 영역에 의해 추가적으로 소오스 콘택을 형성하지 않기 때문에 셀 크기를 줄일 수 있는 이점이 있다.Therefore, even if the memory device is highly integrated, there is an advantage that the cell size can be reduced because the source contact is not additionally formed by the self-aligned common source region.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.On the other hand, the present invention is not limited to the above-described embodiment, various modifications are possible by those skilled in the art within the spirit and scope of the present invention described in the claims to be described later.
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