KR100593597B1 - Manufacturing method of nonvolatile memory device - Google Patents
Manufacturing method of nonvolatile memory device Download PDFInfo
- Publication number
- KR100593597B1 KR100593597B1 KR1020030101067A KR20030101067A KR100593597B1 KR 100593597 B1 KR100593597 B1 KR 100593597B1 KR 1020030101067 A KR1020030101067 A KR 1020030101067A KR 20030101067 A KR20030101067 A KR 20030101067A KR 100593597 B1 KR100593597 B1 KR 100593597B1
- Authority
- KR
- South Korea
- Prior art keywords
- floating gate
- forming
- nonvolatile memory
- manufacturing
- memory device
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 22
- 238000000034 method Methods 0.000 claims abstract description 65
- 238000007667 floating Methods 0.000 claims abstract description 45
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 150000004767 nitrides Chemical class 0.000 claims abstract description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 15
- 229920005591 polysilicon Polymers 0.000 claims abstract description 15
- 238000000151 deposition Methods 0.000 claims abstract description 10
- 239000004065 semiconductor Substances 0.000 claims abstract description 10
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 10
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 9
- 238000000059 patterning Methods 0.000 claims abstract description 8
- 125000006850 spacer group Chemical group 0.000 claims abstract description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 5
- 229910052710 silicon Inorganic materials 0.000 claims description 5
- 239000010703 silicon Substances 0.000 claims description 5
- 230000008569 process Effects 0.000 abstract description 58
- 238000002955 isolation Methods 0.000 abstract description 15
- 239000010410 layer Substances 0.000 description 10
- 238000005468 ion implantation Methods 0.000 description 8
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- LPQOADBMXVRBNX-UHFFFAOYSA-N ac1ldcw0 Chemical compound Cl.C1CN(C)CCN1C1=C(F)C=C2C(=O)C(C(O)=O)=CN3CCSC1=C32 LPQOADBMXVRBNX-UHFFFAOYSA-N 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 230000006386 memory function Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
본 발명은 비휘발성 메모리 소자의 제조 방법에 관한 것으로 더욱 상세하게는 종래의 SAS 공정이나 SA-STI 공정을 사용하지 않고 최소의 면적을 가지면서 소자 분리 특성이 우수한 비휘발성 메모리 소자의 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a nonvolatile memory device, and more particularly, to a method of manufacturing a nonvolatile memory device having excellent device isolation characteristics with a minimum area without using a conventional SAS process or a SA-STI process. will be.
본 발명의 상기 목적은 비휘발성 메모리 소자의 제조방법에 있어서, 반도체 기판에 터널 산화막, 플로팅 게이트용 폴리 실리콘, 버퍼 산화막 및 버퍼 질화막을 형성하는 단계; 상기 버퍼 질화막, 버퍼 산화막, 제1플로팅 게이트를 열 방향으로 패터닝하는 단계; 상기 기판에 공통 소오스/드레인을 형성하는 단계; 상기 기판에 절연막을 형성하고 평탄화하여 상기 제1플로팅 게이트 사이를 갭필하는 단계; 상기 버퍼 질화막과 버퍼 산화막을 제거하는 단계; 상기 기판에 ONO층을 형성하는 단계; 상기 기판에 워드 라인용 폴리 실리콘을 증착하고 행 방향으로 패터닝하여 워드 라인과 STI를 형성하는 단계; 상기 제1플로팅 게이트, 제2플로팅 게이트 및 워드 라인의 측벽에 사이드월 스페이서를 형성하는 단계 및 상기 워드 라인에 실리사이드를 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법에 의해 달성된다.According to an aspect of the present invention, there is provided a method of manufacturing a nonvolatile memory device, comprising: forming a tunnel oxide film, a floating gate polysilicon, a buffer oxide film, and a buffer nitride film on a semiconductor substrate; Patterning the buffer nitride film, the buffer oxide film, and the first floating gate in a column direction; Forming a common source / drain on the substrate; Forming an insulating film on the substrate and planarizing the gap between the first floating gates; Removing the buffer nitride film and the buffer oxide film; Forming an ONO layer on the substrate; Depositing polysilicon for word lines on the substrate and patterning them in a row direction to form word lines and STIs; And forming a sidewall spacer on sidewalls of the first floating gate, the second floating gate, and the word line, and forming a silicide on the word line. do.
따라서, 본 발명의 비휘발성 메모리 소자의 제조 방법은 소자 분리막 공정을 따로 진행하지 않고 워드 라인 형성시 선택적으로 STI가 형성되도록 하여 워드 라인과 워드 라인 사이의 소자 분리 특성과 공통 소오스와 공통 드레인 사이의 소자 분리 특성을 보장함으로써 SAS 공정이나 SA-STI 공정을 사용하지 않고도 노어 플래 시 셀이 차지하는 면적을 효과적으로 줄일 수 있다. 뿐만 아니라 본 발명의 경우 비트 콘택이 없는 노어 플래시 셀을 효과적으로 구현함으로써 난드 플래시 셀이 차지하는 면적만큼 줄일 수 있는 효과가 있다.Therefore, the method of manufacturing a nonvolatile memory device of the present invention allows the STI to be selectively formed when forming a word line without separately performing a device isolation process, so that device isolation characteristics between a word line and a word line and between a common source and a common drain are maintained. By ensuring device isolation, NOR flash cells occupy less space without using SAS or SA-STI processes. In addition, in the case of the present invention, by effectively implementing a NOR flash cell without bit contact, it is possible to reduce the area occupied by the NAND flash cell.
Flash Memory, NOR Flash, Common Source, Common Drain, 제1플로팅 게이트, 제2플로팅 게이트, IsolationFlash Memory, NOR Flash, Common Source, Common Drain, First Floating Gate, Second Floating Gate, Isolation
Description
도 1은 종래 기술에 의한 플래시 메모리 셀의 단면도.1 is a cross-sectional view of a flash memory cell according to the prior art.
도 2는 종래의 노어 플래시 유니트 셀의 면적과 본 발명의 비휘발성 메모리 소자의 유니트 셀의 면적을 비교한 도면.2 is a view comparing the area of a conventional NOR flash unit cell with the area of a unit cell of a nonvolatile memory device of the present invention.
도 3은 본 발명에 의한 비휘발성 메모리 소자의 셀 어레이 레이아웃.3 is a cell array layout of a nonvolatile memory device according to the present invention;
도 4a 내지 도 4g는 본 발명에 따른 비휘발성 메모리 소자의 제조방법의 공정단면도.4A to 4G are cross-sectional views of a method of manufacturing a nonvolatile memory device in accordance with the present invention.
본 발명은 비휘발성 메모리 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 종래의 SAS(Self-Aligned Source) 공정이나 SA-STI(Self-Aligned STI) 공정을 사용하지 않고 최소의 면적(4F2)을 가지면서 소자 분리 특성이 우수한 비휘발성 메 모리 소자의 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a nonvolatile memory device, and more particularly, a minimum area (4F 2 ) without using a conventional Self-Aligned Source (SAS) process or a Self-Aligned STI (SA-STI) process. The present invention relates to a method of manufacturing a nonvolatile memory device having excellent device isolation characteristics.
일반적으로 반도체 메모리 장치는 크게 휘발성 메모리(volatile memory)와 비휘발성 메모리(non-volatile memory)로 구분된다. 휘발성 메모리의 대부분은 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory) 등의 RAM이 차지하고 있으며, 전원 인가시 데이타의 입력 및 보존이 가능하지만, 전원 제거시 데이타가 휘발되어 보존이 불가능한 특징을 가진다. 반면에, ROM(Read Only Memory)이 대부분을 차지하고 있는 비휘발성 메모리는 전원이 인가되지 않아도 데이타가 보존되는 특징을 가진다.In general, semiconductor memory devices are classified into volatile memory and non-volatile memory. Most of volatile memory is occupied by RAM such as DRAM (Dynamic Random Access Memory) and SRAM (Static Random Access Memory), and data can be input and stored when power is applied, but data cannot be saved because of volatilization when power is removed. Has On the other hand, nonvolatile memory, which is mostly occupied by ROM (Read Only Memory), is characterized in that data is preserved even when power is not applied.
현재, 공정기술 측면에서 비휘발성 메모리 장치는 플로팅 게이트(Floationg Gate) 계열과 두 종류 이상의 유전막이 2중 또는 3중으로 적층된 MIS(Metal Insulator Semiconductor) 계열로 구분된다.At present, in terms of process technology, a nonvolatile memory device is classified into a floating gate series and a metal insulator semiconductor (MIS) series in which two or more dielectric layers are stacked in two or three layers.
플로팅 게이트 계열의 메모리 장치는 전위 우물(potential well)을 이용하여 기억 특성을 구현하며, 현재 플래시 EEPROM(Electrically Erasable Programmable Read Only Memory)으로 가장 널리 응용되고 있는 단순 적층 구조의 ETOX(EPROM Tunnel Oxide) 구조와 하나의 셀에 두 개의 트랜지스터가 구비된 채널 분리(Split gate) 구조를 들 수 있다.Floating gate-type memory devices realize potential memory characteristics using potential wells, and are a simple stack-type EPROM (EPROM Tunnel Oxide) structure that is currently widely used as flash electrically erasable programmable read only memory (EEPROM). And a split gate structure in which one transistor includes two transistors.
반면에 MIS 계열은 유전막 벌크, 유전막-유전막 계면 및 유전막-반도체 계면에 존재하는 트랩(trap)을 이용하여 기억 기능을 수행한다. 현재 플래시 EEPROM으로 주로 응용되고 있는 MONOS/SONOS(Metal/Silicon ONO Semiconductor)구조가 대표적인 예이다.On the other hand, the MIS series performs a memory function by using traps present at the dielectric bulk, the dielectric film-dielectric film interface, and the dielectric film-semiconductor interface. A typical example is the MONOS / SONOS (Metal / Silicon ONO Semiconductor) structure, which is mainly used as a flash EEPROM.
종래 기술의 플래시 메모리 셀의 제조 방법을 도 1 에서 간략하게 설명하면, 소자 분리막(11)이 형성된 반도체 기판(10) 상부에 게이트 산화막(12)을 형성하고 그 위에 제 1 폴리실리콘층(13)을 형성하여 플로팅 게이트로 사용한다. 이 플로팅 게이트(13) 상부에 유전체층(15)과 제 2 폴리실리콘층(16)을 형성하여 이 제 2 폴리실리콘층(16)을 콘트롤 게이트로 사용한다. 이 콘트롤 게이트(16) 상부에 금속층(17)과 질화막(18)을 형성하고 셀 구조로 패터닝하여 플래시 메모리 셀을 형성한다.A method of manufacturing a flash memory cell of the prior art will be briefly described with reference to FIG. 1. The
현재의 NOR 플래시 메모리 제조 공정경우 NOR 플래시 유니트 셀 면적을 최소로 만들기 위해 SAS 공정이나 SA-STI 공정을 주로 사용한다. 또한 SAS 공정이나 SA-STI 공정 또는 이 두가지 공정을 모두다 사용하는 경우에도 비트 콘택을 형성시켜야 하기 때문에 데이터 플래시 메모리에 주로 사용하는 NAND 플래시 셀의 최소 면적(4F2)만큼 줄일 수 없다.In the current NOR flash memory manufacturing process, the SAS process or SA-STI process is mainly used to minimize the NOR flash unit cell area. In addition, even if the SAS process, the SA-STI process, or both processes are used, bit contact must be formed so that the minimum area (4F 2 ) of the NAND flash cell mainly used for data flash memory is not reduced.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 종래의 SAS 공정이나 SA-STI 공정을 사용하지 않고 최소의 면적(4F2)을 가지면서 소자 분리 특성이 우수한 비휘발성 메모리 소자의 제조방법을 제공함에 본 발명의 목적이 있다.
Accordingly, the present invention is to solve the above problems of the prior art, a nonvolatile memory device having excellent device isolation characteristics while having a minimum area (4F 2 ) without using a conventional SAS process or SA-STI process An object of the present invention to provide a method for producing.
본 발명의 상기 목적은 비휘발성 메모리 소자의 제조방법에 있어서, 반도체 기판에 터널 산화막, 플로팅 게이트용 폴리 실리콘, 버퍼 산화막 및 버퍼 질화막을 형성하는 단계; 상기 버퍼 질화막, 버퍼 산화막, 제1플로팅 게이트를 열 방향으로 패터닝하는 단계; 상기 기판에 공통 소오스/드레인을 형성하는 단계; 상기 기판에 절연막을 형성하고 평탄화하여 상기 제1플로팅 게이트 사이를 갭필하는 단계; 상기 버퍼 질화막과 버퍼 산화막을 제거하는 단계; 상기 기판에 ONO층을 형성하는 단계; 상기 기판에 워드 라인용 폴리 실리콘을 증착하고 행 방향으로 패터닝하여 워드 라인과 STI를 형성하는 단계; 상기 제1플로팅 게이트, 제2플로팅 게이트 및 워드 라인의 측벽에 사이드월 스페이서를 형성하는 단계 및 상기 워드 라인에 실리사이드를 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법에 의해 달성된다.According to an aspect of the present invention, there is provided a method of manufacturing a nonvolatile memory device, comprising: forming a tunnel oxide film, a floating gate polysilicon, a buffer oxide film, and a buffer nitride film on a semiconductor substrate; Patterning the buffer nitride film, the buffer oxide film, and the first floating gate in a column direction; Forming a common source / drain on the substrate; Forming an insulating film on the substrate and planarizing the gap between the first floating gates; Removing the buffer nitride film and the buffer oxide film; Forming an ONO layer on the substrate; Depositing polysilicon for word lines on the substrate and patterning them in a row direction to form word lines and STIs; And forming a sidewall spacer on sidewalls of the first floating gate, the second floating gate, and the word line, and forming a silicide on the word line. do.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.Details of the above object and technical configuration of the present invention and the effects thereof according to the present invention will be more clearly understood by the following detailed description with reference to the drawings showing preferred embodiments of the present invention.
도 2는 종래의 비트 콘택을 가지는 노어 플래시 유니트 셀의 면적과 본 발명의 제조 공정으로 구현하는 비트 콘택이 비휘발성 메모리 소자의 유니트 셀의 면적을 비교한 도면이다.FIG. 2 is a view illustrating a comparison between an area of a NOR flash unit cell having a conventional bit contact and an area of a unit cell of a nonvolatile memory device in a bit contact implemented by the manufacturing process of the present invention.
a는 SAS 공정과 SA-STI 공정을 모두 사용하지 않을 경우 비트 콘택을 가지는 노어 플래시 유니트 셀의 면적을 나타낸 것으로 대략 10.5F2만큼의 면적을 차지한다.a shows the area of the NOR flash unit cell with bit contact when neither SAS process nor SA-STI process is used, and occupies approximately 10.5F 2 .
b는 SAS 공정은 사용하고 SA-STI 공정은 사용하지 않을 경우 비트 콘택을 가지는 노어 플래시 유니트 셀의 면적을 나타낸 것으로 대략 9F2만큼의 면적을 차지하게 된다. 따라서 SAS 공정을 사용함으로써 2a에 비해 대략 15% 정도의 셀 면적을 줄일 수 있다.b represents the area of the NOR flash unit cell with bit contact when the SAS process is used but the SA-STI process is not used, and occupies approximately 9F 2 . Therefore, using the SAS process reduces the cell area by approximately 15% compared to 2a.
c는 SAS 공정과 SA-STI 공정을 모두 사용하는 경우 비트 콘택을 가지는 노어 플래시 유니트 셀의 면적을 나타낸 것으로 대략 6F2만큼의 면적을 차지하게 된다. 따라서 SAS 공정과 SA-STI 공정 모두를 사용함으로써 2a에 비해 대략 43% 정도의 셀 면적을 줄일 수 있으며 2b에 비해 대략 33% 정도의 셀 면적을 줄일 수 있다.c represents the area of the NOR flash unit cell having a bit contact when the SAS process and the SA-STI process are used, and occupies approximately 6F 2 . Therefore, by using both SAS and SA-STI processes, the cell area can be reduced by about 43% compared to 2a and by about 33% compared to 2b.
d는 본 발명에 의한 비트 콘택이 없는 적층 산화막 노어 플래시 유니트 셀의 면적을 나타낸 것으로 대략 4F2만큼의 면적을 차지하게 된다. 이는 종래의 SA-STI 공정을 사용하는 난드 플래시 유니트 셀의 면적과 동일하며 3a에 비해 대략 62% 정도의 셀 면적을 줄일 수 있으며 3b에 비해 대략 55% 정도의 셀 면적을 줄일 수 있고 3c에 비해 대략 33% 정도의 셀 면적을 줄일 수 있다.d represents the area of the stacked oxide NOR flash unit cell without bit contact according to the present invention and occupies an area of approximately 4F 2 . This is equivalent to the area of the NAND flash unit cell using the conventional SA-STI process, which can reduce the cell area by about 62% compared to 3a, and the cell area by about 55% compared to 3b and compared to 3c. The cell area can be reduced by approximately 33%.
도 3은 본 발명에 의한 비휘발성 메모리 소자의 셀 어레이 레이아웃 나타낸 도면이다. 도 3의 A-A', B-B', C-C', D-D' 방향의 단면도를 이하 도 4에서 공정순서에 따라 설명한다.3 illustrates a cell array layout of a nonvolatile memory device according to the present invention. Sectional views in the directions A-A ', B-B', C-C ', and D-D' of FIG. 3 will be described below in the process sequence in FIG. 4.
도 4a 내지 도 4e는 본 발명에 따른 비휘발성 메모리 소자의 제조방법의 공정단면도이다.4A through 4E are cross-sectional views illustrating a method of manufacturing a nonvolatile memory device according to the present invention.
먼저, 도 4a에 도시된 바와 같이, P형 반도체 기판(501)의 전면에 이온 주입 공정으로 딥 N웰(502)과 P웰(503)을 각각 형성시킨다. 이때 P웰을 형성시 문턱 전압 조정과 Punch-Through 방지를 위한 이온 주입을 함께 실시한다. 이어 상기 기판의 상부에 터널 산화막(504)을 50Å~150Å 범위에서 성장시키고 상기 터널 산화막의 상부에 제1플로팅 게이트(505), 버퍼 산화막 및 버퍼 질화막(506)을 차례로 증착시킨다. 상기 제1플로팅 게이트는 도핑된 폴리를 사용할 수도 있고 도핑되지 않은 폴리를 증착한 후 이온 주입공정을 통해 도핑 시킬 수도 있다. 상기 제1플로팅 게이트의 증착두께는 500 내지 3000Å 범위에서 증착하는 것이 바람직하다. 상기 버퍼 산화막은 100 내지 200Å 범위에서 증착하는 것이 바람직하다. 상기 버퍼 질화막은 100 내지 2000Å 범위에서 증착하는 것이 바람직하다.First, as shown in FIG. 4A, a
다음, 도 4b에 도시된 바와 같이, B-B' 방향으로 상기 버퍼 질화막, 버퍼 산화막, 제1플로팅 게이트를 패터닝한다. 이어 패터닝된 제1플로팅 게이트를 마스크로 하여 이온주입 공정을 통해 오픈된 영역의 실리콘 기판에 공통 소오스/드레인 영역(507)을 형성시킨다. 상기와 같이 공통 소오스/드레인 영역을 바로 형성시키는 대신 패터닝된 제1플로팅 게이트를 마스크로 하여 이온주입 공정을 통해 오픈된 영역의 실리콘 기판에 LDD(Lightly Doped Drain) 혹은 소스/드레인 확장 영역을 형성시킨 후 사이드월 스페이서를 형성시키고 다시 이온 주입 공정을 통해 공통 소오스/드레인 영역을 형성시킬 수도 있다. 공통 소오스/드레인 영역의 저항값을 더욱 감소시키기 위해 사이드월 스페이서를 형성하여 공통 소오스/드레인 영역에만 선택적으로 실리사이드를 형성시킬 수도 있다.Next, as shown in FIG. 4B, the buffer nitride film, the buffer oxide film, and the first floating gate are patterned in the B-B 'direction. Subsequently, the common source / drain regions 507 are formed on the silicon substrate in the open region through the ion implantation process using the patterned first floating gate as a mask. Instead of directly forming the common source / drain regions as described above, LDDs (lightly doped drains) or source / drain extension regions are formed on the silicon substrate in the open region through the ion implantation process using the patterned first floating gate as a mask. After the sidewall spacers are formed, a common source / drain region may be formed through an ion implantation process. In order to further reduce the resistance of the common source / drain region, sidewall spacers may be formed to selectively form silicide only in the common source / drain region.
다음, 도 4c에 도시된 바와 같이, APCVD(Atmospheric Pressure Chemical Vapour Deposition) 공정이나 HDP-CVD(High Density Plasma Chemical Vapour Deposition) 공정을 사용하여 제1플로팅 게이트 사이에 공극을 채우며 에치백(Etch Back) 공정을 통해 갭필(Gap Fill)한 산화막(508)을 평탄화시키면서 질화막 중간 정도까지 리세스시킨다. 이때 에치백 공정대신 CMP(Chemical Mechanical Polishing) 공정을 사용할 수 있다.Next, as illustrated in FIG. 4C, etching is performed by filling the gaps between the first floating gates using an Atmospheric Pressure Chemical Vapor Deposition (APCVD) process or a High Density Plasma Chemical Vapor Deposition (HDP-CVD) process. Through the process, the gap-filled oxide film 508 is planarized and recessed to the middle of the nitride film. In this case, a chemical mechanical polishing (CMP) process may be used instead of the etch back process.
다음, 도 4d에 도시된 바와 같이, 콘트롤 게이트 위에 형성된 버퍼 질화막과 산화막을 습식 식각(Wet Etch)공정을 통해 제거한 후 웨이퍼 전면에 폴리실리콘을 증착하고 패터닝하여 제2플로팅 게이트(509)를 형성한다. 상기 제2플로팅 게이트 형성을 위해 증착하는 폴리 실리콘은 도핑된 폴리를 사용할 수도 있고 도핑되지 않은 폴리를 증착한 후 이온 주입공정을 통해 도핑 시킬 수도 있다. 상기 제2플로팅 게이트의 증착두께는 500Å~3000Å 범위에서 증착하는 것이 바람직하다. 상기 제2플로팅 게이트는 커플링 비(Coupling Ratio)를 증가시키기 위한 것으로 커플링 비를 증가시킬 필요가 없을 경우 제2플로팅 게이트 형성 공정을 생략할 수 있다. 상기와 같이 제2플로팅 게이트를 형성한 후 기판의 전면에 ONO층(510)을 증착한다.Next, as shown in FIG. 4D, after the buffer nitride film and the oxide film formed on the control gate are removed through a wet etching process, polysilicon is deposited and patterned on the entire surface of the wafer to form a second floating gate 509. . The polysilicon deposited to form the second floating gate may use a doped poly or may be doped through an ion implantation process after depositing the undoped poly. The deposition thickness of the second floating gate is preferably deposited in the range of 500 kV to 3000 kV. The second floating gate is to increase the coupling ratio, and when it is not necessary to increase the coupling ratio, the second floating gate forming process may be omitted. After forming the second floating gate as described above, the ONO layer 510 is deposited on the entire surface of the substrate.
다음, 도 4e에 도시된 바와 같이, 웨이퍼 전면에 폴리 실리콘(511)을 증착하고 패터닝하여 워드 라인(콘트롤 게이트)을 형성시키면서 동시에 워드 라인 방향(A-A' 방향)으로 패터닝하여 반도체 기판에 STI(Shallow Trench Isolation)를 형성한다. 상기 워드 라인 형성 공정을 통해 B-B' 방향으로 콘트롤 게이트, ONO층, 제2플로팅 게이트, 제1플로팅 게이트가 스택 게이트 형태로 되며 이렇게 형성된 각각의 스택 게이트가 STI에 의해 분리되어져 워드 라인 사이의 소자 분리 특성이 개선된다. 또한 D-D' 방향 경우 공통 소스와 공통 드레인이 형성되어 있는 영역 위에는 갭필 산화막이 형성되어 있어 워드 라인 형성 공정동안 공통 소오스와 공통 드레인을 보호하기 때문에 변화가 없으며 제1플로팅 게이트, 제2 플로팅 게이트 및 그 아래의 실리콘 기판만 선택적으로 식각이 되어 공통 소오스와 공통 드레인 영역 사이에 STI가 선택적으로 형성되게 된다. 따라서 상기 공정에서 형성된 STI가 공통 소오스와 공통 드레인을 물리적으로 분리시킴으로써 공통 소오스와 공통 드레인사이의 소자 분리 특성이 개선된다. 상기 워드 라인을 형성을 위해 증착하는 폴리실리콘은 도핑된 폴리를 사용할 수 있으며 도핑되지 않은 폴리를 증착한 후 이온 주입 공정을 통해 도핑시킬 수도 있다. 상기 워드 라인 형성을 위한 폴리실리콘의 증착두께는 1000 내지 4000Å의 범위에서 증착하는 것이 바람직하다. 상기 워드 라인공정을 진행한 후 형성된 워드 라인, 제1플로팅 게이트, 제2플로팅 게이트, STI에 산화막 형성 공정을 통해 산화막을 성장 내지는 증착시킬 수 있다.Next, as shown in FIG. 4E, polysilicon 511 is deposited on the entire surface of the wafer and patterned to form a word line (control gate) and simultaneously patterned in the word line direction (AA 'direction) to STI (Shallow) on the semiconductor substrate. Form Trench Isolation. Through the word line forming process, a control gate, an ONO layer, a second floating gate, and a first floating gate form a stack gate in a BB 'direction, and each stacked gate is separated by STI to separate devices between word lines. Properties are improved. Also, in the DD 'direction, a gap fill oxide film is formed on a region where a common source and a common drain are formed, thereby protecting the common source and the common drain during the word line forming process, and thus there is no change. The first floating gate, the second floating gate, and the Only the lower silicon substrate is selectively etched to selectively form an STI between the common source and the common drain region. Therefore, the STI formed in the process physically separates the common source and the common drain, thereby improving device isolation between the common source and the common drain. The polysilicon deposited to form the word line may use a doped poly and may be doped through an ion implantation process after depositing the undoped poly. The deposition thickness of the polysilicon for forming the word line is preferably deposited in the range of 1000 to 4000Å. An oxide film may be grown or deposited through an oxide film forming process on the word line, the first floating gate, the second floating gate, and the STI formed after the word line process.
다음, 도 4f에 도시된 바와 같이, 적층된 게이트의 측벽과 STI에 사이드월 스페이서(512)를 형성한 후 실리사이드 공정을 통해 콘트롤 게이트(워드 라인)에 선택적으로 실리사이드(513)를 형성한다. 상기 사이드월 스페이서 공정 대신 APCVD 공정이나 HDP 공정을 사용하여 스택 게이트 사이의 공극과 STI를 채우고 에치백 공정을 통해 갭필한 산화막을 평탄화시키면서 워드 라인 표면이 드러나게 한 후 실리 사이드 공정을 통해 드러난 워드 라인 표면에 선택적으로 실리사이드를 형성시킬 수도 있다. 이때 에치백 공정대신 CMP 공정을 사용할 수도 있다. 이후 상기 기판의 전면에 층간 절연막(514)을 형성한다. 이후 공정은 종래의 모스 트랜지스터 제조 공정과 동일한 공정을 사용하여 본 발명의 비트 콘택이 없는 노어 플래시 셀을 구현하게 된다.Next, as shown in FIG. 4F, the sidewall spacers 512 are formed on the sidewalls and the STIs of the stacked gates, and then the silicide 513 is selectively formed on the control gate (word line) through a silicide process. Instead of the sidewall spacer process, an APCVD process or an HDP process is used to fill the voids and STIs between the stack gates, and the word line surface is exposed while planarizing the gap-filled oxide film through the etch back process, and then the word line surface exposed through the silicide process. It is also possible to optionally form silicides. The CMP process may be used instead of the etch back process. Thereafter, an interlayer insulating film 514 is formed on the entire surface of the substrate. The process then implements the NOR flash cell without the bit contacts of the present invention using the same process as the conventional MOS transistor fabrication process.
상기와 같이 소자 분리막 공정을 따로 진행하지 않고 워드 라인 형성시 선택적으로 STI가 형성되도록 하여 워드 라인과 워드 라인 사이의 소자 분리 특성과 공통 소오스와 공통 드레인 사이의 소자 분리 특성을 보장함으로써 SAS 공정이나 SA-STI 공정을 사용하지 않고도 노어 플래시 셀이 차지하는 면적을 효과적으로 줄일 수 있다. 뿐만 아니라 본 발명의 경우 비트 콘택이 없는 노어 플래시 셀을 효과적으로 구현함으로써 난드 플래시 셀이 차지하는 면적만큼 줄일 수 있다. 또한 공통 소오스/드레인으로 사용되는 영역에 선택적으로 실리사이드를 형성시킴으로써 공통 소오스/드레인 저항을 효과적으로 감소시킬 수 있어 하나의 비트 라인에 연결할 수 있는 워드 라인수를 더욱 늘릴 수 있어 밀도를 더욱 증가시킬 수 있다.As described above, an STI is selectively formed when forming a word line without separately performing a device isolation process, thereby assuring device isolation between a word line and a word line and device isolation between a common source and a common drain. It can effectively reduce the area occupied by NOR flash cells without using the STI process. In addition, the present invention can effectively reduce the area occupied by the NAND flash cell by effectively implementing a NOR flash cell without bit contact. In addition, by selectively forming silicide in a region used as a common source / drain, the common source / drain resistance can be effectively reduced, thereby increasing the number of word lines that can be connected to one bit line, thereby further increasing the density. .
상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.It will be apparent that changes and modifications incorporating features of the invention will be readily apparent to those skilled in the art by the invention described in detail. It is intended that the scope of such modifications of the invention be within the scope of those of ordinary skill in the art including the features of the invention, and such modifications are considered to be within the scope of the claims of the invention.
따라서, 본 발명의 비휘발성 메모리 소자의 제조 방법은 소자 분리막 공정을 따로 진행하지 않고 워드 라인 형성시 선택적으로 STI가 형성되도록 하여 워드 라인과 워드 라인 사이의 소자 분리 특성과 공통 소오스와 공통 드레인 사이의 소자 분리 특성을 보장함으로써 SAS 공정이나 SA-STI 공정을 사용하지 않고도 노어 플래시 셀이 차지하는 면적을 효과적으로 줄일 수 있다. 뿐만 아니라 본 발명의 경우 비트 콘택이 없는 노어 플래시 셀을 효과적으로 구현함으로써 난드 플래시 셀이 차지하는 면적만큼 줄일 수 있다. 또한 공통 소오스와 공통 드레인 영역을 선택적으로 실리사이드를 형성시킬 수도 있어 공통 소오스와 공통 드레인의 저항값을 효과적으로 줄일 수 있어 부트 스트래핑(Boot-Strapping)을 위한 콘택 수를 줄일 수 있어 소자의 면적을 더욱 작게 만들 수 있는 효과가 있다.Therefore, the method of manufacturing a nonvolatile memory device of the present invention allows the STI to be selectively formed when forming a word line without separately performing a device isolation process, so that device isolation characteristics between a word line and a word line and between a common source and a common drain are maintained. By ensuring device isolation, NOR flash cells occupy less space without using SAS or SA-STI processes. In addition, the present invention can effectively reduce the area occupied by the NAND flash cell by effectively implementing a NOR flash cell without bit contact. In addition, silicide may be selectively formed in the common source and the common drain region, thereby effectively reducing the resistance values of the common source and the common drain, thereby reducing the number of contacts for bootstrapping, thereby reducing the device area. There is an effect that can be made.
Claims (8)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030101067A KR100593597B1 (en) | 2003-12-31 | 2003-12-31 | Manufacturing method of nonvolatile memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030101067A KR100593597B1 (en) | 2003-12-31 | 2003-12-31 | Manufacturing method of nonvolatile memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050070801A KR20050070801A (en) | 2005-07-07 |
| KR100593597B1 true KR100593597B1 (en) | 2006-06-28 |
Family
ID=37260831
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030101067A KR100593597B1 (en) | 2003-12-31 | 2003-12-31 | Manufacturing method of nonvolatile memory device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100593597B1 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100790822B1 (en) | 2006-08-07 | 2008-01-02 | 삼성전자주식회사 | Non volatic memory device and method manufacturing the same |
| KR100799721B1 (en) * | 2006-11-30 | 2008-02-01 | 삼성전자주식회사 | Non-volatile memory device, method for manufacturing the same and method for operating the same |
-
2003
- 2003-12-31 KR KR1020030101067A patent/KR100593597B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20050070801A (en) | 2005-07-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8143663B2 (en) | Non-volatile memory device having selection gates formed on the sidewalls of dielectric layers | |
| US7250654B2 (en) | Non-volatile memory device | |
| US7521318B2 (en) | Semiconductor device and method of manufacturing the same | |
| KR100454136B1 (en) | Non-volatile memory device to protect floating gate from charge loss and method for fabricating the same | |
| US6787419B2 (en) | Method of forming an embedded memory including forming three silicon or polysilicon layers | |
| US9780107B2 (en) | Methods of forming integrated circuit devices | |
| US7125771B2 (en) | Methods for fabricating nonvolatile memory device | |
| KR20070049731A (en) | Flash memory and manufacturing method thereof | |
| US7172939B1 (en) | Method and structure for fabricating non volatile memory arrays | |
| KR100620217B1 (en) | Method for fabricating of non-volatile memory device | |
| US8207560B2 (en) | Nonvolatile semiconductor memory device and method of fabricating the same | |
| KR100593597B1 (en) | Manufacturing method of nonvolatile memory device | |
| KR100526477B1 (en) | Method for fabricating of non-volatile memory device | |
| KR100594391B1 (en) | Method for fabricating of non-volatile memory device | |
| KR100604532B1 (en) | Method for fabricating of non-volatile memory device | |
| KR100602937B1 (en) | Method for fabricating of non-volatile memory device | |
| KR100602938B1 (en) | Method for fabricating of non-volatile memory device | |
| KR100608142B1 (en) | Method for fabricating non-volatile memory device | |
| KR100603251B1 (en) | Method for fabricating of non-volatile memory device | |
| KR20050069147A (en) | Method for fabricating of non-volatile memory device | |
| KR20230110363A (en) | Method of forming a semiconductor device having memory cells, high voltage devices and logic devices on a substrate |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120521 Year of fee payment: 7 |
|
| LAPS | Lapse due to unpaid annual fee |