KR20050069147A - Method for fabricating of non-volatile memory device - Google Patents
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Abstract
본 발명은 비휘발성 메모리 소자의 제조 방법에 관한 것으로 더욱 상세하게는 종래의 SAS 공정이나 SA-STI 공정을 사용하지 않고 최소의 면적(2F2)을 가지는 비휘발성 메모리 소자의 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a nonvolatile memory device, and more particularly, to a method of manufacturing a nonvolatile memory device having a minimum area (2F 2 ) without using a conventional SAS process or SA-STI process.
본 발명의 상기 목적은 비휘발성 메모리 소자의 제조방법에 있어서, 반도체 기판의 전면에 게이트 산화막, 제1콘트롤 게이트용 폴리실리콘, 버퍼 산화막 및 버퍼 질화막을 형성하는 단계; 상기 버퍼 질화막, 버퍼 산화막 및 제1콘트롤 게이트를 열 방향으로 패터닝하는 단계; 상기 제1콘트롤 게이트의 측벽에 사이드월 플로팅 게이트를 형성하는 단계; 상기 기판에 공통 소오스/드레인 영역을 형성하는 단계; 상기 기판을 행 방향으로 패터닝하여 워드 라인과 워드 라인 사이에 형성된 사이드월 플로팅 게이트를 제거하는 단계; 상기 기판에 절연막을 형성하고 평탄화하여 상기 제1콘트롤 게이트 사이를 갭필하는 단계; 상기 버퍼 질화막, 버퍼 산화막을 제거하는 단계; 상기 기판에 제2콘트롤 게이트용 폴리실리콘을 증착하는 단계; 워드 라인 방향으로 상기 제1콘트롤 게이트 및 제2콘트롤 게이트를 패터닝하여 스택 게이트를 형성하는 단계 및 상기 스택 게이트 측벽에 사이드월 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법에 의해 달성된다.According to another aspect of the present invention, there is provided a method of manufacturing a nonvolatile memory device, comprising: forming a gate oxide film, a polysilicon for a first control gate, a buffer oxide film, and a buffer nitride film on an entire surface of a semiconductor substrate; Patterning the buffer nitride film, the buffer oxide film, and the first control gate in a column direction; Forming a sidewall floating gate on sidewalls of the first control gate; Forming a common source / drain region in the substrate; Patterning the substrate in a row direction to remove sidewall floating gates formed between the word lines and the word lines; Forming an insulating film on the substrate and planarizing the gap between the first control gates; Removing the buffer nitride film and the buffer oxide film; Depositing polysilicon for a second control gate on the substrate; Forming a stack gate by patterning the first control gate and the second control gate in a word line direction, and forming sidewall spacers on the sidewalls of the stack gate. Is achieved by.
따라서, 본 발명의 비휘발성 메모리 소자의 제조방법은 STI 형성공정을 따로 진행하지 않고 P웰과 공통 소오스/드레인에 의해 자체적으로 소자 분리 영역이 형성되도록 하여 SAS 공정이나 SA-STI 공정을 사용하지 않고도 노어 플래시 셀이 차지하는 면적을 효과적으로 줄일 수 있을 뿐만 아니라 한 개의 트랜지스터로 2 비트를 구현할 수 있는 사이드월 플로팅 게이트를 효과적으로 구현할 수 있으며 비트 콘택을 개개의 유니트 셀마다 형성시킬 필요가 없어 셀이 차지하는 면적을 최소화 시킴으로써 종래의 비트 콘택을 가지는 노어 플래시 메모리 셀이 차지하는 면적을 67~81% 정도까지 감소시킬 수 있다. 또한 비트 콘택이 없는 2 비트 사이드월 플로팅 게이트 노어 플래시 셀을 효과적으로 구현함으로써 난드 플래시 셀이 차지하는 면적의 절반 수준까지 줄일 수 있다.Therefore, the method of manufacturing a nonvolatile memory device of the present invention does not proceed with the STI forming process separately, so that the device isolation region is formed by the P well and the common source / drain by itself, without using the SAS process or the SA-STI process. In addition to effectively reducing the area occupied by NOR flash cells, sidewall floating gates that can implement two bits with a single transistor can be effectively implemented, and the area occupied by the cells is not required because bit contacts need not be formed for each unit cell. By minimizing, the area occupied by NOR flash memory cells having conventional bit contacts can be reduced by about 67 to 81%. In addition, the effective implementation of a two-bit sidewall floating gate NOR flash cell with no bit contact can reduce the area occupied by the NAND flash cell by half.
Description
본 발명은 비휘발성 메모리 소자의 제조 방법에 관한 것으로 더욱 상세하게는 종래의 SAS(Self-Aligned Source) 공정이나 SA-STI(Self-Aligned STI) 공정을 사용하지 않고 최소의 면적(2F2)을 가지는 비휘발성 메모리 소자의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a nonvolatile memory device, and more particularly, to minimize the area (2F 2 ) without using a conventional Self-Aligned Source (SAS) process or a Self-Aligned STI (SA-STI) process. The present invention relates to a method of manufacturing a nonvolatile memory device.
일반적으로 반도체 메모리 장치는 크게 휘발성 메모리(volatile memory)와 비휘발성 메모리(non-volatile memory)로 구분된다. 휘발성 메모리의 대부분은 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory) 등의 RAM이 차지하고 있으며, 전원 인가시 데이타의 입력 및 보존이 가능하지만, 전원 제거시 데이타가 휘발되어 보존이 불가능한 특징을 가진다. 반면에, ROM(Read Only Memory)이 대부분을 차지하고 있는 비휘발성 메모리는 전원이 인가되지 않아도 데이타가 보존되는 특징을 가진다.In general, semiconductor memory devices are classified into volatile memory and non-volatile memory. Most of volatile memory is occupied by RAM such as DRAM (Dynamic Random Access Memory) and SRAM (Static Random Access Memory), and data can be input and stored when power is applied, but data cannot be saved because of volatilization when power is removed. Has On the other hand, nonvolatile memory, which is mostly occupied by ROM (Read Only Memory), is characterized in that data is preserved even when power is not applied.
현재, 공정기술 측면에서 비휘발성 메모리 장치는 플로팅 게이트(Floationg Gate) 계열과 두 종류 이상의 유전막이 2중 또는 3중으로 적층된 MIS(Metal Insulator Semiconductor) 계열로 구분된다.At present, in terms of process technology, a nonvolatile memory device is classified into a floating gate series and a metal insulator semiconductor (MIS) series in which two or more dielectric layers are stacked in two or three layers.
플로팅 게이트 계열의 메모리 장치는 전위 우물(potential well)을 이용하여 기억 특성을 구현하며, 현재 플래시 EEPROM(Electrically Erasable Programmable Read Only Memory)으로 가장 널리 응용되고 있는 단순 적층 구조의 ETOX(EPROM Tunnel Oxide) 구조와 하나의 셀에 두 개의 트랜지스터가 구비된 채널 분리(Split gate) 구조를 들 수 있다.Floating gate-type memory devices realize potential memory characteristics using potential wells, and are a simple stack-type EPROM (EPROM Tunnel Oxide) structure that is currently widely used as flash electrically erasable programmable read only memory (EEPROM). And a split gate structure in which one transistor includes two transistors.
반면에 MIS 계열은 유전막 벌크, 유전막-유전막 계면 및 유전막-반도체 계면에 존재하는 트랩(trap)을 이용하여 기억 기능을 수행한다. 현재 플래시 EEPROM으로 주로 응용되고 있는 MONOS/SONOS(Metal/Silicon ONO Semiconductor)구조가 대표적인 예이다.On the other hand, the MIS series performs a memory function by using traps present at the dielectric bulk, the dielectric film-dielectric film interface, and the dielectric film-semiconductor interface. A typical example is the MONOS / SONOS (Metal / Silicon ONO Semiconductor) structure, which is mainly used as a flash EEPROM.
종래 기술의 플래시 메모리 셀의 제조 방법을 도 1 에서 간략하게 설명하면, 소자 분리막(11)이 형성된 반도체 기판(10) 상부에 게이트 산화막(12)을 형성하고 그 위에 제 1 폴리실리콘층(13)을 형성하여 플로팅 게이트로 사용한다. 이 플로팅 게이트(13) 상부에 유전체층(15)과 제 2 폴리실리콘층(16)을 형성하여 이 제 2 폴리실리콘층(16)을 콘트롤 게이트로 사용한다. 이 콘트롤 게이트(16) 상부에 금속층(17)과 질화막(18)을 형성하고 셀 구조로 패터닝하여 플래시 메모리 셀을 형성한다.A method of manufacturing a flash memory cell of the prior art will be briefly described with reference to FIG. 1. The gate oxide film 12 is formed on the semiconductor substrate 10 on which the device isolation film 11 is formed, and the first polysilicon layer 13 is formed thereon. Is used as a floating gate. A dielectric layer 15 and a second polysilicon layer 16 are formed on the floating gate 13 to use the second polysilicon layer 16 as a control gate. The metal layer 17 and the nitride film 18 are formed on the control gate 16 and patterned in a cell structure to form a flash memory cell.
현재의 NOR 플래시 메모리 제조 공정경우 NOR 플래시 유니트 셀 면적을 최소로 만들기 위해 SAS 공정이나 SA-STI 공정을 주로 사용한다. 또한 SAS 공정이나 SA-STI 공정 또는 이 두가지 공정을 모두다 사용하는 경우에도 비트 콘택을 형성시켜야 하기 때문에 데이터 플래시 메모리에 주로 사용하는 NAND 플래시 셀의 최소 면적(4F2)만큼 줄일 수 없다. 뿐만 아니라 본 발명에서 사용할 2 비트 사이드월 플로팅 게이트 소자의 경우 소오스/드레인에 각각의 콘택을 형성시키고 각각의 비트 라인을 형성시켜야 하기 때문에 각각의 비트 라인 형성을 위해 추가적인 면적이 필요하기 때문에 면적을 최소화 시키기 위해서는 비트 콘택이 없는 셀 구조를 형성시켜야만 한다.In the current NOR flash memory manufacturing process, the SAS process or SA-STI process is mainly used to minimize the NOR flash unit cell area. In addition, even if the SAS process, the SA-STI process, or both processes are used, bit contact must be formed so that the minimum area (4F 2 ) of the NAND flash cell mainly used for data flash memory is not reduced. In addition, in the case of the 2-bit sidewall floating gate device to be used in the present invention, since each contact and source must be formed in the source / drain, an additional area is required to form each bit line, thereby minimizing the area. To do this, a cell structure without bit contact must be formed.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, SAS 공정이나 SA-STI 공정을 사용하지 않고 최소의 면적(2F2)을 가지는 노어 플래시 셀을 구현할 수 있는 비휘발성 메모리 소자의 제조방법을 제공함에 본 발명의 목적이 있다.Accordingly, the present invention is to solve the problems of the prior art as described above, and to provide a NOR flash cell having a minimum area (2F 2 ) without using a SAS process or SA-STI process. It is an object of the present invention to provide a manufacturing method.
본 발명의 상기 목적은 비휘발성 메모리 소자의 제조방법에 있어서, 반도체 기판의 전면에 게이트 산화막, 제1콘트롤 게이트용 폴리실리콘, 버퍼 산화막 및 버퍼 질화막을 형성하는 단계; 상기 버퍼 질화막, 버퍼 산화막 및 제1콘트롤 게이트를 열 방향으로 패터닝하는 단계; 상기 제1콘트롤 게이트의 측벽에 사이드월 플로팅 게이트를 형성하는 단계; 상기 기판에 공통 소오스/드레인 영역을 형성하는 단계; 상기 기판을 행 방향으로 패터닝하여 워드 라인과 워드 라인 사이에 형성된 사이드월 플로팅 게이트를 제거하는 단계; 상기 기판에 절연막을 형성하고 평탄화하여 상기 제1콘트롤 게이트 사이를 갭필하는 단계; 상기 버퍼 질화막, 버퍼 산화막을 제거하는 단계; 상기 기판에 제2콘트롤 게이트용 폴리실리콘을 증착하는 단계; 워드 라인 방향으로 상기 제1콘트롤 게이트 및 제2콘트롤 게이트를 패터닝하여 스택 게이트를 형성하는 단계 및 상기 스택 게이트 측벽에 사이드월 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법에 의해 달성된다.According to another aspect of the present invention, there is provided a method of manufacturing a nonvolatile memory device, comprising: forming a gate oxide film, a polysilicon for a first control gate, a buffer oxide film, and a buffer nitride film on an entire surface of a semiconductor substrate; Patterning the buffer nitride film, the buffer oxide film, and the first control gate in a column direction; Forming a sidewall floating gate on sidewalls of the first control gate; Forming a common source / drain region in the substrate; Patterning the substrate in a row direction to remove sidewall floating gates formed between the word lines and the word lines; Forming an insulating film on the substrate and planarizing the gap between the first control gates; Removing the buffer nitride film and the buffer oxide film; Depositing polysilicon for a second control gate on the substrate; Forming a stack gate by patterning the first control gate and the second control gate in a word line direction, and forming sidewall spacers on the sidewalls of the stack gate. Is achieved by.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.Details of the above object and technical configuration of the present invention and the effects thereof according to the present invention will be more clearly understood by the following detailed description with reference to the drawings showing preferred embodiments of the present invention.
도 2는 종래의 비트 콘택을 가지는 노어 플래시 유니트 셀의 면적과 본 발명의 제조 공정으로 구현하는 비트 콘택이 없는 2 비트 사이드월 플로팅 게이트 비휘발성 메모리 소자의 유니트 셀의 면적을 비교한 도면이다.2 is a view comparing the area of a NOR flash unit cell having a conventional bit contact with the area of a unit cell of a 2-bit sidewall floating gate nonvolatile memory device having no bit contact implemented by the manufacturing process of the present invention.
a는 SAS 공정과 SA-STI 공정을 모두 사용하지 않을 경우 비트 콘택을 가지는 노어 플래시 유니트 셀의 면적을 나타낸 것으로 대략 10.5F2만큼의 면적을 차지한다.a shows the area of the NOR flash unit cell with bit contact when neither SAS process nor SA-STI process is used, and occupies approximately 10.5F 2 .
b는 SAS 공정은 사용하고 SA-STI 공정은 사용하지 않을 경우 비트 콘택을 가지는 노어 플래시 유니트 셀의 면적을 나타낸 것으로 대략 9F2만큼의 면적을 차지하게 된다. 따라서 SAS 공정을 사용함으로써 2a에 비해 대략 15% 정도의 셀 면적을 줄일 수 있다.b represents the area of the NOR flash unit cell with bit contact when the SAS process is used but the SA-STI process is not used, and occupies approximately 9F 2 . Therefore, using the SAS process reduces the cell area by approximately 15% compared to 2a.
c는 SAS 공정과 SA-STI 공정을 모두 사용하는 경우 비트 콘택을 가지는 노어 플래시 유니트 셀의 면적을 나타낸 것으로 대략 6F2만큼의 면적을 차지하게 된다. 따라서 SAS 공정과 SA-STI 공정 모두를 사용함으로써 2a에 비해 대략 43% 정도의 셀 면적을 줄일 수 있으며 2b에 비해 대략 33% 정도의 셀 면적을 줄일 수 있다.c represents the area of the NOR flash unit cell having a bit contact when the SAS process and the SA-STI process are used, and occupies approximately 6F 2 . Therefore, by using both SAS and SA-STI processes, the cell area can be reduced by about 43% compared to 2a and by about 33% compared to 2b.
d는 본 발명에 의한 비트 콘택이 없는 2 비트 사이드월 플로팅 게이트 노어 플래시 유니트 셀의 면적을 나타낸 것으로 대략 2F2만큼의 면적을 차지하게 된다. 이는 종래의 SA-STI 공정을 사용하는 난드 플래시 유니트 셀의 절반 수준이며 3a에 비해 대략 81% 정도의 셀 면적을 줄일 수 있으며 3b에 비해 대략 78% 정도의 셀 면적을 줄일 수 있고 3c에 비해 대략 67% 정도의 셀 면적을 줄일 수 있다.d represents the area of a 2-bit sidewall floating gate NOR flash unit cell without bit contact according to the present invention, and occupies an area of approximately 2F 2 . This is about half the number of NAND flash unit cells using the conventional SA-STI process and can reduce cell area by approximately 81% compared to 3a, cell area by 78% compared to 3b, and roughly compared to 3c. The cell area can be reduced by 67%.
도 3은 본 발명에 의한 비휘발성 메모리 소자의 셀 어레이 레이아웃을 나타낸 도면이다. 도 3의 A-A', B-B', C-C' 방향의 단면도를 이하 도 4에서 공정순서에 따라 설명한다.3 illustrates a cell array layout of a nonvolatile memory device according to the present invention. Sectional views of A-A ', B-B', and C-C 'directions of FIG. 3 will be described according to the process sequence in FIG.
도 4a 내지 도 4h는 본 발명에 따른 비휘발성 메모리 소자의 제조방법의 공정단면도이다.4A to 4H are cross-sectional views illustrating a method of manufacturing a nonvolatile memory device according to the present invention.
먼저, 도 4a에 도시된 바와 같이, P형 반도체 기판(501)의 전면에 이온 주입 공정으로 딥 N웰(502)과 P웰(503)을 각각 형성시킨다. 이때 P웰을 형성시 문턱 전압 조정과 Punch-Through 방지를 위한 이온 주입을 함께 실시한다. 이어 상기 기판의 상부에 게이트 산화막(504)을 10Å~200Å 범위에서 성장시키고 상기 게이트 산화막의 상부에 제1콘트롤 게이트(505), 버퍼 산화막(506), 버퍼 질화막(507)을 차례로 증착시킨다. 상기 제1콘트롤 게이트는 도핑된 폴리를 사용할 수도 있고 도핑되지 않은 폴리를 증착한 후 이온 주입공정을 통해 도핑 시킬 수도 있다. 상기 제1콘트롤 게이트의 증착두께는 500 내지 4000Å 범위에서 증착하는 것이 바람직하다. 상기 버퍼 산화막은 100 내지 200Å 범위에서 증착하는 것이 바람직하다. 상기 버퍼 질화막은 100 내지 2000Å 범위에서 증착하는 것이 바람직하다.First, as shown in FIG. 4A, a deep N well 502 and a P well 503 are formed on an entire surface of the P-type semiconductor substrate 501 by an ion implantation process. At this time, when forming the P well, threshold voltage adjustment and ion implantation for preventing punch-through are performed together. Subsequently, the gate oxide film 504 is grown on the substrate in the range of 10 to 200 microseconds, and the first control gate 505, the buffer oxide film 506, and the buffer nitride film 507 are sequentially deposited on the gate oxide film. The first control gate may use a doped poly or may be doped through an ion implantation process after depositing the undoped poly. The deposition thickness of the first control gate is preferably deposited in the range of 500 to 4000Å. The buffer oxide film is preferably deposited in the range of 100 to 200 Pa. The buffer nitride film is preferably deposited in the range of 100 to 2000 Pa.
다음, 도 4b에 도시된 바와 같이, B-B' 방향으로 상기 버퍼 산화막, 제1콘트롤 게이트를 패터닝한다.Next, as shown in FIG. 4B, the buffer oxide film and the first control gate are patterned in the direction B-B ′.
다음, 도 4c에 도시된 바와 같이, 오픈된 영역의 게이트 산화막을 제거한 후 다시 산화막 성장공정을 통해 오픈된 실리콘 기판위에 터널 산화막(508)을 성장시킨다. 상기 터널 산화막 성장시 제1콘트롤 게이트 측면에는 커플링 산화막이 동시에 성장된다. 다음 반도체 기판의 전면에 사이드월 플로팅 게이트 형성을 위한 폴리실리콘을 증착한 후 블랭킷 식각을 통해 제1콘트롤 게이트 측면에 사이드월 플로팅 게이트(509)를 형성시킨다. 상기 사이드월 플로팅 게이트를 형성시킬 때 과잉 식각를 다소 많이 실시하여 사이드월 플로팅 게이트의의 최상단을 제1콘트롤 게이트의 최상단보다 낮게 형성시켜 이후 제2콘트롤 게이트 증착시 사이트월 플로팅 게이트와 단락이 발생하지 않도록 한다. 상기 사이드월 플로팅 게이트를 형성하기 위해 증착하는 폴리실리콘의 증착두께는 100 내지 1500Å 범위에서 증착하는 것이 바람직하다. 블랭킷 식각을 통해 사이드월 플로팅 게이트를 형성시킨 후 산화막 성장 공정을 진행하여 형성된 사이드월 플로팅 게이트에 산화막을 성장시키거나 CVD공정을 진행하여 산화막을 증착시킬 수도 있다. 이어, 제1콘트롤 게이트와 사이드월 플로팅 게이트를 마스크 이온주입 공정을 실시하여 공통 소오스/드레인 영역(510)을 형성한다.Next, as shown in FIG. 4C, the tunnel oxide film 508 is grown on the open silicon substrate through the oxide film growth process after removing the gate oxide film of the open region. When the tunnel oxide layer is grown, a coupling oxide layer is simultaneously grown on the side of the first control gate. Next, after depositing polysilicon for forming the sidewall floating gate on the front surface of the semiconductor substrate, the sidewall floating gate 509 is formed on the side of the first control gate through blanket etching. When the sidewall floating gate is formed, an excessive amount of excess etching is performed to form the uppermost end of the sidewall floating gate lower than the uppermost end of the first control gate so that a short circuit with the sitewall floating gate does not occur when the second control gate is deposited. do. The deposition thickness of the polysilicon deposited to form the sidewall floating gate is preferably deposited in the range of 100 to 1500 kPa. After forming the sidewall floating gate through blanket etching, an oxide film may be grown on the sidewall floating gate formed by performing an oxide film growth process, or a CVD process may be performed to deposit an oxide film. Subsequently, a mask ion implantation process is performed on the first control gate and the sidewall floating gate to form a common source / drain region 510.
다음, 도 4d에 도시된 바와 같이, 워드 라인 방향으로 패터닝하여 워드 라인과 워드 라인 사이에 형성된 사이드월 플로팅 게이트를 모두 제거한다. 이때 식각공정은 습식 식각 또는 건식 식각을 사용할 수 있다. 워드 라인과 워드 라인 사이에 형성된 사이드월 플로팅 게이트를 제거하기 전에 이온 주입 공정을 사용하여 공통 소오스/드레인 영역을 형성시키는 것으로 하였는데 만약 공통 소오스/드레인 영역의 저항을 더욱 감소시키고 싶으면 워드 라인과 워드 라인사이에 형성된 사이드월 플로팅 게이트를 모두 제거한 후 이온 주입 공정을 통해 공통 소오스/드레인 영역을 형성시켜 공통 소오스/드레인 영역을 줄일 수도 있다.Next, as shown in FIG. 4D, the sidewall floating gate formed between the word line and the word line is removed by patterning in the word line direction. In this case, the etching process may use wet etching or dry etching. Before removing the sidewall floating gate formed between the word line and the word line, an ion implantation process is used to form a common source / drain region. If the resistance of the common source / drain region is further reduced, the word line and the word line After removing all of the sidewall floating gates formed therebetween, a common source / drain region may be formed through an ion implantation process to reduce the common source / drain region.
다음, 도 4e에 도시된 바와 같이, APCVD(Atmospheric Pressure Chemical Vapour Deposition) 공정이나 HDP-CVD(High Density Plasma Chemical Vapour Deposition) 공정을 사용하여 제1콘트롤 게이트 사이에 공극을 채우며 에치백(Etch Back) 공정을 통해 갭필(Gap Fill)한 산화막(511)을 평탄화시키면서 버퍼 질화막 중간 정도까지 리세스시킨다. 이때 에치백 공정대신 CMP(Chemical Mechanical Polishing) 공정을 사용할 수 있다.Next, as shown in FIG. 4E, etching is performed by filling voids between the first control gates using an Atmospheric Pressure Chemical Vapor Deposition (APCVD) process or a High Density Plasma Chemical Vapor Deposition (HDP-CVD) process. Through the process, the gap-filled oxide film 511 is planarized and recessed to the middle of the buffer nitride film. In this case, a chemical mechanical polishing (CMP) process may be used instead of the etch back process.
다음, 도 4f에 도시된 바와 같이, 제1콘트롤 게이트에 형성된 버퍼 질화막과 산화막을 습식 식각 과정을 통해 제거한 후 제2콘트롤 게이트(512)를 형성시키기 위해 웨이퍼 전면에 폴리실리콘을 증착한다. 상기 제2콘트롤 게이트는 도핑된 폴리를 사용할 수도 있고 도핑되지 않은 폴리를 증착한 후 이온 주입공정을 통해 도핑 시킬 수도 있다. 상기 제1콘트롤 게이트의 증착두께는 500 내지 3000Å 범위에서 증착하는 것이 바람직하다. Next, as shown in FIG. 4F, polysilicon is deposited on the entire surface of the wafer to form the second control gate 512 after removing the buffer nitride layer and the oxide layer formed in the first control gate through a wet etching process. The second control gate may use a doped poly or may be doped through an ion implantation process after depositing the undoped poly. The deposition thickness of the first control gate is preferably deposited in the range of 500 to 3000Å.
다음, 도 4g 도시된 바와 같이, 워드 라인 방향으로 패터닝한다. 워드 라인 방향으로 제2콘트롤 게이트 및 제1콘트롤 게이트를 식각하여 제1콘트롤 게이트와 제2콘트롤 게이트가 적층되어 있는 스택 게이트 형태를 만든다. 상기 제2콘트롤 게이트는 이전 공정에서 제각기 형성된 제1콘트롤 게이트를 워드 라인 방향으로 서로 연결시키는 역할을 한다. 워드 라인 방향으로 패터닝한 후 산화막 성장 공정을 추가로 진행할 수도 있다. 상기와 같이 워드 라인 방양으로 제2콘트롤 게이트를 형성후 제1콘트롤 게이트 측면에서 기판으로 형성되는 기생 트랜지스터나 필드 트랜지스터의 문턱전압을 증가 시킬 목적으로 기판에 이온주입 공정을 진행할 수도 있다.Next, as shown in FIG. 4G, patterning is performed in the word line direction. The second control gate and the first control gate are etched in the word line direction to form a stack gate in which the first control gate and the second control gate are stacked. The second control gate serves to connect the first control gates formed in the previous process to each other in the word line direction. After patterning in the word line direction, the oxide film growth process may be further performed. As described above, after forming the second control gate in the form of a word line, an ion implantation process may be performed on the substrate for the purpose of increasing the threshold voltage of the parasitic transistor or the field transistor formed as the substrate on the side of the first control gate.
다음, 도 4h 도시된 바와 같이, 기판의 전면에 사이드월 스페이서 형성을 위한 절연막을 증착한 후 블랭킷 식각을 통해 사이드월 스페이서(514)를 형성한 후 실리사이드 공정을 통해 제2콘트롤 게이트(워드 라인)에 선택적으로 실리사이드(513)를 형성시킨다. 상기 사이드월 스페이서 형성을 위해 증착하는 절연막은 산화막이 바람직하며 질화막도 증착시킬 수 있다. 상기 사이드월 스페이서 공정대신 APCVD 공정이나 HDP 공정을 사용하여 스택 게이트 사이의 공극을 채우고 에치백 공정을 통해 갭필한 산화막을 평탄화시키면서 워드 라인 표면이 드러나게 한 후 실리사이드 공정을 통해 드러난 워드 라인 표면에 선택적으로 실리사이드를 형성시킬 수도 있다. 이후 공정은 종래의 모스 트랜지스터 제조 공정과 동일한 공정을 사용하여 본 발명의 비휘발성 메모리 소자를 제조한다.Next, as shown in Figure 4h, after depositing an insulating film for forming the sidewall spacer on the front surface of the substrate to form a sidewall spacer 514 through the blanket etching, the second control gate (word line) through the silicide process Silicide 513 is optionally formed. The insulating film deposited to form the sidewall spacer is preferably an oxide film, and may also deposit a nitride film. Instead of the sidewall spacer process, the word line surface is exposed while filling the voids between the stack gates using the APCVD process or the HDP process and planarizing the gap-filled oxide film through the etch back process, and then selectively on the word line surface exposed through the silicide process. Silicides may also be formed. Subsequently, the nonvolatile memory device of the present invention is manufactured using the same process as the conventional MOS transistor fabrication process.
상기와 같이 STI 형성공정을 따로 진행하지 않고 P웰과 공통 소오스/드레인에 의해 자체적으로 소자 분리 영역이 형성되도록 하여 SAS 공정이나 SA-STI 공정을 사용하지 않고도 노어 플래시 셀이 차지하는 면적을 효과적으로 줄일 수 있을 뿐만 아니라 한 개의 트랜지스터로 2 비트를 구현할 수 있는 사이드월 플로팅 게이트를 효과적으로 구현할 수 있으며 비트 콘택을 개개의 유니트 셀마다 형성시킬 필요가 없어 셀이 차지하는 면적을 최소화 시킴으로써 종래의 비트 콘택을 가지는 노어 플래시 메모리 셀이 차지하는 면적을 67~81% 정도까지 감소시킬 수 있다. 또한 비트 콘택이 없는 2 비트 사이드월 플로팅 게이트 노어 플래시 셀을 효과적으로 구현함으로써 난드 플래시 셀이 차지하는 면적의 절반 수준까지 줄일 수 있다. As described above, the device isolation region is formed by the P well and the common source / drain without the STI forming process, so that the area occupied by the NOR flash cell can be effectively reduced without using the SAS process or the SA-STI process. In addition, it is possible to effectively implement a sidewall floating gate that can implement 2 bits with one transistor, and it is not necessary to form bit contacts for each unit cell, thereby minimizing the area occupied by the cell. The area occupied by memory cells can be reduced by about 67 to 81%. In addition, the effective implementation of a two-bit sidewall floating gate NOR flash cell with no bit contact can reduce the area occupied by the NAND flash cell by half.
상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.It will be apparent that changes and modifications incorporating features of the invention will be readily apparent to those skilled in the art by the invention described in detail. It is intended that the scope of such modifications of the invention be within the scope of those of ordinary skill in the art including the features of the invention, and such modifications are considered to be within the scope of the claims of the invention.
따라서, 본 발명의 비휘발성 메모리 소자의 제조방법은 STI 형성공정을 따로 진행하지 않고 P웰과 공통 소오스/드레인에 의해 자체적으로 소자 분리 영역이 형성되도록 하여 SAS 공정이나 SA-STI 공정을 사용하지 않고도 노어 플래시 셀이 차지하는 면적을 효과적으로 줄일 수 있을 뿐만 아니라 한 개의 트랜지스터로 2 비트를 구현할 수 있는 사이드월 플로팅 게이트를 효과적으로 구현할 수 있으며 비트 콘택을 개개의 유니트 셀마다 형성시킬 필요가 없어 셀이 차지하는 면적을 최소화 시킴으로써 종래의 비트 콘택을 가지는 노어 플래시 메모리 셀이 차지하는 면적을 67~81% 정도까지 감소시킬 수 있다. 또한 비트 콘택이 없는 2 비트 사이드월 플로팅 게이트 노어 플래시 셀을 효과적으로 구현함으로써 난드 플래시 셀이 차지하는 면적의 절반 수준까지 줄일 수 있다.Therefore, the method of manufacturing a nonvolatile memory device of the present invention does not proceed with the STI forming process separately, so that the device isolation region is formed by the P well and the common source / drain by itself, without using the SAS process or the SA-STI process. In addition to effectively reducing the area occupied by NOR flash cells, sidewall floating gates that can implement two bits with a single transistor can be effectively implemented, and the area occupied by the cells is not required because bit contacts need not be formed for each unit cell. By minimizing, the area occupied by NOR flash memory cells having conventional bit contacts can be reduced by about 67 to 81%. In addition, the effective implementation of a two-bit sidewall floating gate NOR flash cell with no bit contact can reduce the area occupied by the NAND flash cell by half.
도 1은 종래 기술에 의한 플래시 메모리 셀의 단면도.1 is a cross-sectional view of a flash memory cell according to the prior art.
도 2는 종래의 노어 플래시 유니트 셀의 면적과 본 발명의 비휘발성 메모리 소자의 유니트 셀의 면적을 비교한 도면.2 is a view comparing the area of a conventional NOR flash unit cell with the area of a unit cell of a nonvolatile memory device of the present invention.
도 3은 본 발명에 의한 비휘발성 메모리 소자의 셀 어레이 레이아웃3 is a cell array layout of a nonvolatile memory device according to the present invention.
도 4a 내지 도 4h는 본 발명에 따른 비휘발성 메모리 소자의 제조방법의 공정단면도.4A to 4H are cross-sectional views of a method of manufacturing a nonvolatile memory device in accordance with the present invention.
Claims (8)
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2003
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Cited By (2)
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| CN111883535B (en) * | 2020-08-06 | 2023-11-07 | 上海华力微电子有限公司 | Semiconductor device and manufacturing method thereof |
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