KR100485486B1 - Flash memory cell structure and method for manufacturing thereof - Google Patents
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Abstract
본 발명은 플래시 메모리 셀의 구조 및 그 제조 방법에 관한 것으로, 특히 본 발명의 제조 방법은 반도체 기판에 일정 간격으로 배치된 소자 분리막을 형성하는 단계와, 반도체 기판 상부에 플래시 메모리의 플로팅 게이트를 소자 분리막에 대해 교차되도록 형성하는 단계와, 소자 분리막을 패터닝하여 플로팅 게이트 사이의 기판 영역을 노출시키는 단계와, 플로팅 게이트 사이의 기판 내에 2개의 셀이 서로 공유하는 매몰된 불순물 확산층을 형성하고 매몰된 불순물 확산층 표면에 실리사이드를 형성하는 단계와, 플로팅 게이트 상측면에 게이트간 절연막을 형성하는 단계와, 플로팅 게이트에 교차되게 일정 간격으로 배치된 컨트롤 게이트를 형성하는 단계를 포함한다. 따라서 본 발명은 가상 접지용 플래시 메모리 셀의 매몰된 불순물 확산층에 실리사이드를 형성함으로써 표면 저항을 낮춰 셀 어레이 내부에 콘택 전극이 없는 셀 구조의 전기적 특성을 향상시킬 수 있다.The present invention relates to a structure of a flash memory cell and a method of manufacturing the same. In particular, the manufacturing method of the present invention comprises the steps of forming an isolation layer disposed on a semiconductor substrate at regular intervals, and forming a floating gate of the flash memory on the semiconductor substrate. Forming intersecting the separator, patterning the device separator to expose the substrate region between the floating gates, and forming a buried impurity diffusion layer in which the two cells share each other in the substrate between the floating gates and buried impurities Forming a silicide on the surface of the diffusion layer, forming an inter-gate insulating film on an upper surface of the floating gate, and forming control gates disposed at regular intervals to intersect the floating gate. Therefore, the present invention can reduce the surface resistance by forming silicide in the buried impurity diffusion layer of the virtual ground flash memory cell, thereby improving the electrical characteristics of the cell structure without contact electrodes in the cell array.
Description
본 발명은 비휘발성 메모리인 플래시 메모리 셀의 구조 및 그 제조 방법에 관한 것으로서, 특히 셀 어레이의 면적을 줄일 수 있는 플래시 메모리 셀의 구조 및 그 제조 방법에 관한 것이다. The present invention relates to a structure of a flash memory cell which is a nonvolatile memory and a method of manufacturing the same, and more particularly, to a structure of a flash memory cell capable of reducing the area of a cell array and a method of manufacturing the same.
일반적으로 비휘발성 메모리는 전원이 중단되어도 저장된 데이터가 손실되지 않는 장점을 가지고 있어 PC Bios용, Set-top Box, 프린터 및 네트워크 서버 등의 데이터 저장용으로 많이 사용되고 있으며 최근에는 디지털 카메라와 휴대폰 등에서도 많이 이용되고 있는 실정이다.In general, non-volatile memory has the advantage that the stored data is not lost even if the power is interrupted, so it is widely used for data storage of PC Bios, set-top box, printer, and network server. It is used a lot.
이러한 비휘발성 메모리 중에서도 전기적으로 메모리 셀의 데이터를 일괄적으로 또는 섹터 단위로 소거하는 기능을 가지고 있는 EEPROM(Electrically Erasable Programmable Read-Only Memory)형 플래시 메모리장치는 프로그램시 드레인 측에 채널 열 전자(channel hot electron)를 형성시켜 전자를 플로팅 게이트(floating gate)에 축적함으로써 셀 트랜지스터의 문턱 전압을 증가시킨다. 반면에, 플래시 메모리장치의 소거 동작은 소오스/기판과 플로팅 게이트간에 고전압을 발생시켜 플로팅 게이트에 축적된 전자를 방출함으로써 셀 트랜지스터의 문턱 전압을 낮춘다.Among such nonvolatile memories, an electrically erasable programmable read-only memory (EEPROM) type flash memory device that has a function of electrically erasing data of memory cells in a batch or sector-by-sector is a channel column electronic device on a drain side during programming. The threshold voltage of the cell transistor is increased by forming hot electrons to accumulate electrons in the floating gate. On the other hand, the erase operation of the flash memory device lowers the threshold voltage of the cell transistor by generating a high voltage between the source / substrate and the floating gate to release electrons accumulated in the floating gate.
한편 EEPROM형 플래시 메모리장치의 대표적인 셀 구조로는 단순 적층(stack) 구조의 ETOX 셀과 1셀당 2개 트랜지스터로 이루어진 스플리트 게이트(splite gate)형 셀을 들 수 있다. 상기 ETOX 셀 구조는 게이트를 구성하는 전하 저장용 플로팅 게이트(floating gate) 및 구동 전원이 인가되는 컨트롤 게이트(control gate)가 적층된 구조인데 반하여, 스플리트 게이트형 셀 구조는 선택 트랜지스터와 셀 트랜지스터 2개를 하나의 컨트롤 게이트를 이용하여 컨트롤 게이트의 일부가 플로팅 게이트와 오버랩(overlap)되고 컨트롤 게이트의 다른 부분이 기판 표면에 수평으로 배치된 구조이다.A typical cell structure of an EEPROM type flash memory device is a ETOX cell having a simple stack structure and a split gate type cell composed of two transistors per cell. The ETOX cell structure is a structure in which a floating gate constituting a gate and a control gate to which a driving power is applied are stacked, whereas the split gate cell structure includes a selection transistor and a cell transistor 2. Using a dog with one control gate, a portion of the control gate overlaps the floating gate and another portion of the control gate is disposed horizontally on the substrate surface.
그런데, ETOX 셀 구조는 비트라인(bit line)을 따라서 드레인 콘택(drain contact)을 형성해야하기 때문에 유효 셀 크기가 매우 커지는 단점이 있으며 디바이스 측면에서는 과잉 소거에 의한 셀의 오동작 가능성을 제어해야 하고 프로그래밍시 간섭(disturbance) 현상을 조절해야 하는 문제점이 있다.However, the ETOX cell structure has a disadvantage in that the effective cell size becomes very large because a drain contact must be formed along a bit line, and in terms of the device, it is necessary to control the possibility of cell malfunction due to over erase and programming. There is a problem in that a distance interference phenomenon needs to be adjusted.
또한 스플리트 게이트형 셀 구조는 셀당 추가적인 선택 트랜지스터의 추가로 인하여 단위 셀 크기가 커지고 선택 트랜지스터와 셀 트랜지스터의 각 채널을 각각의 게이트와 셀프 얼라인(self-align)시켜야 하기 때문에 이러한 공정 능력을 감안한 마진 확보로 인한 셀 크기가 증가된다.In addition, the split gate type cell structure allows for this process capability because the unit cell size is increased due to the addition of additional select transistors per cell, and each channel of the select transistor and the cell transistor must be self-aligned with each gate. Cell size increases due to margin.
이러한 플래시 메모리 셀 구조의 문제를 보상하기 위하여 가상 접지(virtual ground) 구조를 채택한 스플리트 게이트 셀 구조가 제안되었다. 일반적으로 플래시 메모리 셀 어레이의 워드 라인과 비트 라인은 서로 교차(cross)되어야 하는데, 워드 라인에 의해서 비트 라인을 형성하는 공정으로는 워드 라인과 비트 라인이 같은 방향으로 배치된다. 이러한 교차 방향을 만들기 위해서는 게이트 제조 공정이전에 불순물 확산층을 반도체 기판내에 매몰(burried)시키고 이를 컨택전극으로 연결하지 않고(contactless) 가상 접지된 비트 라인 또는 소오스 라인으로 사용하였다.In order to compensate for such a problem of the flash memory cell structure, a split gate cell structure using a virtual ground structure has been proposed. In general, word lines and bit lines of a flash memory cell array must cross each other. In a process of forming bit lines by word lines, word lines and bit lines are arranged in the same direction. In order to create such a cross direction, an impurity diffusion layer was buried in a semiconductor substrate prior to the gate fabrication process and used as a virtual grounded bit line or source line without contacting it with a contact electrode.
도 1은 종래 기술에 의한 플래시 메모리 셀의 레이아웃도이고, 도 2는 도 1의 A-A' 선에 의해 절단된 셀의 수직 단면도이다.1 is a layout diagram of a flash memory cell according to the prior art, and FIG. 2 is a vertical cross-sectional view of a cell cut by the line AA ′ of FIG. 1.
이들 도면을 참조하면, 종래 가상 접지 어레이 구조의 플래시 메모리 셀은 다음과 같은 구조로 이루어진다. 반도체 기판(10)의 표면에 일정 간격으로 소자 분리막(12)이 배치되어 있고 그 하부에 매립된 불순물 확산층(18)이 형성되어 가상 접지 어레이를 이루는 비트 라인 또는 소오스 라인으로 사용된다. 매립된 불순물 확산층(18) 사이의 채널 영역 상에 터널 산화막(14) 및 플로팅 게이트(16)가 적층되어 있으며 플로팅 게이트(16) 및 기판 표면을 덮으며 게이트간 절연막(20)이 형성되어 있으며 그 위에 워드 라인에 접하는 컨트롤 게이트(22)가 형성되어 있다. 설명에 미도시된 도면 부호 24는 선택 트랜지스터의 게이트 부분이다. Referring to these figures, a flash memory cell of a conventional virtual ground array structure has the following structure. The device isolation layer 12 is disposed on the surface of the semiconductor substrate 10 at regular intervals, and an impurity diffusion layer 18 embedded therein is formed to be used as a bit line or a source line to form a virtual ground array. The tunnel oxide film 14 and the floating gate 16 are stacked on the channel region between the buried impurity diffusion layers 18, and the inter-gate insulating film 20 is formed to cover the floating gate 16 and the substrate surface. The control gate 22 in contact with the word line is formed thereon. Reference numeral 24 not shown in the description is a gate portion of the selection transistor.
그러므로 메모리 셀의 디자인 룰에 따라 워드 라인의 컨트롤 게이트(22)와 비트 라인/소오스 라인으로 사용되는 매몰된 불순물 확산층(18)은 교차 배치되게 된다. Therefore, according to the design rule of the memory cell, the control gate 22 of the word line and the buried impurity diffusion layer 18 used as the bit line / source line are arranged to cross each other.
이와 같이 종래 기술에 의한 가상 접지 어레이 구조의 플래시 메모리 셀은 매몰된 불순물 확산층을 형성한 후에 플로팅 게이트 및 컨트롤 게이트를 형성하기 때문에 실리사이드 형성이 불가능하여 높은 표면 저항으로 인해 칩 내의 셀 균일도가 떨어지는 문제점이 있었다. As described above, the flash memory cell of the virtual ground array structure according to the prior art forms a floating gate and a control gate after the buried impurity diffusion layer is formed, so that silicide cannot be formed. there was.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 플래시 메모리 ETOX 셀의 매몰된 불순물 확산층에 실리사이드를 형성하여 표면 저항이 낮은 가상 접지 구조의 셀 어레이를 제조할 수 있는 플래시 메모리 셀의 구조 및 그 제조 방법을 제공하는데 있다.Disclosure of Invention An object of the present invention is to provide a structure of a flash memory cell capable of fabricating a cell array having a virtual ground structure with low surface resistance by forming silicide in a buried impurity diffusion layer of a flash memory ETOX cell to solve the problems of the prior art. And a method for producing the same.
상기 목적을 달성하기 위하여 본 발명은 반도체 기판내에 매몰된 불순물 확산층을 비트 라인 또는 소오스 라인으로 사용하는 플래시 메모리의 ETOX 셀에 있어서, 반도체 기판에 일정 간격으로 배치되며 플래시 메모리의 플로팅 게이트 사이의 영역을 노출시킨 소자 분리막과, 반도체 기판 상부에 소자 분리막에 대해 교차되도록 배치된 플로팅 게이트와, 플로팅 게이트 사이의 기판 내에 2개의 셀이 서로 공유하도록 형성된 매몰된 불순물 확산층과, 매몰된 불순물 확산층 표면에 형성된 실리사이드와, 플로팅 게이트 상측면에 형성된 게이트간 절연막과, 플로팅 게이트에 교차되게 일정 간격으로 배치된 컨트롤 게이트를 구비하는 것을 특징으로 한다.In order to achieve the above object, the present invention provides an ETOX cell of a flash memory using an impurity diffusion layer buried in a semiconductor substrate as a bit line or a source line, wherein the regions between the floating gates of the flash memory are disposed at regular intervals. An exposed device isolation layer, a floating gate disposed on the semiconductor substrate so as to intersect with the device isolation film, a buried impurity diffusion layer formed so as to share two cells in the substrate between the floating gates, and a silicide formed on the surface of the buried impurity diffusion layer And an inter-gate insulating film formed on the upper surface of the floating gate and control gates arranged at regular intervals to intersect the floating gate.
상기 목적을 달성하기 위하여 본 발명은 반도체 기판내에 매몰된 불순물 확산층을 비트 라인 또는 소오스 라인으로 사용하는 플래시 메모리의 ETOX 셀 제조 방법에 있어서, 반도체 기판에 일정 간격으로 배치된 소자 분리막을 형성하는 단계와, 반도체 기판 상부에 플래시 메모리의 플로팅 게이트를 소자 분리막에 대해 교차되도록 형성하는 단계와, 소자 분리막을 패터닝하여 플로팅 게이트 사이의 기판 영역을 노출시키는 단계와, 플로팅 게이트 사이의 기판 내에 2개의 셀이 서로 공유하는 매몰된 불순물 확산층을 형성하고 매몰된 불순물 확산층 표면에 실리사이드를 형성하는 단계와, 플로팅 게이트 상측면에 게이트간 절연막을 형성하는 단계와, 플로팅 게이트에 교차되게 일정 간격으로 배치된 컨트롤 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above object, the present invention provides a method of manufacturing an ETOX cell of a flash memory using an impurity diffusion layer buried in a semiconductor substrate as a bit line or a source line, the method comprising: forming an isolation layer disposed at a predetermined interval on a semiconductor substrate; Forming a floating gate of a flash memory on the semiconductor substrate so as to intersect the device isolation layer, patterning the device isolation layer to expose a substrate region between the floating gates, and two cells in the substrate between the floating gates Forming a shared buried impurity diffusion layer and forming silicide on the buried impurity diffusion layer, forming an inter-gate insulating film on an upper surface of the floating gate, and forming control gates arranged at regular intervals to intersect the floating gate. Characterized in that it comprises a step It is done.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.
도 3a 내지 도 3l은 본 발명에 따른 플래시 메모리 셀의 제조 공정을 순차적으로 나타낸 공정 순서도이다. 이들 도면을 참조하면 본 발명의 가상 접지 구조의 플래시 메모리 셀 제조 방법은 다음과 같다. 단 도 3a, 도 3c, 도 3e, 도 3g, 도 3i, 도 3k는 셀의 수직 단면도를 나타낸 것이며 도 3b, 도 3d, 도 3f, 3h, 도 3j, 도 3l은 셀의 평면도를 나타낸 것이다.3A to 3L are process flowcharts sequentially illustrating a manufacturing process of a flash memory cell according to the present invention. Referring to these drawings, the flash memory cell manufacturing method of the virtual ground structure of the present invention is as follows. 3A, 3C, 3E, 3G, 3I, and 3K show vertical cross-sectional views of the cell, and FIGS. 3B, 3D, 3F, 3H, 3J, and 3L show plan views of the cell.
우선 도 3a 및 도 3b에 도시된 바와 같이, 반도체 기판으로서 P- 실리콘 기판(100)에 소자 분리 공정을 실시하여 일정 간격으로 배치된 소자 분리막(102)을 형성한다. 이때 소자 분리 공정은 이후 실리사이드 제조를 위하여 CVD(Chemical Vapor Deposition) 산화막으로 소자 분리막(102)을 형성한다. 종래와 같이 LOCOS(LCOal Oxidation of Silicon) 또는 STI(Shallow Trench Isolation)와 같은 소자 분리 공정의 경우 실리콘 기판의 손실을 가져오기 때문에 CVD 산화막을 증착하는 것이 바람직하다.First, as shown in FIGS. 3A and 3B, an element isolation process is performed on the P-silicon substrate 100 as a semiconductor substrate to form element isolation layers 102 arranged at regular intervals. In this case, in the device isolation process, the device isolation layer 102 is formed of a CVD (chemical vapor deposition) oxide film for silicide manufacturing. In the conventional device isolation process such as LCOal Oxideation of Silicon (LOCOS) or Shallow Trench Isolation (STI), since the loss of the silicon substrate is caused, it is preferable to deposit a CVD oxide film.
그리고 도 3c 및 도 3d에 도시된 바와 같이, P- 기판(100) 상부에 터널 산화막(104) 및 플로팅 게이트용 도전막(106), 예를 들어 도프트 폴리실리콘 또는 금속을 증착한 후에 플로팅 게이트 마스크를 이용한 사진 및 식각 공정을 진행하여 적층된 도전막 및 터널 산화막(104)을 셀간 소자 분리막(102)에 대해 교차되도록 패터닝한다. 패터닝된 도전막은 플로팅 게이트(106)로 사용된다.3C and 3D, after the deposition of the tunnel oxide film 104 and the conductive film 106 for floating gate, for example, dope polysilicon or metal, on the P- substrate 100, the floating gate is formed. Photolithography and an etching process using a mask are performed to pattern the stacked conductive film and the tunnel oxide film 104 so as to cross the inter-cell device isolation film 102. The patterned conductive film is used as the floating gate 106.
그 다음 도 3e 및 도 3f에 도시된 바와 같이, 상기 결과물에 절연막으로서 질화막을 증착하고 이를 건식 식각하여 플로팅 게이트(106) 상부면에 캡 보호막(hard mask)(108)을 형성하고 플로팅 게이트(106) 측면에 스페이서(spacer)(110)를 형성한다. 여기서 캡 보호막(108) 및 스페이서(110)는 이후 실리사이드 공정에서 플로팅 게이트(106)의 상측면에 실리사이드 반응이 일어나지 않도록 하는 역할을 한다.Then, as shown in FIGS. 3E and 3F, a nitride film is deposited on the resultant as an insulating film and dry-etched to form a hard mask 108 on the upper surface of the floating gate 106 and the floating gate 106. A spacer 110 is formed on the side surface. Here, the cap protection layer 108 and the spacer 110 serve to prevent the silicide reaction from occurring on the upper side of the floating gate 106 in the silicide process.
이때 식각시 플로팅 게이트(106) 사이의 소자 분리막(102)까지 식각(102a)하여 플로팅 게이트(106) 사이의 기판 영역을 노출시킨다. 그 이유는 플로팅 게이트(106)와 같은 방향의 기판 내에 가상 접지용 비트 라인 또는 소오스 라인으로 사용되는 매몰된 불순물 확산층을 형성하기 위함이다.At this time, the etching region 102a is etched up to the device isolation layer 102 between the floating gates 106 to expose the substrate region between the floating gates 106. The reason is to form a buried impurity diffusion layer used as a virtual ground bit line or a source line in the substrate in the same direction as the floating gate 106.
계속해서 도 3g 및 도 3h에 도시된 바와 같이, 셀의 소오스/드레인 불순물 이온 주입 공정, 예를 들어 N+ 불순물을 이온 주입하여 플로팅 게이트(106) 사이의 기판 내에 매몰된 불순물 확산층(112)을 형성한다. 그리고 결과물 전면에 실리사이드(silicide) 금속을 증착하고 이를 어닐링하여 매몰된 불순물 확산층(112) 표면에 실리사이드(114)를 형성한다. 이후 실리사이드화되지 않은 금속은 제거된다.Subsequently, as shown in FIGS. 3G and 3H, a source / drain impurity ion implantation process of a cell, for example, an ion implantation of N + impurities, forms an impurity diffusion layer 112 embedded in a substrate between the floating gates 106. do. In addition, a silicide metal is deposited on the entire surface of the resultant product, and annealing is performed to form silicide 114 on the buried impurity diffusion layer 112. The unsilicided metal is then removed.
이어서 도 3i 및 도 3j에 도시된 바와 같이, 실리사이드 공정시 플로팅 게이트(106) 상측면을 보호하기 위해 형성된 캡 보호막(108) 및 스페이서(110)를 제거한다. 이때 식각 공정은 전면 식각(etch back) 또는 CMP(Chemical Mechanical P)로 진행한다.3I and 3J, the cap protection layer 108 and the spacer 110 formed to protect the upper surface of the floating gate 106 are removed during the silicide process. At this time, the etching process is performed by etch back or CMP (Chemical Mechanical P).
그리고 실리사이드(114)가 형성된 플로팅 게이트(106) 사이에 실리사이드(114)를 보호하기 위하여 절연막(116)을 추가 형성한다.An insulating layer 116 is further formed to protect the silicide 114 between the floating gates 106 on which the silicide 114 is formed.
그리고나서 도 3k 및 도 3l에 도시된 바와 같이, 플로팅 게이트(106) 상측면에 게이트간 절연막(118)을 형성하고 게이트간 절연막(118) 상부에 플로팅 게이트(106)에 교차되게 일정 간격으로 배치된 컨트롤 게이트(120)를 형성한다.3K and 3L, an inter-gate insulating film 118 is formed on the upper surface of the floating gate 106 and arranged at regular intervals to intersect the floating gate 106 on the inter-gate insulating film 118. Control gate 120 is formed.
상기와 같이 제조된 본 발명에 따른 플래시 메모리 셀은 셀 단위로 플로팅 게이트(106)와 컨트롤 게이트(120)가 단순 적층된 ETOX 셀 구조를 취하며 이러한 ETOX 셀에 매몰된 불순물 확산층(112)으로 구비하기 때문에 셀 어레이 내부에 매몰된 불순물 확산층(112)과 수직으로 연결되는 콘택 전극이 형성되지 않는 어레이(contactless array) 구조를 갖는다. 또한 본 발명의 플래시 메모리 셀은 매몰된 불순물 확산층(112)이 2개의 셀에서 드레인 또는 소오스 역할을 하기 때문에 가상 접지 어레이 구조를 갖는다.The flash memory cell according to the present invention as described above has an ETOX cell structure in which the floating gate 106 and the control gate 120 are simply stacked on a cell-by-cell basis, and includes an impurity diffusion layer 112 embedded in the ETOX cell. Therefore, the contact electrode may have a contactless array structure in which contact electrodes vertically connected to the impurity diffusion layer 112 buried inside the cell array are not formed. In addition, the flash memory cell of the present invention has a virtual ground array structure because the buried impurity diffusion layer 112 serves as a drain or a source in two cells.
이와 같이 구성된 본 발명의 플래시 메모리 셀은 컨트롤 게이트(120)에 연결된 워드 라인과 매몰된 불순물 확산층(112)으로 사용되는 비트 라인이 서로 교차 배치되는 어레이 구조에 있어서, 매몰된 불순물 확산층(112) 표면에 실리사이드(114)를 형성함으로써 매몰된 불순물 확산층(112) 표면의 저항을 실리사이드(114)로 낮추어 셀 어레이 내부에 콘택 전극이 없으며 가상 접지 구조를 갖는 플래시 메모리 셀의 전기적 특성을 향상시킨다.The flash memory cell of the present invention configured as described above has a surface structure of the buried impurity diffusion layer 112 in an array structure in which a word line connected to the control gate 120 and a bit line used as the buried impurity diffusion layer 112 cross each other. By forming the silicide 114 in the buried impurity diffusion layer 112, the resistance of the buried impurity diffusion layer 112 is lowered to the silicide 114, thereby improving electrical characteristics of a flash memory cell having no contact electrode in the cell array and having a virtual ground structure.
또한 본 발명은 ETOX 셀 구조에서 서로 이격된 두 개의 플로팅 게이트 사이에 공통으로 사용되는 매몰된 불순물 확산층(112)이 형성되기 때문에 셀 어레이의 면적을 줄일 수 있다.In addition, the present invention can reduce the area of the cell array because the buried impurity diffusion layer 112 commonly used between two floating gates spaced apart from each other in the ETOX cell structure is formed.
이상 설명한 바와 같이, 본 발명은 가상 접지용 플래시 메모리 셀의 매몰된 불순물 확산층에 실리사이드를 형성함으로써 표면 저항을 낮춰 셀 어레이 내부에 콘택 전극이 없는 셀 구조의 전기적 특성을 향상시킬 수 있다.As described above, the present invention can reduce the surface resistance by forming silicide in the buried impurity diffusion layer of the virtual ground flash memory cell, thereby improving the electrical characteristics of the cell structure having no contact electrode inside the cell array.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.On the other hand, the present invention is not limited to the above-described embodiment, various modifications are possible by those skilled in the art within the spirit and scope of the present invention described in the claims to be described later.
도 1은 종래 기술에 의한 플래시 메모리 셀의 레이아웃도,1 is a layout diagram of a flash memory cell according to the prior art;
도 2는 도 1의 A-A' 선에 의해 절단된 셀의 수직 단면도,2 is a vertical cross-sectional view of the cell cut by the line AA ′ of FIG. 1, FIG.
도 3a 내지 도 3l은 본 발명에 따른 플래시 메모리 셀의 제조 공정을 순차적으로 나타낸 공정 순서도.3A-3L are process flow diagrams sequentially illustrating a manufacturing process of a flash memory cell according to the present invention.
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