KR100403551B1

KR100403551B1 - 집적회로i/o패드셀모델링

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Publication number: KR100403551B1
Application number: KR1019950028208A
Authority: KR
Inventors: 마이클제이피이터스; 리차아드엘콜린즈; 데이빗엠머솔프; 패트릭아아르배쉬포오드; 브래들리엘라이트
Original assignee: 주식회사 하이닉스반도체; 하이닉스 세미컨덕터 아메리카 인코포레이티드
Priority date: 1994-09-01
Filing date: 1995-08-31
Publication date: 2004-02-11
Also published as: EP0700008A2; KR960011771A; JPH08115350A; EP0700008A3; US20020143510A1; US6480817B1

Abstract

본 발명은 양방향 패드 셀의 모델링을 위한 설계 시스템, 모든 형태의 패드 셀과 내부 풀 셀/저항의 상호작용(interaction), 및 모든 형태의 패드 셀과 외부 풀 셀/저항의 상호작용에 관한 것이다. 이 모델링 기술은 각 양방향 패드 셀 상에서 입력전용 핀. 출력전용 핀 및 도출 핀(resolved pin)의 3개의 분리된 핀의 사용을 포함한다. 입력전용 핀은 외부 소스로부터 패드로 공급되는 데이터를 나타낸다. 출력전용 핀은 패드 셀로부터 출력으로 공급되는 데이터(출력 구동기로부터의 강한 데이터)를 나타낸다. 도출 핀은 입력과 출력 데이터의 조합, 및 풀-업/다운 저항/ 셀에 의해 공급되는 저항성 데이터의 효과를 나타낸다. 출력전용 핀 및 도출 핀은 패드 셀 모델 내에 숨겨진 핀 또는 내부 핀으로 구현된다. 이 핀들은 주어진 라이브러리 내에 I/O 패드 셀에 대한 모델에 포함된다. 동일한 모델이 칩-레벨 또는 시스템-레벨 시뮬레이션으로 사용될 수 있도록, 모델은 2가지 모드의 동작을 제공한다.

Description

집적회로 I/O 패드 셀 모델링{INTEGRATED CIRCUIT I/O PAD CELL MODELING}

본 발명은 전기 회로 특성의 모델링, 특히 집적회로 입/출력(I/O) 또는 양방향 패드 셀의 모델링에 관한 것이다.

주어진 기판에 점점 더 많은 회로를 구현할 수 있게 됨에 따라, 집적회로의 설계는 점점 복잡해지고 있다. 회로 밀도에서의 증가와, 이에 따른 회로 기능성의 증가는 자동화된 회로 설계 툴의 필요성을 초래하게 되었다. 이러한 회로 설계 툴(이하, "설계 테스트 툴"이라 함)은 논리 엔트리, 시뮬레이션 및 테스트 패턴 생성시 회로 설계자를 돕는다.

집적회로 설계의 시뮬레이션은 일반적으로, 시뮬레이터가 어떤 형태의 회로 자극으로부터 초래되는 신호를 생성하는데 사용되는 모델 또는 다른 형태의 정보에 의존한다. 회로가 고속으로 동작함에 따라, 그 자극과 결과로서 생성되는 응답 사이의 상대적인 타이밍은 매우 중요하다.

또한, 특히 중요한 것은 시뮬레이팅된 응답이 결과로서 생성된 회로의 물리적 구현을 실제로 얼마나 잘 따르는지에 관한 것이다. 예상 응답과 실제 응답 사이의 대응성은 논리 회로 설계 그 자체와 결과로서 생성된 회로 구현을 테스트하기 위해 발생되는 테스트 패턴 모두에 대해 중요하다. 논리 회로의 부정확한 타이밍은 집적회로의 물리적인 실시예에 전파되는 논리적인 에러를 초래할 수 있다. 테스트 패턴에 대한 부정확한 타이밍은 테스트 동안에 실제 회로 응답과 일치하지 않는 자극 및 예상 응답이 발생되는 테스트 패턴을 초래할 수 있다.

집적회로 입력 및 출력(I/O) 핀의 모델링 및 시뮬레이션은 특히, (버스 상에서 신호를 구동 및 수신하기 위한 것과 같은) 많은 I/O 핀들의 양방향 특성으로 인해, 하나 이상의 구동기가 주어진(때로는 상반되는) 전압 레벨에 대해 주어진 I/O 신호를 구동하려고 시도하는 경우에 경합(contention)이 발생할 수 있다는 점에서 특히 문제가 된다. 경합 상황이 나타나는 경우, 신호가 전파되는 방향(예로, 일부 외부 소스로부터 구동되는 경우에는 칩 쪽으로, 또는 칩 회로 자체에 의해 구동되는 경우에는 칩의 외부로)을 판정하는 것이 불가능하기 때문에, 시뮬레이션 결과는 에러가 된다.

방향 판정을 위해 I/O 인에이블 신호를 사용하는 현재의 방법은 실제 전환점 위치를 제공하지 않고, 경합이 발생한 때를 식별하지 않는다. 이러한 한계들은 보다 높은 주파수에서 실행되는 설계와, I/O 경합 상황이 존재하도록 요구되는 설계에 대해 점점 더 중요해지고 있다.

시뮬레이션 정확성을 개선할 뿐만 아니라, 설계 테스트 툴이 풀 셀/저항을 이용하는 신호에 대한 적합한 테스트 벡터를 추출할 수 있도록 보장하기 위해, 내부 풀 셀(pull cell) 및 외부 풀 저항 모두의 개선된 모델링이 필요하다. 불완전하거나 및/또는 부정확한 풀-업/다운 정보는 부정확한 시뮬레이션 기능을 초래할 뿐만 아니라 저항 상태의 잘못된 스트로빙(즉, 값의 테스트)을 초래할 수 있다. 이러한 논점들은 과거 몇 년 동안 제조 테스트 문제를 반복적으로 야기시켜 왔다.

설계 분석을 위해 I/O 인에이블 신호와 결정된 I/O 신호의 조합을 사용하는 것은 중간-사이클(mid-cycle) I/O 용량 및 경합 상황을 적절히 조절하는데 충분한 정보를 제공하지 않는다.

저항 상태 모델링의 경우에, 현재 기술은 보다 덜 정확한 시뮬레이션 정보를 제공한다. 일부 경우에, 이러한 형태의 부정확성은 시뮬레이션 동안에 나타나는 설계 기능의 정확성을 손상시킨다. 또한, 제조 테스트 동안에 저항 상태의 스트로빙을 어렵게 만든다.

본 발명의 목적은 전기 회로의 시뮬레이션을 위한 개선된 회로 모델을 제공하는 것이다.

본 발명의 다른 목적은 시뮬레이터에 의해 사용되는 개선된 I/O 패드 셀 모델을 제공하는 것이다.

본 발명의 또 다른 목적은 집적회로에 대한 테스트 패턴의 생성시 정확한 타이밍 정보를 제공하는 것이다.

본 발명은 양방향 패드 셀을 모델링하는 설계 시스템, 패드 셀과 내부 풀 셀/저항의 상호작용, 및/또는 패드 셀과 외부 풀 셀/저항의 상호작용이 제공된다. 여기서 스플릿 I/O 모델링으로 언급된 새로운 모델링 기법은 각 양방향 패드 셀 모델 상에 입력전용 핀, 출력전용 핀 및 도출 핀의 3개의 분리된 핀의 사용을 포함한다. 입력전용 핀은 외부 소스로부터 패드로 공급되는 데이터를 나타낸다. 출력전용 핀은 패드 셀로부터의 출력으로 공급되는 데이터를 나타낸다. 도출 핀은 존재하는 입력과 출력 데이터의 조합 및 풀-업/다운 저항/셀에 의해 공급되는 저항성 데이터(즉, 저항성 상태)의 효과를 나타낸다.

출력전용 핀 및 도출 핀은 패드 셀 모델 내에 내부 핀 또는 숨겨진 핀으로 구현된다. 이러한 핀들은 주어진 라이브러리내에 I/O 패드 셀에 대한 모델에 포함된다. 이 핀들은 0_ONLY(출력전용 핀) 및 RESOLVED(도출 핀)로 명명된다. 존재하는 패드 핀은 입력전용 핀으로 제공된다. 시스템은 각 I/O 패드 셀에 대한 발생 명칭(occurrence name)의 사용을 통해 내부 신호를 로깅하도록 시뮬레이터에 명령할 수 있다.

스플릿 I/O 모델은 동일한 모델이 칩-레벨 또는 시스템-레벨 시뮬레이션에 사용될 수 있도록 2가지 모드의 동작을 제공한다.

도1은 양방향 파형의 예를 도시한 도면.

도2는 I/O 경합의 일례를 도시한 도면.

도3은 변형된 양방향 패드 및 풀-업 조합을 도시한 도면.

도4는 풀 리프 셀을 갖는 대안적인 양방향 패드를 도시한 도면.

도5는 내부 풀-업을 갖는 I/O 패드를 도시한 도면.

도6은 도5의 I/O 패드에 대한 결과 파형을 도시한 도면.

도7은 외부 풀-업을 갖는 I/O 패드를 도시한 도면.

도8은 도7의 I/O 패드에 대한 결과 파형을 도시한 도면.

도9는 SCSI 패드 셀의 저항 상태 모델링에 대한 파형을 도시한 도면.

도10a 내지 도10c는 집적회로 장치를 설계 및 제조하기 위한 설계 방법을 도시한 도면.

도11은 집적회로의 논리 시뮬레이션에 대한 상호 의존성을 도시한 도면.

*도면의 주요부분에 대한 부호의 설명*

30: 패드 32: 내부 풀-업

34: 접속부 34: 출력 구동기

38: 분리 버퍼 40: 수신기 회로

42: 외부 풀-업 43: 전환가능 회로

44: 버퍼 48: I/O 패드

50: 패드 매크로 52: 입력 리프 셀

54: 출력 리프 셀 61: DI 핀

주문형 반도체(ASIC)를 포함한 집적회로의 설계시, 논리 엔트리, 시뮬레이션, 레이아웃, 테스트 패턴 생성 등에서 논리 설계자를 돕는데 이용할 수 있는 여러 형태의 설계 테스트 툴이 존재한다. 본 발명은 집적회로 설계의 특정 부분, 상세하게는, I/O 패드 셀을 표현하는데 사용되는 모델이다. 이 모델은 결과로서 생성되는 집적 회로의 일부로서 구현될 때에 실제 I/O 패드 셀의 동작을 합성하기 위해 시뮬레이터와 함께 사용된다.

도10a 내지 도10c는 집적회로 설계, 및 특히 ASIC 설계를 위한 통상적인 설계 방법을 도시하고 있다. 먼저, 설계의 초기 계획이 블록(90)에서 수행된다. 그리고 나서, 블록(91)에서, Cadence Design Systems, Mentor Graphics, Synopsis 및 Viewlogic으로부터 시판된 것과 같은 표준 CAE/CAD 툴을 이용하여, 설계에 진입한다. 논리 엔트리의 일부는 미국 콜로라도 포트 콜린스 소재의 AT&T Global Information Solution Compacy의 마이크로일렉트로닉스부(이하, AT&T MPD라 함)로부터 상용화된 VS500 I/O 컴파일러와 같은 I/O 컴파일러를 사용하여 패드 셀을 컴파일링하는 것을 포함한다. 설계 진입 후, 블록(92)에서, 사용자는 (미국 캘리포니아 산호세 소재의 Cadence Design Systems, Inc. 로부터 상용화된 VeriTime과 같은 툴을 이용하여) 선택적으로 정적 타이밍 분석을 수행하고, 블록(93)에서, (AT&T MPD로부터 상용화된 Wisil과 같은 툴을 이용하여) 후속 시뮬레이션에 사용하기 위해 입력 자극 파형을 생성할 수 있다. 이러한 자극 파형 생성 후에, 블록(94)에서, 사용자는 선택적으로 기능적 시뮬레이션을 수행할 수 있다. 그리고 나서, 블록(95)에서, 사용자는 동일한 시뮬레이터를 이용하여 실시간 시뮬레이션을 수행한다. 이러한 시뮬레이션 단계들이 본 발명이 사용되는 곳들이다. 여기서 설명된 특정 모델은 Cadence Design Systems로부터 사용화된 시뮬레이터와 같은 Verilog 시뮬레이터와 함께 사용되도록 기재되었다. 시뮬레이션 후에, 블록(96)에서, AT&T MPD로부터 상용화된 PowerCalc 툴을 이용하여 전력 분석이 선택적으로 수행될 수 있다. 그리고 나서, 블록(97)에서, (AT&T MPD로부터 상용화된) Verify 설계 테스트 툴을 이용하여, 시뮬레이션 결과가 유효화된다. 그리고, 블록(98)에서, (AT&T MPD로부터 상용화된) NetChecker라 불리는 네트 테스트 툴이 실행될 수 있다. 도10c에 도시된 레이아웃(99), 사후-레이아웃(post-layout) 검증(100) 및 프로토타입(101) 단계가 이 기술분야에서는 표준이지만, 여기서 설명된 본 발명의 이해에 대해서는 중요하지 않다.

전술된 바와 같이, 논리 시뮬레이터는 이 기술분야에서 공지되어 있고, 이러한 시뮬레이터는 Viewlogic, Cadence, Mentor Graphics, Zycad 및 Ikos와 같은 회사들에 의해 제공된다. 이러한 시뮬레이터는 장치-레벨 시뮬레이션을 위해 제공될 뿐만 아니라 동작-모델 시뮬레이션도 가능하다. 동작-모델 시뮬레이션에 있어서, 시뮬레이팅될 집적회로의 특정 서브세트는, 여러 입력 자극에 대한 출력 응답을 생성하는 프로그래밍 모델로 대체된다.

여기서 설명된 스플릿 I/O 패드 셀 모델은 이 분야에서 알려진 표준 동작-모델 인터페이스 프로토콜/프로그래밍 인터페이스를 따른다. 따라서, 이후에 리스트되는 Verilog 시뮬레이터에 대한 특정 구현예에 따라, 모델 자체에 사용되는 설계 기술이 여기서 설명된다. 이것은 다른 형태의 시뮬레이터에 대해 특정 모델을 생성하도록, 여기서 설명된 기술을 따르기 위한 루틴 코딩 문제이다.

다음의 논의에서는 논리 상태들이 적합한 상태 문자로 언급될 것이다. 사용된 상태 부호의 리스트, 및 그것이 나타내는 논리 상태/세기의 조합이 표1에 나타나 있다.

[표 1]

상태 부호

요구된 모델 동작의 예들을 제공하기 위해 파형도가 사용된다. 표2는 각각의 상이한 세기를 나타내기 위해 파형도에서 사용되는 선의 형태를 나타내고 있다.

[표 2]

입력전용(input-only) 핀, 출력전용(output-only) 핀 및 도출(resolved) 핀 상에 나타나는 신호를 설명하기 위해, 도1의 파형을 고려하자. 이 예는, 20으로 표시된 것과 같이, I/O 핀이 먼저 입력 모드에 있고, 외부 소스로부터 논리1이 구동된 상황을 나타낸다. 그리고 나서, 22로 표시된 것과 같이, I/O는 출력 모드로 전환하여, 패드 셀로부터 논리0이 구동된다. 도출 신호는 입력전용 신호와 출력전용 신호에 근거하여 시뮬레이터에 의해서 결정된 바와 같은 결과 신호 값이다. 출력 데이터의 영역(22) 동안에는 인에이블 신호(미도시)는 "액티브(active)" 상태이고, 입력 데이터의 영역(20) 동안에는 "인액티브(inactive)"이다. 이 예에서는 도출 신호(24)와 조합한 I/O 인에이블 신호의 사용으로, 어느 부분이 입력 데이터를 나타내는 도출 파형인지 출력 데이터를 나타내는지를 판단하는데 충분하다는 것을 알 수 있다.

그러나, 도2에 도시된 파형을 살펴보면, 이 예는 입력전용 신호 및 출력전용 신호를 사용할 필요성을 설명하는 I/O 경합 상황을 나타내고 있다. 처음에, 24로 표시된 바와 같이, I/O 핀이 입력 모드이고 외부 소스에 의해 논리1이 구동된다. 이어서, 26으로 표시된 바와 같이, I/O가 출력 모드로 전환되고 패드 셀에 의해 논리1이 구동된다. 입력 신호와 출력 신호 모두가 신호를 논리1로 구동하도록 시도함에 따라, 경합 상황을 초래한다. 도출 신호는, 28로 표시된 바와 같이, 출력 신호의 턴온을 나타내지 않고, 입력 및 출력 모드가 모두 고-임피던스일 때까지 논리1로 유지된다.

이 경우 I/O 인에이블 신호를 사용하는 것은 출력이 턴온 및 턴오프되는 시간의 대략적인 표시를 제공하지만, 입력 회로에 의해 인에이블 신호가 검출되는 시간과 결과로 얻어지는 출력 신호가 실제로 표명되는 시간 사이의 내부 지연으로 인해, 정확한 턴온 및 턴오프 시간을 표시할 수 없다. 저속의 설계를 다룰 때 I/O 인에이블 천이 시간과 실제의 턴온/턴오프 시간 사이의 지연은 무시할 수 있다. 그러나 고속 회로의 경우에는 중요해 진다. 즉, I/O 전환점의 정확한 위치가 결정되어야 한다. 출력전용 신호는 턴온/턴오프 점에 관한 이 정확한 정보를 제공한다. 이것은 출력전용 신호의 사용이 필요한 이유이다.

전술된 바와 같이, I/O 인에이블 신호를 사용하면 턴온/턴오프 시간의 표시를 제공한다. 그리고 출력전용 신호는 I/O 패드 셀 자체에 의해 제공되는 데이터의픽처를 완성한다. 그러나 I/O 인에이블 신호, 출력전용 신호 또는 도출 신호의 어느 것도 입력 데이터가 턴오프된 시간의 표시를 제공하지 않는다. 테스터는 시뮬레이션 중에 자극으로서 인가된 입력 파형을 발생하도록 프로그램되어야 하므로 설계 테스트 툴은 인가된 정확한 입력 파형을 결정할 필요가 있다. 이를 결정하기 위해서는 더 많은 정보가 필요하다. 입력 신호는 이 정보를 제공한다. 이것이 입력 신호가 필요한 이유이다.

입력전용 신호와 출력전용 신호는 방향성을 결정하고 턴온/턴오프 시간을 판정하기에 충분한 정보를 갖는 설계 테스트 툴을 제공하지만, 도출 신호에만 입력전용 신호, 출력전용 신호, 내부 풀 셀 (필요한 경우) 및 외부 풀 저항 (필요한 경우)을 혼합함으로써 얻어지는 신호에 관한 정보가 들어있다. 도출 신호는 저항성 성분의 기여도를 적당히 나타내는 유일한 신호이므로 그 도출 신호는 설계 테스트들이 양방향 신호 상태의 완성 픽처를 가질 수 있도록 각 I/O 패드 셀 모델에 제공되기도 해야 한다. 그 결과 설계에 있어서의 각 양방향 패드 셀에 대한 시뮬레이션 출력 파일에는 입력전용 신호, 출력전용 신호 및 도출 신호가 포함되어 있다.

양방향 패드 셀 모델은 2가지 모드, 즉 테스터-호환 모드 및 시스템 시뮬레이션 모드로 동작한다. 특정 시뮬레이션에 어느 모드가 사용되고 있는지를 선택하기 위해서 심셋업(simsetup) 파일의 TESTER_EMULATION 키워드가 사용된다. 어떤 시뮬레이터는 시뮬레이터를 호출할 때 커맨드 라인에 관한 파라미터로서 입력되어야 할 TESTER_EMULATION 키워드를 요구함을 인식해야 한다. (심셋업 파일이나 커맨드 호출 파라미터 중 어느 하나에 의해서) TESTER_EMULATION을 세팅하는 것은 테스터-호환 모드를 사용하는 것을 암시한다. 테스터 호환모드에서는 양방향 패드 셀 모델의 3가지 핀은 전술한 정보를 제공한다. 시스템 시뮬레이션 모드에서는 입력전용 신호와 도출 신호간의 분리는 제거되고 이들 두 신호는 동등하다. 이것은 다른 성분들이 시스템 시뮬레이션에서 패드 핀(입력전용 신호)에 접속되어야 할 필요가 있을 수 있기 때문에 필요하다. 이 신호는 패드로 진입해 들어가고 있는 것을 반영할 뿐만 아니라 패드에 접속된 다른 성분(들)이 패드의 출력에 반응할 수 있도록 출력을 나타내기도 한다. 이 때문에 시스템 시뮬레이션 모드에서 발생되는 시뮬레이션 결과는 제조 테스트 목적을 위한 테스트 패턴을 작성하는데 사용될 수 없을 수도 있다. 여기서 사용된 바와 같이 "나타내다(reflect)"라는 용어는 "보여주다" 또는 "결과적으로 초래하다"를 의미하며, "빛이나 소리를 반사하다"를 의미하지는 않음을 인식해야 한다(예로, 웹스터의 New Collegiate Dictionary참조).

전술한 바와 같이, 각 라이브러리에 있는 각 양방향 패드 셀 모델은 3개의 요구신호를 제공한다. 다음의 부분들에서는 두 종류의 사용 예에 대해서 설명한다. 두 예에서 출력전용(O_ONLY)핀과 도출(RESOLVED) 핀은 설계시 다른 신호에 접속될 수 없는 내부 핀으로서 사용된다.

전술한 바와 같이 셀 라이브러리에 있는 모든 I/O 패드 셀에 요구되는 2개의 새로운 신호 즉 입력전용 신호와 출력전용 신호가 존재한다. 이들 신규 신호들은 기술상 공지된 현재의 셀 모델에 새로운 성분을 더함으로써 얻어진다. 셀 모델이 들어 있는 양호한 라이브러리는 VS500 라이브러리와 넌-VS500 라이브러리이며, 이 두 라이브러리는 AT&T MPD 에서 상용화한 것이다.

넌-VS500 라이브러리에서는 모든 회로가 양방향 패드 셀 자체내에 부가되었다. 도3에서는 변형된 패드 셀(30)을 내부 풀-업(32)과 결합하여 도시하고 있다. 내부 풀-업(32)은 선택적이지만 I/O 패드 셀을 향한 그 접속부(34)가 패드 셀 모델에 부가된 분리 버퍼(38)에 의해서 출력 구동기(36)로부터 분리되는 것을 분명히 하기 위해서 여기에 도시되어 있는 것임을 인식하자(실리콘에서 분리 버퍼는 실존하지 않는다). 이 예에서는 넌-VS500 라이브러리에 있는 하나의 특정 I/O 패드 셀을 나타낼 뿐이지만 넌-VS500 라이브러리의 모든 I/O 패드 셀에 여러 변경이 적용 가능하다.

변형 이전의 현재의 I/O 패드 셀은 층층이 쌓인 p채널과 n채널 트랜지스터 출력 구동기(36)와 I/O 패드(48)를 구비한다. 패드 셀(30) 내부의 엘리먼트(38, 40)은 부가된 신규 회로를 표시한다. 회로(38)는 출력전용 신호가 PCH핀/NCH핀(35, 37) 이외에 셀에 대한 어떠한 입력에 의해서도 영향받지 않도록 하는 분리 버퍼이다. 수신기 회로(40)는 보다 복잡하다. 그 회로(40)에는 선택사양의 외부 풀-업 저항(42)이 들어 있으며, 그 저항(42)의 존재와 세기는 심셋업 파일에서의 키워드를 통해 제어된다 (표3의 하부 참조)> 회로(40)에는 심셋업 파일에서의 TESTER_EMULATION 키워드로 제어되는 어떤 전환가능 회로(43)도 포함된다. 그 전환 가능 회로는 입력전용 신호를 분리(스위치 다운) 하거나 그 입력전용 신호를 직접 도출 신호에 접속(스위치 업)하도록 선택한다. 테스터 호환모드에서는 입력전용 신호를 도출 신호에서 분리하기 위해서 버퍼(44)가 사용된다. 시스템 시뮬레이션 모드에서는 배선(46)에 의해서 입력전용 신호가 도출 신호에 직접 접속되어 데이터를양방향으로 흐르게 한다.

도4는 제2 실시예를 도시하고 있으며, 이 예에서는 요구된 신호를 제공하기 위해서 VS500 라이브러리로 부터의 제2 형태의 양방향 패드 매크로가 변형되었다. 이 제2 실시예에서는 양방향 패드 매크로(50)를 생성하기 위해서 I/O 컴파일러에 의해 접속되는 리프 셀(leaf cell)을 가지고 있다. 입력 리프 셀(52)과 출력 리프 셀(54)이 존재한다. 내부 풀-업, 풀-다운 또는 키퍼(keeper)가 필요하다면 풀 리프 셀(56)이 부가된다.

제1 실시예에서와 같이, 엘리먼트(38, 40)는 부가된 새로운 회로이다. 엘리먼트(38, 40)는 제 3도에 관해 앞서 설명된 것과 동일하다. I/O 컴파일러는, 출력 전용 신호에 대해 O_ONLY, 도출 신호에 대해 RESOLVED인 고정된 신호 명칭을 이용하여 패드 매크로를 생성함에 따라, 이 회로를 리프 셀들 사이에 부가시키는 역할을 한다.

이제, 내부 풀 저항 모델링에 대해서 설명한다. 설명을 위해 내부 풀 저항은, 패드 셀에 접속되고 도3의 엘리먼트(32)와 도4의 엘리먼트(56)와 같은 집적회로(IC) 내부에 배치된 풀-업 셀 및 풀-다운 셀이다. 이 셀들과 그 셀들이 접속된 패드 셀들간의 상호작용은 과거에는 문제 부분이었다.

신호가 강한 상태에서 반대극성의 저항성 상태로 순간적으로 천이(예로, 강한 논리0 상태에서 저항성 논리1 상태로 천이)하게 하는 상황이 존재한다. 이 동작은 비현실적이며 2가지 문제, 즉 장치로의 부정확한 입력과 장치로부터의 부정확한 출력을 일으킬 수 있다. 이들 각 문제에 대해서 상세히 후술된다. 이 문제들을 설명하기 위해서 I/O 패드 셀과 내부 풀-업 셀의 결합이 사용된다. 이 구조가 도5에 도시되어 있다.

부정확한 입력 데이터 문제는 입력 및 양방향 신호에만 적용된다. 야기될 수 있는 잠재적인 문제들을 이해하기 위해, 도5의 회로와 도6의 관련된 타이밍도에 관한 다음의 상황을 고려하자. 강한 논리0 상태가 입력신호로서 I/O 패드(48)로 인가되고 나서 제거되면 자극은 도6의 60에서 나타내는 바와 같이 패드 천이를 강한 논리0에서 고임피던스 상태로 진입시킨다. 이어서 (이 회로에서 항상 구동되는) 내부 풀-업(32)은 신호를 저항성 논리1 상태로 풀링(pull)하기 시작한다. 그러나, 이것은 풀-업의 세기와 장치의 클럭 속도에 따라 유한한 시간량이 소요된다. 몇 클럭 사이클 만큼 걸릴 수도 있다.

I/O 패드의 출력측은 이 시간을 통해 디스에이블되고 I/O 패드의 DI 핀(61)에 존재하는 데이터는 논리0에서 논리1로 천이 중에 있다고 가정하자. DI핀상의 데이터는 내부 논리에 잠재적으로 제어되고 있으므로 이 천이는 정확하게 모델링되어야 한다. 너무 일찍 논리1 상태에 도달하는 경우, 시뮬레이션중의 장치 성능은 결과로 얻어지는 제조된 IC의 실제 성능과 다를 수 있다. 따라서 천이시간을 결정하기 위해서 모델은 풀 저항(32)의 세기와 I/O패드(48)의 용량성 부하를 고려한다. 외부 풀 저항에 대해서 풀 저항 셀의 세기(전류 소스/싱크의 관점으로)와 각 핀의 용량성 부하값은 심셋업 파일에서 이용가능하며 필요한 계산을 위해 시뮬레이션 중에 사용된다. 이것은 강한 상태에서 반대극성의 저항성 상태로의 어떤 천이를 지원한다. 도6은 이 상황에서 패드 셀의 신호로 발생되는 파형을 나타내고 있다.

이러한 종류의 천이에 의해서 발생되는 실제 파형을 모델링할 수는 없기 때문에 적당한 접근법이 필요하다. 천이 영역 중에 데이터가 유효입력 데이터로서 이용되지 않도록 하기 위해서는 미지(unknown) 레벨을 갖는 것과 같은 이 파형 부분을 모델링할 필요가 있다. 그리고 (패드로 들어가는 입력이나 패드에서 나오는 출력의) 천이 영역 중에 패드상으로 구동되는 강한 데이터는 어떤 것이라도 이 천이하고 있는 저항성 데이터에 우선해야 하므로 저항성 세기를 가져야 한다. 이 이유로 인해 도6의 62에서 나타내는 바와 같이 저항성 미지 상태(포맷 상태 "R")가 사용된다.

장치로부터 나오는 부정확한 출력 데이터 문제는 출력 신호와 양방향 신호에만 적용된다. 도5에 도시되고 이전 섹션에서 이용된 구조도 이러한 종류의 문제를 설명하는데 사용될 수 있다. 강한 논리0 상태로부터 저항성 논리1 상태로의 천이가 순간적으로 발생하는 경우, 저항성 데이터가 즉시 스트로빙하는데 이용가능한 것처럼 설계 테스트 도구에 나타날 것이다. 그리고 나서, 여전히 천이 상태인 동안에(전술한 바와 같이, 천이는 실제로 몇몇 클럭 사이클이 걸릴 수 있음), 결과로서 생성된 테스트 벡터가 이 저항성 데이터를 잠재적으로 스트로빙을 시도할 수 있다. 이것이 발생하는 경우, 장치는 테스트 동안에 오류일 것이다. 테스트 엔지니어는 이러한 각 경우에 대해 수동으로 테스트 벡터로부터 스트로빙을 제거해야 한다. 이러한 형태의 수동적인 노력은 시간 소모적이며 피해야 한다. 천이 영역 동안에 "R" 상태(62)를 사용하면 도6에 도시된 바와 같이 천이가 완료되기 전에 스트로빙 발생을 차단한다.

이하, 외부 풀-업 저항의 모델링에 대해서 설명한다.

설명을 위해 외부 풀-업 저항은 도7의 엘리먼트(70)와 같은 IC (전술한 바와 같이 이들 외부 풀-업 저항들은 이제 패드 셀/매크로 모델의 일부이다) 외부에 설치된 패드 셀에 접속되어 있는 것이다. 이들 외부 저항들과 그 저항들이 접속되어 있는 패드 셀들간의 상호작용이 과거에는 문제 부분이었다. 내부 풀-업 셀의 경우와 마찬가지로 강한 상태에서 반대극성의 저항성 상태로 순간적으로 신호가 천이하게 하는 상황이 존재하였다. 이 동작은 비현실적이지만 내부 풀 셀에 대해 이미 설명된 2가지의 같은 문제들을 야기시킬 수 있다. 다음의 논의에서는 이들 문제들을 설명하기 위해서 I/O 패드 셀과 외부 풀-업 저항의 결합을 사용한다.

앞서 인용된 상황들은 내부 풀 셀에서와 마찬가지로 외부 풀-업 저항에도 적용된다. 따라서 이 상황들에 관한 모델링인 내부 풀-업 저항에 대해 이미 설명된 모델링과 거의 같아야 한다. 주요한 차이는 표3에 나타난 바와 같이 외부 풀-업 저항(70)의 존재와 세기가 심셋업 파일에 있는 키워드(들)를 통해서 완전히 제어된다는 점이다.

이 상황의 예로서, 도8에 도시된 파형들을 고려하자. 이 파형들은 80에서 인에이블된 I/O 패드의 출력과 강한 논리0 상태를 구동하는 것으로부터 시작한다. 출력이 82에서 턴오프할 때 외부 풀-업 저항으로부터의 저항성 데이터는 82에서 패드를 저항성 논리1 상태로 풀링하기 시작한다. 이 파형들은 도출 상태가 "R" 상태를 통과하는 바람직한 모델링을 보여준다. 다시 풀 저항의 세기와 패드상의 용량성 부하를 이용하여 모델이 천이 시간을 계산한다.

다음에서는 부가설명이 필요한 몇 가지 특수한 경우의 상황들에 대해서 설명한다.

1) 일부 경우에서, 미지의 입력 상태를 허용할 수 없는 클럭 신호를 구동하기 위해서 SCSI(소형컴퓨터 표준 인터페이스를 대표하고, 이 기술분야에서 표준으로 공지됨) 패드 셀이 사용된다. 이 때문에, SCSI 패드 셀에 관련한 저항성 상태의 모델링은 다른 I/O 패드 셀의 모델링과 약간 다르다. 이 신호들에 관해 저항성의 미지(R) 상태를 사용하는 것을 회피하기 위해서, 테스트를 위해 시뮬레이션의 기능성과 스트로빙 위치가 역효과나지 않도록 하는 동안 미지 상태의 사용을 피하는 기술이 사용된다. 이 기술은 도9에 도시된 바와 같이 저항성 미지 상태 대신에 저항성의 하이(H) 및 로우(L) 상태를 이용하는 단계를 포함한다.

풀-업 시간은 최상의 경우의 시뮬레이션과 최악의 경우의 시뮬레이션간에 크게 변화함에 주의하자. 두 시뮬레이션에서는 출력 구동기가 턴오프할 때 강한 논리0 상태에서 저항성의 논리0 상태로 천이하는 신호를 보여준다. 최상의 경우에 있어서, 신호는 하나의 시뮬레이션 순간 후에 풀-업 상태(H)로 천이한다. 최악의 경우에 있어서, 신호는 최대 풀-업 지연시간 (풀-업 세기와 핀의 용량성 부하를 이용하여 계산됨)때까지 저항성의 논리0 상태에서 머물러 있다. 합성 시뮬레이션 (즉 최상의 경우의 타이밍과 최악의 경우의 타이밍이 단일 시뮬레이션으로 합병되는 경우)에 있어서, 결과로 얻어지는 파형은, 신호가 한 순간 동안 저항성 논리1 상태(L)로 천이하고 이어서 그 신호가 최악의 경우의 풀-업 시간에 저항성 논리1 상태(H)에 도달할 때까지의 타임업동안 저항성 미지 상태 "R"로 천이하도록 되어있다.

2) 과거에는, 오픈 드레인(open drain) 구조가 특수한 경우로 취급되었다. 어떤 상황에서 구조상 풀-업이 존재하지 않았어도 오픈 드레인 셀과 결합하여 풀-업이 사용될 수 있다고 가정되었다. 그러나 많은 경우에 있어서 "정상" 출력과 I/O셀이 사용자에 의해 오픈 드레인 셀로서 구성될 수 있었다. 이 셀들은 오픈 드레인 셀과 동일한 풀-업 가정을 행하지 않았다. 이러한 상황을 피하기 위해서 그리고 모든 출력과 I/O 패드 셀이 저항성 상태를 일관성 있게 모델링하게 하기 위해서 이러한 가정 형태를 없애는 것이 유리하다. 만일 풀-업이 요망된다면 사용자가 그 풀-업을 특정해야한다(즉, 그 구조안에 내부 풀-업 셀이 있어야 하고 심셋업 파일에서 외부 풀-업 저항이 특정되어야 한다). 이것은 시뮬레이션 중에 저항성 상태가 오픈 드레인 신호를 발생하는 지에 관해서 사용자에게 완전한 제어를 제공한다.

3) 특수한 경우에 있어서, 시뮬레이션 중에 내부 풀 셀 인에이블 신호가 토글링되는 상황이 고려된다. 풀 셀이 인에이블될 때마다, 모델은 도출 I/O 신호의 현재 상태를 고려하여 적당한 행동을 결정한다. 도출 신호가 이미 풀 셀이 묶여 있는 동일의 논리 레벨(풀-업의 경우 논리1, 풀-다운의 경우 논리0) 이라면 풀 셀의 출력은 그 레벨에서 순간적으로 저항성 상태에 이른다. 도출 신호가 반대 극성의 강한 상태(풀-업의 경우 논리0, 풀-다운의 경우 논리1)라면, 또는 강한 미지 상태라면, 풀 셀은 천이시간 계산 도중에 저항성의 미지("R") 상태를 반대 레벨의 저항성 상태로(도9의 합성 신호에 대해서 나타낸 것과 유사한 방법으로) 통과시킨다.

4) 사용자는 동일한 패드(이것은 내부와 외부의 조합일 수도 있다)에 풀-업과 풀-다운이 모두 존재하도록 특정할 수 있다. 풀-업과 풀-다운이 모두 동시에 인에이블되고, 이 시간 동안에 강한 신호가 존재하지 않는다면, 결과로서 발생되는 도출 상태는 하나의 풀 셀이 다른 것보다 강하더라도 저항성 미지("R") 상태이다.

다음에서는 스플릿 I/O 모델의 사용자에게 가해지는 몇 가지 영향에 대해서 설명한다.

1) 스플릿 I/O 기술은 양방향 신호의 사용자에게 영향을 끼친다. 최악의 경우의 효과는, 그 시뮬레이션 결과가 도출 신호에 추가하여 각 양방향 패드 셀 발생에 대한 입력전용 및 출력전용 신호를 포함한다는 것이다. 이 각 신호들은 시뮬레이션 결과의 분석시에 설계 테스트 툴로서 사용된다. I/O 인에이블 신호는 더이상 시뮬레이션 출력에 포함될 필요가 없다.

2) 저항성 상태의 출력값 발생에 대한 모델링 변화는 내부 풀 셀이나 외부 풀-업 저항을 사용하는 모든 사용자에게 영향을 끼친다. 이것은 입력, 출력 또는 I/O 패드와 관련하여 풀 셀/저항이 사용되는지의 여부와 무관하게 발생한다. 즉 모델링 변화는 모든 종류의 패드에 영향을 끼친다. 그러나 풀 셀/저항을 사용하면 사용자가 시뮬레이션을 수행하는 방식에 어떠한 변화도 필요치 않다. 외부 풀-업 저항의 사용자는 심셋업 파일에서 외부저항에 어떤 패스가 접속되어 있는지와 풀 저항의 세기(전류 소멸/발생률)를 특정할 필요가 있다. 혼합된 전압을 지원하는 라이브러리에 있어서, 사용자는 또한 외부 풀-업에 접속되는 전압 레벨을 특정할 필요가 있다. 이 예들이 표3에 나타나 있다.

표3의 시뮬레이션 셋업(setup) 파일은 시뮬레이션에 사용하기 위한 다양한파라미터와 구조를 특정하는 대표적인 파일이다.

[표 3]

심셋업에서 외부 풀-업 정보를 처리하는 것이 더 논의된다. 풀-업의 세기는 표3에 나타낸 바와 같이 pullup_current와 pullup_voltage 키워드를 사용하여 심셋업 파일에서 특정된다. 외부 풀-업이 특정되지 않으면 즉 0의 세기가 주어지면, 그리고 셀이 오픈 드레인이 아니면 그 효과는 풀-업을 제거하는 것이다. 셀이 오픈 드레인의 경우 pullup_current와 pullup_voltage가 특정되지 않으면 스플릿 I/O 모델은 default_current와 default_voltage를 사용한다. (오픈 드레인으로부터 외부 풀-업을 제거하는 유일한 방법은 pullup_current 또는 pullup_voltage를 0으로 특정하는 것이다). Node5RC가 풀-업 지연을 계산한다.

Node5RC는 다음의 방정식을 이용하여 외부 풀-업의 지연을 계산한다. 이 방정식은 저항성 모델을 이용하여 0에서 1.5볼트(임계값)까지의 상승시간을 계산한다. RefVoltage와 Pullup Current는 심셋업 파일에서 pullup_voltage와 pullup_current 키워드를 이용하여 특정된다.

[표 4]

외부 풀업 지연 계산

표5에서 작성된 코드는 VeriLog 시뮬레이터로 동작시킬 수 있는 스플릿 I/O 모델 소프트웨어의 코드이다. 다른 종류의 시뮬레이터도 이 코드의 기저가 되는 원리와 기법과 전술의 설명에 부응하고 그 특정 시뮬레이터들에 필요한 특정의 동작 특성을 갖는 프로그래밍 언어에 부응하면 사용될 수 있다.

[표 5]

스플릿 I/O 패드 모델 코드 리스팅

이하, 출력 파일에 기록하는 것에 대해서 설명한다.

도11을 참조하면, 논리 시뮬레이션 블록(112)은 여러 종류의 입력 정보를 얻어 출력 파일(114)을 발생하는 것이 도시되어 있다. 실제 논리 설계 자체는 108로 부터 입력된다. (AT&T MPD로부터 상용화된) Node5RC와 같은 지연 계산기(104)의 결과인 지연값(106)도 시뮬레이터(112)로 입력된다. 지연값(106)은 심셋업이라고 알려진 시뮬레이션 셋업 파일(102), 셀과 모델 라이브러리(110)에 포함된 지연 정보, 그리고 실제 논리 설계(108)에 의해서 제공된 파라미터들을 이용하여 계산된다. 심셋업 파일(102)도 시뮬레이터에 의해서 사용하기 위한 정보를 제공한다. 시뮬레이션 중에 인가되어야 할 실제 자극과 감시/추적되어야 할 네트/노드의 목록은 파일(103)에서 특정된다. 최종으로 (전술된 VS500 라이브러리와 같은) 라이브러리(110)로부터 자세히 설명된 셀/모델은 시뮬레이터로 입력되고 시뮬레이션 되어야 할 특정의 논리 설계에 대한 실제 시뮬레이션의 사양을 제공한다. 시뮬레이션 중에 시뮬레이터는 압력 자극과 그 결과로 얻어지는 네트/노드 값 모두 (내부와 외부 모두)를 포함하여 다양한 값을 출력시킨다. 이 시뮬레이션 결과들은 다른 설계 테스트 툴에 의한 후속처리를 위해 출력파일(114)에 기억된다.

시스템은 각 I/O 패드 셀에 대한 발생 명칭(발생 명칭이란 한 모델 내부의 노드나 네트 명칭에 대한 이름이며 모델 외부인 정규 노드나 네트 명칭에 반대이다)의 사용을 통해 스플릿 I/O 모델의 내부 신호를 로깅하도록 시뮬레이터에게 지시할 수 있다. 이는 발생 명칭 정보가 시뮬레이터에 의한 사용을 위해 액세스될 수 있을 것을 필요로 한다. 바람직한 실시예에서 도11의 Worksheet 데이터베이스(103) (Worksheet는 AT&T MPD에서 상용화 한 것으로서, 특정 시뮬레이터의 특정 신택스(syntax)/포맷에 독립적으로 다양한 시뮬레이터 파라미터를 특정하기 위한 사용자 편의적인 프런트 엔드(user-friendly front end)를 가능하게 하는 설계 테스트 툴임)에 기억된다. 통상 발생 명칭은 Worksheet 데이터베이스가 초기에 생성될 때 네트 목록에서 자동으로 추출된다. 도시되지 않은 플로우에서 발생 명칭은 Worksheet에 의해 생성될 수 있다. 다른 경우에서는 사용자가 발생 명칭 정보를 Worksheet 데이터베이스로 입력시킬 필요가 있다.

이상에서 살펴본 바와 같이, 스플릿 I/O 기술은 새로운 모델링 능력을 제공한다. 이 능력은 중간-사이클(mid-cycle) I/O(사이클 경계 이외의 시간에 입력자극을 턴온 및 턴오프 시킬 수 있음)와 개선된 I/O 경합 처리를 포함한다. 이전의 설계 테스트 툴 형태에서, 시뮬레이션 출력 파일에서 이용가능한 정보는 이 능력을 허용하는데 불충분하였다. 스플릿 I/O 기술은 I/O 신호에 존재하는 데이터의 방향을 충분히 분석하는데 필요한 부가정보를 갖는 설계 테스트 툴을 제공한다. 이것은사용자에게 시뮬레이션 동안에 발생할 수 있는 여러 형태의 파형에서 보다 큰 유연성을 제공한다.

저항성 상태의 개선된 모델링은 2가지 목적으로 제공된다. 첫째, 부정확한 저항성 상태가 회로 입력을 제어하는데 사용될 때 나타나는 부정확한 설계 기능성을 없앤다. 둘째, 설계 테스트 툴이 저항성 신호에 대한 적당한 스트로브 배치를 추출할 수 있도록 한다. 이러한 변화가 없으면, 저항성 상태의 스트로빙을 포함하는 설계 테스트 툴에 의해 생성되는 패턴은 종종 테스트 오류를 초래한다. 이러한 상황은 패턴을 수정하기 위해 수동적으로 - 그리고 때로는 다수의 - 변화를 필요로 한다. 모든 설계의 대부분은 일부 형태의 풀 저항(내부 및/또는 외부)을 이용하므로, 이것은 테스트 패턴 개발을 자동화하려는 노력에서 중대한 문제가 된다.

이상에서, 본 발명의 바람직한 실시예를 도시하고 설명하였지만, 여기서 기재된 구성으로 한정되지 않고, 첨부된 특허청구 범위에서 정의된 바와 같은 본 발명의 범위 내에 있는 모든 수정 및 변경에 대해서 그 권리가 보장된다는 것이 이해될 것이다.

Claims

외부 소스로부터 패드 셀로 공급되는 데이터를 나타내는 값을 갖는 입력 노드;

상기 패드 셀로부터 출력으로 공급되는 데이터를 나타내는 값을 갖는 출력 노드; 및

상기 입력 노드 및 출력 노드에 연결되어, 상기 입력 노드 값 및 출력 노드 값의 조합을 나타내는 값을 갖는 도출(resolved) 노드를 포함하는 개선된 패드 셀 모델.
제1항에 있어서,

상기 도출 노드 값은 또한 패드 셀에 연결된 저항의 적어도 일부분을 모델링 하는 저항성 데이터의 조합을 나타내는 개선된 패드 셀 모델.
제1항에 있어서,

상기 입력 노드를 상기 도출 노드에 선택적으로 접속시키기 위한 수단을 더 포함하는 개선된 패드 셀 모델.
I/O 패드;

출력 구동기;

상기 I/O 패드와 상기 출력 구동기 사이에 연결되는 버퍼; 및

상기 I/O 패드에 연결되며, 입력 및 출력을 갖는 입력 수신기 - 상기 입력 수신기는 상기 입력을 상기 출력에 직접 연결하거나 또는 제2 버퍼를 통해 연결하기 위한 수단을 포함함 - 를 포함하는 개선된 패드 셀 시뮬레이션 모델.