JPH08115350A - 双方向信号のモデル化装置及び方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 電気回路のシミュレーションのための改良し
た回路モデルを提供する。 【解決手段】 双方向のパッド・セル、内部のプルセル
／抵抗と全てのタイプのパッド・セルとの相互作用、そ
して外部プルセル／抵抗と全てのタイプのパッド・セル
との相互作用とをモデル化するデザイン装置である。こ
のモデル化手段は、双方向パッドに３つの分離ピンすな
わち入力専用ピン、出力専用ピン、そして解決ピン、の
使用を含む。ここで解決ピンはプルアップ／ダウンの抵
抗／セルによって供給される抵抗性データと同様の、入
力データと出力データの組合せを反映する。モデルはチ
ップ・レベルとシステム・レベルのシミュレーションと
して使用可能な二つのオペレーション・モードを提供す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は電気回路特性のモデル
化、特に集積回路でのＩ／Ｏ若しくは双方向パッド・セ
ルのモデル化に関する。

【０００２】

【従来の技術】集積回路のデザインは、与えられた一つ
の基板により多くの回路が実現されるに従ってより複雑
さを増している。回路の集積度が増すに従い、回路の機
能も増大し、結果として自動回路デザイン・ツールが必
要となっている。これらのデザイン・ツール（以下、こ
れをデザイン・テスト・ツールという）は論理入力、シ
ミュレーション、そしてテストパターン生成における回
路デザインを補助してくれる。

【０００３】集積回路デザインのシミュレーションは、
回路に与えられるいくつかのタイプの入力から得られる
信号を生成するために、シミュレーターが使用するモデ
ル、若しくは他のタイプの情報に一般的には依存してい
る。この入力と応答との相関タイミングは高速に動作す
る回路にとっては決定的に重要なものである。

【０００４】特に重要なのは、シミュレートされた応答
が、回路の物理的な動作状況を実際に良く反映している
かどうかである。予期したものと実際の応答とが一致す
ることは、論理回路デザインそのものばかりでなく、実
際に具体化された回路をテストするために使用するテス
トパターンにとっても重要である。論理回路にとって間
違ったタイミングは、実際に具体化した集積回路中に論
理エラーを誘発することとなる。テストパターンにとっ
て間違ったタイミングは、テストにおいて実際の回路応
答にマッチしない入力と期待出力を有すテストパターン
を生成することとなる。

【０００５】集積回路の入力と出力（Ｉ／Ｏ）ピンのモ
デル化とシミュレーションは、一つのバスに信号をドラ
イブしたりレシーブするような、双方向特性を有す多く
のＩ／Ｏピンが、Ｉ／Ｏ信号をある電圧レベルにドライ
ブして競争（コンテンション）するため（そして時々、
相互の信号が衝突する場合がある）、特に面倒である。
このコンテンション状態が存在するとき、どの方向に
信号が伝達されるか（例えば、外部ソースからチップ内
部に向かうのか、チップ内部そのものによってドライブ
されチップ外部に向かうのか）を決定することが不可能
となり、シミュレーションは間違った結果をもたらす。

【０００６】信号方向を決定する為のＩ／Ｏイネーブル
信号を使用した現在の方法では、実際の切り替えポイン
ト位置を提供してはいないし、いつコンテンションが発
生するかも特定しない。これらの制限は、高周波で動作
し、Ｉ／Ｏコンテンションの状態の存在を必要とするデ
ザインにとっては益々重要となっている。

【０００７】内部のプルセルと外部のプル抵抗の両方を
有したモデル化は、プルセル／抵抗を利用する信号の適
切なテストベクターをもたらすデザイン・テスト・ツー
ルを確かなものにすると同様に、シミュレーションの正
確性を増すことが必要である。不完全なそして／または
不正確なプルアップ／ダウン情報は、機能的に間違った
シミュレーションを行い、抵抗性状態をストローブ（す
なわち、値をチェックするもの）する位置を間違えるこ
ととなる。これらの問題は、過去数年間製造工程におけ
るテストの問題を繰り返し引き起こしてきた。

【０００８】デザイン解析のために、Ｉ／Ｏイネーブル
（Ｉ／Ｏ ｅｎａｂｌｅ）信号とＩ／Ｏ信号とを組み合
わせて使用しても、ミッド・サイクルＩ／Ｏ（ｍｉｄ−
ｃｙｃｌｅ Ｉ／Ｏ）の性能とコンテンション状態を適
切に取り扱うには十分な情報を提供しない。

【０００９】抵抗性状態モデリングの場合では、電流を
使った手法では正確なシミュレーション情報を提供しな
い。いくつかのケースでは、このような不正確さは、シ
ミュレーション中に展開されるデザイン機能の確かさを
危うくするものである。さらに、製造テストで抵抗性状
態をストローブすることが困難となる。

【００１０】

【発明が解決すべき課題】本発明の目的は、電気回路の
シミュレーションにための改良した回路モデルを提供す
ることである。

【００１１】本発明のさらなる目的は、シミュレーター
で使用するための改良されたＩ／Ｏパッド・セルモデル
を提供することである。

【００１２】本発明の更に別の目的は、集積回路のテス
トパターンの生成において正確なタイミング情報を提供
することである。

【００１３】

【課題を解決するための手段】双方向パッド・セルのモ
デル化、パッドセルと内部プルセル／抵抗の相互影響、
パッド・セルと外部プルセル／抵抗の相互影響のための
デザインシステムが提供される。新たなモデル化技術
は、ここではスプリット−Ｉ／Ｏモデリング（ｓｐｌｉ
ｔ−Ｉ／Ｏ Ｍｏｄｅｌｉｎｇ）とも呼ばれ、各双方向
パッド・セルモデルに３つの分離したピン：入力専用ピ
ン（ａｎ ｉｎｐｕｔ−ｏｎｌｙ ｐｉｎ）、出力専用
ピン（ａｎ ｏｕｔｐｕｔ−ｏｎｌｙ ｐｉｎ）、そし
て解決ピン（ａ ｒｅｓｏｌｖｅｄ ｐｉｎ）、を使用
する。入力専用ピンは外部ソースからパッドに供給され
るデータ（加えられる強いデータ（ｓｔｒｏｎｇ ｄａ
ｔａ））を反映する。出力専用ピンは、パッド・セルか
ら出力として供給されるデータ（出力ドライバーからの
強いデータ）を反映する。解決ピンは、プルアップ／ダ
ウンの抵抗／セルによって供給された抵抗性データ（す
なわち、抵抗性状態（ｒｅｓｉｓｔｉｖｅ ｓｔａｔ
ｅ））の効果を有すばかりでなく、入力と出力データの
組合せも反映する。

【００１４】出力専用ピンと解決ピンは、パッド・セル
モデルの中の内部、若しくは隠されたピンとして置かれ
る。これらのピンは、与えられたライブラリーのＩ／Ｏ
パッド・セル用のモデルに包含される。これらのピン名
は、Ｏ＿ＯＮＬＹ又はＯＵＴＰＵＴ＿ＯＮＬＹ（ｔｈｅ
ｏｕｔｐｕｔ−ｏｎｌｙ ｐｉｎ）と、ＲＥＳＯＬＶ
ＥＤ（ｔｈｅ ｒｅｓｏｌｖｅｄ ｐｉｎ）と名前付け
られている。存在するパッドピンは入力専用ピン（ｔｈ
ｅ ｉｎｐｕｔ−ｏｎｌｙ ｐｉｎ）としての役割をす
る。システムは、各Ｉ／Ｏパッド・セル用の派生名（ｏ
ｃｕｒｅｎｃｅｎａｍｅ）を使用して、内部信号のログ
（記録）を行うようにシミュレーターに指示することが
できる。

【００１５】スプリット−Ｉ／Ｏモデルは、二つのオペ
レーションモードを提供し、チップレベルかシステムレ
ベルのシミュレーションのどちらかに使用できる。

【００１６】

【実施例】特定用途向け集積回路（ＡＳＩＣ）を含む集
積回路のデザインにおいて、論理入力、シミュレーショ
ン、レイアウト、テストパターン生成、その他の論理デ
ザイナーを支援するために、多くの種類のデザイン・テ
スト・ツールが利用されている。これらのツールはその
技術分野では周知である。本発明は、集積回路デザイン
の特別な部分、特にＩ／Ｏパッド・セルを表すために使
用されるモデルである。このモデルはシミュレーターと
結合して使用され、集積回路の部分として具体化された
際の実際のＩ／Ｏパッド・セルの動作を合成するもので
ある。

【００１７】図１０は、集積回路、特にＡＳＩＣをデザ
インするための典型的なデザイン方法論である。まず、
デザインの最初の計画が９０で行われる。９１におい
て、標準のＣＡＥ／ＣＡＤツール、例えばＣａｄｅｎｃ
ｅ Ｄｅｓｉｇｎ Ｓｙｓｔｅｍｓ，Ｍｅｎｔｏｒ Ｇ
ｒａｐｈｉｃｓ、Ｓｙｎｏｐｓｉｓ、そしてＶｉｅｗｌ
ｏｇｉｃから提供されているもの、を使用してデザイン
が入力される。論理入力には、Ｆｔ． Ｃｏｌｌｉｎ
ｓ， ＣｏｌｏｒａｄｏにあるＡＴ＆Ｔ Ｇｌｏｂａｌ
Ｉｎｆｏｒｍａｔｉｏｎ Ｓｏｌｕｔｉｏｎｓ Ｃｏ
ｍｐａｎｙ， Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ Ｄ
ｉｖｉｓｉｏｎ（以下 ＡＴ＆Ｔ ＭＰＤという）から
提供されるＶＳ５００ Ｉ／Ｏ Ｃｏｍｐｉｌｅｒのよ
うなＩ／Ｏコンパイラーを使用したパッド・セルのコン
パイラーも含む。デザイン入力の後、ユーザーは任意に
９２で静的タイミング解析を行い（Ｓａｎ Ｊｏｓｅ，
ＣｌｉｆｏｒｎｉａにあるＣａｄｅｎｃｅ Ｄｅｓｉ
ｎｇ Ｓｙｓｔｅｍから提供されるＶｅｒｉＴｉｍｅの
ようなツールを使用）、同様に９３において、後のシミ
ュレーションで使用するための入力波形を生成する（Ａ
Ｔ＆Ｔ ＭＰＤから出されているＷｉｓｉｌ のような
ツールを使用）。そのような入力波形を作成した後、同
じシミュレーターを使用して、ユーザーは９５において
任意に実時間シミュレーションを実行できる。このよう
なシミュレーションのステップで、本発明は役立つこと
ができる。ここで特に詳細に記述されたモデルは、 Ｃ
ａｄｅｎｃｅ Ｄｅｓｉｎｇ Ｓｙｓｔｅｍから提供さ
れる Ｖｅｒｉｌｏｇ ｓｉｍｕｌａｔｏｒで使用され
るように記載されている。シミュレーションした後、９
６において ＡＴ＆Ｔ ＭＰＤから提供されるＰｏｗｅ
Ｃａｌｃ ｔｏｏｌを使用して電力解析が任意に実行で
きる。このシミュレーション結果は、９７で好ましくは
検証用デザイン・テスト・ツール（これもまたＡＴ＆Ｔ
ＭＰＤで提供されている）で検証れさる。次に、Ｎｅ
ｔＣｈｅｃｋｅｒ（同様にＡＴ＆Ｔ ＭＰＤで提供）と
呼ばれるネットチェック・ツールが９８で実行される。
レイアウト９９、ポストレイアウト検証１００、そして
プロトタイプ１０１は、業界では標準であり、ここで述
べられる本発明の理解には重要ではない。

【００１８】上述したように、論理シミュレーターは業
界で良く知られるところであり、Ｖｉｅｗｌｏｇｉｃ，
Ｃａｄｅｎｃｅ， Ｍｅｎｔｏｒ Ｇｒａｐｈｉｃ
ｓ，Ｚｙｃａｒｄ，そしてＩｋｏｓのような企業から提
供されている。これらのシミュレーターは、デバイスレ
ベルのシミュレーションばかりでなく、モデル動作シミ
ュレーション（Ｂｅｈｖｉｏｒ−ｍｏｄｅｌ ｓｉｍｕ
ｌａｔｉｏｎ）をも可能となっている。モデル動作シミ
ュレーションでは、シミュレートされる集積回路の特有
のサブセットは、様々な入力に対し応答信号を生成する
プログラミング・モデルにとって代わられる。ここで述
べられるスプリット−Ｉ／Ｏモデルは、業界で知られて
いる標準のモデル動作インターフェース、プロトコル／
プログラミング・インターフェースに加えられる。従っ
て、このモデル用に使用されるデザイン技術は、この後
でリストとして表示するように、Ｖｅｒｉｌｏｇシミュ
レーターのための固有の手法や道具とともにここでは述
べられている。他のタイプのシミュレーター用の固有の
モデルを生成するために、ここで述べる技術を追加する
のはルーチン・コーディング（ｒｏｕｔｉｎｅ ｃｏｄ
ｉｎｇ）の問題である。

【００１９】次の論議において、論理状態（ｌｏｇｉｃ
ｓｔａｔｅ）は、適当なステート・キャラクタ（ｓｔ
ａｔｅ ｃｈａｒａｃｔｅｒ）で参照される。使用され
るステート・キャラクタのリストは表１で示され、これ
らは論理の状態／強さの組合せを表す。

【００２０】

【表１】ステート・キャラクタ 希望するモデル動作の例を提供するために波形ダイアグ
ラムが使用される。表２は各異なった強さを表すため
の、波形ダイアグラムにおいて使用される線種を示して
いる。

【００２１】

【表２】 波形強度 入力専用（ｉｎｐｕｔ−ｏｎｌｙ）ピン、出力専用（ｏ
ｕｔｐｕｔ−ｏｎｌｙ）ピン、そして解決（ｒｅｓｏｌ
ｖｅｄ）ピンに現れる信号を記述するため、図１での波
形を考える。この例では、Ｉ／Ｏピンは、２０で示され
るように最初は入力モードであり、外部ソースからドラ
イブされる論理１の状態であることを示している。Ｉ／
Ｏは、つぎに２２で示されるようにアウトプット・モー
ドに切り替わり、パッド・セルからドライブされる論理
０の状態となる。解決信号（ｒｅｓｏｌｖｅｄ ｓｉｇ
ｎａｌ）は、入力専用及び出力専用信号に基づいて、シ
ミュレーターによって決定される解決信号値となる。イ
ネーブル信号（ここでは示していない）は、データを出
力している領域２２では’アクティブ（活性）’とな
り、データを入力している領域では’インアクティブ
（不活性）’となる。この例で、解決信号２４と組み合
わしてＩ／Ｏイネーブル信号を使用すれば、解決波形の
どの部分が入力データを表し、どの部分が出力データを
表しているかを決定するに十分である。

【００２２】しかしながら、図２で示す波形を考える。
この例は、入力専用（ｉｎｐｕｔ−ｏｎｌｙ）と出力専
用（ ｏｕｔｐｕｔ−ｏｎｌｙ）信号の使用を必要とす
ることを描いたＩ／Ｏコンテンション状態を示してい
る。最初、Ｉ／Ｏは２４で示すように外部ソースによっ
てドライブされ論理１を持つ入力モードである。次に、
２６で示したように、Ｉ／Ｏはパッド・セルからドライ
ブされる論理１を持つ出力モードに切り替わる。この結
果、コンテンション状態が起こり、入力と出力信号とも
論理１に信号をドライブしようとする。解決信号は、出
力信号がターンオンしたことを反映せず、２８で示した
ように入力信号と出力信号がハイ・インピーダンス状態
になるまで論理１のままである。

【００２３】この場合、Ｉ／Ｏイネーブル信号は出力が
ターンオン−オフするおおよその時間を示すが、入力回
路によってイネーブル信号が検出される時間と実際に出
力信号が出力される時間との内部の遅延があるため、正
確なターンオンとターンオフ時間を示すこととにはなら
ない。低速度のデザインを扱うには、Ｉ／Ｏイネーブル
の伝達と実際のターンオン／オフ時間の遅延は無視でき
る。しかし、高速度に実行する回路にとっては、これは
非常に重要となり、Ｉ／Ｏスイッチ・ポイントの正確な
位置が決定されなければならない。出力専用信号はター
ンオン／オフ・ポイントに関し正確な情報を提供する。
それ故、出力専用信号の使用が必要となる。

【００２４】上述したように、Ｉ／Ｏイネーブル信号は
出力のターンオン／オフ時間のなんらかの提示を行う。
そして、出力専用信号は、Ｉ／Ｏパッド・セルそれ自身
によって提供されるデータの状況を完全に示す。しかし
ながら、Ｉ／Ｏイネーブル信号や出力専用信号、そして
解決信号とも、入力データがターンオフする時間の指示
は提供しない。テスターは、シミュレーション中に外部
刺激として入力される入力波形を発生するようにプログ
ラムされなければならないため、デザイン・テスト・ツ
ールは与えられる正確な入力波形を決定することを必要
とする。この決定を行うには、より多くの情報を必要と
する。入力専用信号がこの情報を提供する。それ故、入
力専用信号の使用が必要となる。

【００２５】入力専用信号と出力専用信号は、方向の決
定とターンオン／オフ時間の決定の両方のための十分な
情報をデザイン・テスト・ツールに提供するが、解決信
号のみが、入力専用信号、出力専用信号、内部プルセル
（もしあれば）、そして外部プル抵抗（もしあれば）を
混合して得られる信号に関する情報を内包する。解決信
号は、抵抗性構成部品（ｒｅｓｉｓｔｉｖｅ ｃｏｍｐ
ｏｎｅｎｔｓ）の寄与を反映する唯一の信号であり、デ
ザイン・テスト・ツールが各Ｉ／Ｏパッド・セル毎に双
方向信号の状態を完全に把握できるように提供されなけ
ればならない。結果として、入力専用信号、出力専用信
号、そして解決信号は、デザインにおける各双方向パッ
ド・セルのためにシミュレーション・出力ファイルに含
まれる。双方向パッド・セルモデルは、２つのモード：
テスター・コンパチブル・モードとシステム・シミュレ
ーション・モード、で動作する。ｓｉｍｓｅｔｕｐファ
イルのＴＥＳＴＥＲ＿ＥＭＵＬＡＴＩＯＮ ｋｅｙｗｏ
ｒｄは特定のシミュレーションで使用するモードを選択
するのに使用される。シミュレーターのなかには、シミ
ュレーターを実行するときに、コマンドラインにパラメ
ータとしてＴＥＳＴＥＲ＿ＥＭＵＬＡＴＩＯＮ ｋｅｙ
ｗｏｒｄを入力することを必要とするものもあることに
注意を要する。ｓｉｍｓｅｔｕｐファイルにしろコマン
ド実行パラメータにしろ、ＴＥＳＴＥＲ＿ＥＭＵＬＡＴ
ＩＯＮを設定することがテスター・コンパチブル・モー
ドの使用であることを意味する。テスター・コンパチブ
ル・モードでは、双方向パッド・セルモデルの３つのピ
ンが上述した情報を提供する。システム・シミュレーシ
ョン・モードでは、入力専用信号と解決信号間の絶縁が
取り除かれ、二つの信号は同等となる。そのためシステ
ム・シミュレーション・モードでは、他の構成部品（コ
ンポーネント）をパッドピン（入力専用信号）に接続す
ることが必要となるかもしれない。この信号は、パッド
へ何が入力されているかを反映するばかりでなく、パッ
ドに接続された他の部品がパッド出力に作用できるよう
に出力を反映する。このため、システム・シミュレーシ
ョン・モードで生成されたシミュレーション結果は、製
造テストの目的のためにテストパターンを生成するには
使用されないかもしれない。ここで使用する’反映’と
いう語は、’示す’、あるいは’結果としてもたらす、
若しくは現す’といった意味である。

【００２６】前に記述したように、各ライブラリーの各
双方向パッド・セル・モデルは３つの必要な信号を提供
する。次のセクションでは２つのタイプの手段／手法を
述べる。両ケースとも、出力専用ピン（Ｏ＿ＯＮＬＹ）
と解決ピン（ＲＥＳＯＬＶＥＤ）は内部ピンとして形成
され、デザインにおいて他の信号とは接続できないこと
に注意する。

【００２７】上述したように、セル・ライブラリーには
すべてのＩ／Ｏパッド・セルで要求される新たな２つの
信号：入力専用信号と出力専用信号、がある。これらの
信号は当業者に容易に知られているセルモデルに新たな
構成部品（コンポーネント）を追加することによって得
られる。セルモデルを有す好ましいライブラリーはＡＴ
＆Ｔ ＭＰＤより提供されるＶＳ５００そしてｎｏｎ−
ＶＳ５００である。ｎｏｎ−ＶＳ５００ライブラリーで
は、電気回路構成部品の全ては双方向パッドセルそのも
のに追加されている。図３は、内部プルアップ・セル３
２と結合した修正されたパッド・セル３０を示す。内部
プルアップ３２は完全に任意であるが、Ｉ／Ｏパッド・
セルへの接続部３４はパッド・セル・モデルに追加され
た絶縁バッファ３８（絶縁バッファは実際にはシリコン
には存在しない）によって出力ドライバー３６から絶縁
されていることをここで明らかに示していることに注意
する。さらに、この例ではｎｏｎ−ＶＳ５００ライブラ
リーにおいて唯一の固有Ｉ／Ｏパッド・セルを示してい
るが、ｎｏｎ−ＶＳ５００の全てのパッド・セルについ
て変更可能であることにも注意すべきである。

【００２８】修正前の実際に存在するＩ／Ｏパッド・セ
ルは、スタック状のｐチャンネルとｎチャンネルの１対
からなるトランジスタの出力ドライバー３６、及びＩ／
Ｏパッド４８からなる。パッド・セル３０内の要素３８
と４０は追加された新たな電気回路構成部品を示す。電
気回路構成部品３８は絶縁バファであり、出力専用信号
がＰＣＨ／ＮＣＨピン３５と３７以外からのセルへの入
力によって影響されないように保証している。レシーバ
ー電気回路構成部品４０はより複雑である。これは任意
の外部プルアップ抵抗４２を含み、その状態と強度はｓ
ｉｍｓｅｔｕｐファイルにおいてキーワード（ｋｅｙｗ
ｏｒｄｓ）を通じて制御される（下記表３を見よ）。こ
れはさらにいくつかの切り替え可能な電気回路構成部品
４３を含み、ＴＥＳＴＥＲ＿ＥＭＵＬＡＴＩＯＮ ｋｅ
ｙｗｏｒｄによって制御される。切り替え可能な電気回
路構成部品は入力専用信号を絶縁（スイッチ・ダウン
（ｓｗｉｔｃｈ ｄｏｗｎ））するか、あるいは直接に
入力専用信号を解決信号に接続（スイッチ・アップ
（ｓｗｉｔｃｈ ｕｐ））するかを選択する。テスター
・コンパチブル・モードでは、バファ４４は入力専用信
号を解決信号から絶縁するのに使用される。システム・
シミュレーション・モードでは、線４６が入力専用信号
と解決信号を直接接続し、データが両方に流れるように
している。

【００２９】図４は、第２の手段を示し、ここでは第２
のタイプの（ＶＳ５００ライブラリーからの）双方向パ
ッド・マクロが修正されて、必要な信号が提供される。
この第２の手段は双方向パッドマクロ５０を作り出すた
めにＩ／Ｏコンパイラーによって接続されたリーフセル
（ｌｅａｆ ｃｅｌｌｓ）を有す。ここには入力リーフ
セル（ｉｎｐｕｔ ｌｅａｆ ｃｅｌｌ）５２と出力リ
ーフセル（ｏｕｔｐｕｔ ｌｅａｆ ｃｅｌｌ）５４が
ある。プル・リーフセル５６は、もし内部プルアップ、
プルダウン、あるいはキーパー（ｋｅｅｐｅｒ）を望む
ならば、追加される。

【００３０】第１の手段にあるように、要素３８と４０
は追加された新たな電気回路構成部品である。要素３８
と４０は、図３に関連して前述したものと同一のもので
ある。Ｉ／Ｏコンパイラーは、出力専用信号としての固
定信号名Ｏ＿ＯＮＬＹと解決信号としてのＲＥＳＯＬＶ
ＥＤを使用したパッドマクロを作り出すように、リーフ
セル間にこの電気回路構成部品を追加する機能を持つ。

【００３１】ここで、内部プル抵抗モデリングについて
述べることとする。議論のために、内部プル抵抗は、パ
ッド・セルに接続可能なプルアップとプルダウンセルで
あって、図３の要素３２あるいは図４の要素５６のよう
に集積回路（ＩＣ）内に配置される。お互いに接続され
たこれらのセルとパッド・セル間の相互影響は、過去に
おいて問題の部分であった。

【００３２】信号を強い状態（ｓｔｒｏｎｇ ｓｔａｔ
ｅ）から反対極性の抵抗性状態（ｒｅｓｉｓｔｉｖｅ
ｓｔａｔｅ）に即座に遷移させてしまう（例えば、強い
論理０状態から抵抗性論理１状態への遷移）状況があ
る。しかしこの動作は現実的ではなく、次の二つの問題
を有する。すなわち、デバイスへの間違った入力とデバ
イスからの間違った出力である。これらの問題それぞれ
は、以下でより詳細に論議される。Ｉ／Ｏパッド・セル
と内部プルアップセルとの組合せはこれらの問題を記述
するのに使用される。その構成は図５で示されている。

【００３３】間違った入力データに関する問題は、入力
及び双方向信号についてのみに該当する。発生可能な潜
在的な問題を理解するために、図５の回路と図６の関連
したタイミング・ダイアグラムを参照しながら次の状況
を考える。もしＩ／Ｏパッド４８への入力として強い論
理０状態を加えた後、その入力を取り去った場合、図６
の６０で示すように、パッドへの入力は、強い論理０か
らハイ・インピーダンス状態に移る。内部のプルアップ
３２は（この回路では、絶えずイネーブルである）この
とき、信号を抵抗性論理１状態につる（プルする）こと
になる。しかしながら、これはプルアップの強さとデバ
イスのクロック・レートに依存した有限の時間を必要と
する。これは数クロックサイクル程度の時間を要するだ
ろう。

【００３４】Ｉ／Ｏパッドの外側はこの時間を通してデ
ィスエイブル（不活性：ｄｉｓａｂｌｅ）であると仮定
すると、Ｉ／ＯパッドのＤＩピン６１に現れるデータは
論理０から論理１に変化する。ＤＩピン上のデータは、
潜在的に内部論理を制御するため、この変化は正確にモ
デル化しなくてはならない。もしあまりに早く論理１状
態となった場合は、シミュレーション中のデバイス動作
は、実際に組み立てられたＩＣの動作と異なったものと
なる。それ故、モデルでは、遷移時間を決定するため、
Ｉ／Ｏパッド４８の負荷容量と同様に、プル抵抗３２の
強度をも考慮しなくてならない。外部プル抵抗にとって
は、プル抵抗セルの強度（ソース・カレント／シンク・
カレント）と、各ピンの負荷容量値の両方とも、ｓｉｍ
ｓｅｔｕｐファイルで利用され、必要な計算を行うため
にシミュレーション中に使用される。これは強い状態か
ら反対極性の抵抗性状態への遷移について適用できる。
図６はこの状況でのパッドセル信号上の波形を示す。

【００３５】このタイプの遷移によって生じる実際の波
形をモデル化することは不可能であるが、適切な推定は
必要である。この遷移中のデータを有用なものとして扱
わないようにするため、波形のこの部分を未知のレベル
（ｕｎｋｎｏｗｎ ｌｅｖｅｌ）を有すものとしてモデ
ル化する必要がある。そして、この遷移の間にパッドに
ドライブされるいかなる強いデータも（それはパッドに
入力あるいはパッドから出力されたとしても）、遷移す
る抵抗性データよりも優先されるべきであるため、この
部分のモデルは抵抗性強度を有さなければならない。こ
れらの理由により、抵抗性の未知の状態（状態形式とし
て’Ｒ’）が、図６の６２で示すように使用される。

【００３６】デバイスからの間違った出力データに関す
る問題は、出力と双方向信号にのみ該当する。図５で示
され、前のセクションで使用された構成は、このタイプ
の問題を記述するためにも使用することができる。強い
論理０状態から抵抗性論理１状態への変化が急激に起こ
った場合、デザイン・テスト・ツールは、あたかも抵抗
性データが有意であって直ちにストローブできるように
なる。その結果テストベクターは、抵抗性データがまだ
遷移中であっても（すでの前もって述べたように、遷移
は実際には数クロックサイクルの幅で起こる）抵抗性デ
ータをストローブしようとする。これが起こると、デバ
イスはテスト中で不良（ｆａｉｌ）となる。テストエン
ジニアはこの不良が発生するたびにテストベクターから
ストローブをマニュアルで取り除かなければならない。
このようなマニュアルの労力は時間の浪費であり、避け
なければならない。図６で示すようなこの遷移領域で
の’Ｒ’状態の使用は、遷移がまだ完全に終わらないう
ちにストローブが発生することを避けることとなる。

【００３７】ここで、外部プルアップ抵抗モデリングを
述べることとする。この目的のために、図７の要素７０
のように、外部プルアップ抵抗は一つで、パッド・セル
に接続されているが、ＩＣの外に配置（前述したよう
に、これらの外部プルアップはパッド・セル／マクロモ
デルの部分である）されている。お互いに接続されたこ
れらの外部抵抗とパッド・セル間の相互影響は、過去に
おいて問題の部分であった。内部プルセルの場合と同様
に、信号を強い状態（ｓｔｒｏｎｇ ｓｔａｔｅ）から
反対極性の抵抗性状態（ｒｅｓｉｓｔｉｖｅ ｓｔａｔ
ｅ）に即座に遷移させてしまう状況がある。しかしこの
動作は現実的ではなく、内部プルセルについて以前に述
べたと同一の二つの問題を有する。これらの問題を記述
するため、次にＩ／Ｏパッド・セルと外部プルアップ抵
抗の組合せを使用して論述する。この構成は図７で示さ
れている。

【００３８】以前に引例した状態は、内部プルセルと同
様に外部プルアップ抵抗についても適用される。それ
故、このような状況のモデリングは内部プルトランジス
タに関し以前に述べられたモデリングとほとんど同一で
なければならない。主な異なった点は、下記の表３で示
したように、外部プルアップ７０の状態と強度がｓｉｍ
ｓｅｔｕｐファイルのキーワード（ｋｅｙｗｏｒｄｓ）
を介して完全に制御されていることである。

【００３９】この状況を例として、図８で示された波形
を考える。これらの波形では、まず最初にＩ／Ｏパッド
の出力がイネーブルされ、８０の強い論理０状態にドラ
イブされている。出力が８４でターンオフすると、外部
プルアップ抵抗からの抵抗性データはパッドを８４にお
いて抵抗性論理１状態につり始める。これらの波形は、
望ましいモデリングを示し、そこでは解決状態が’Ｒ’
状態で継続する。再度言うが、遷移時間は、プル抵抗の
強度とパッドの負荷容量を使用したモデルによって計算
される。

【００４０】次に述べることは、追加して論述するに足
るいくつかの特別なケースである。 １）いくつかのケースでは、ＳＣＳＩ（スモール・コン
ピュータ・スタンダード・インターフェイス(small-com
puter-standard-interface)を表し、業界標準として良
く知られている）パッド・セルがクロック信号をドライ
ブするために使用されるが、これは未知の入力状態を許
容できない。このため、ＳＣＳＩパッド・セルと組み合
わされた抵抗性状態のモデリングは、他のＩ／Ｏパッド
・セルのそれと幾分異なったものとなる。この技術は、
図９で示したように抵抗性の未知の場所に抵抗性のハイ
（Ｈ）とロー（Ｌ）の使用を含む。

【００４１】プルアップ時間は最良（ベスト）と最悪の
ケース（ワースト・ケース）のシミュレーション間で最
大に広がっている。両シミュレーションとも、強い論理
０状態から、出力ドライバーがターンオフし抵抗性論理
０状態Ｌへ遷移する信号を示している。ベスト・ケース
では、ひと刻みのシミュレーション後（すなわち、線
種”− ”で示したところ）にプルアップ状態Ｈに遷移
する。ワースト・ケースでは、信号は最大のプルアップ
遅延（プルアップ強度とピンの負荷容量とを使用して計
算された）まで抵抗性論理０状態にとどまっている。合
成シミュレーション（コンポジット）、すなわちベスト
・ケースとワースト・ケースのタイミングが合わさり一
つのシミュレーションとなったもの、では、結果の波形
は、一刻みの間は抵抗性論理０の状態Ｌに遷移し、それ
からワースト・ケースにおけるプルアップ時間で信号が
抵抗性論理１の状態Ｈとなるポイントまでの時間中、抵
抗性の未知の状態’Ｒ’で遷移する信号となる。

【００４２】２）過去においては、オープン・ドレイン
構成は特別なケースとして扱われていた。ある状況下で
は、プルアップがたとえ図面に載っていなくとも、オー
プン・ドレイン・セルと組み合わせてプルアップを仮定
して使用されていた。しかしながら、多くの場合は、ユ
ーザーによって、”ノーマル（ｎｏｒｍａｌ）”出力と
Ｉ／Ｏセルをオープン・ドレインとして構成されてい
た。これらのセルは、オープン・ドレインと同一のプル
アップを仮定することはできない。この状況を避けるた
めに、そしてすべての出力とＩ／Ｏパッド・セルモデル
の抵抗性状態が一致することを確かなものとするため、
この種の仮定を除くことが望ましい。もしプルアップを
望むならば、ユーザーによって特定する必要がある（す
なわち、内部プルアップセルは図に表し、外部プルアッ
プ抵抗はｓｉｍｓｅｔｕｐファイルに規定しなければな
らない）。これによってユーザーは、シミュレーション
中にオープン・ドレイン信号での抵抗性状態の発生の有
無を完全に掌握できる。

【００４３】３）内部プルセルのイネーブル信号がシミ
ュレーション中にトグルする状況が特別なケースとして
考えられる。プルセルがイネーブルとなったときはいつ
でも、モデルは適切な動作を決定するために、解決Ｉ／
Ｏ信号の電流状態を考える。もし解決信号が、プルセル
がつながれた（プルアップでは論理１、プルダウンでは
論理０）論理レベルとすでに同一である場合、プルセル
の出力はそのレベルの抵抗性状態に直ちに達する。も
し、解決信号が反対極性（プルアップで論理０、プルダ
ウンで論理１）の強い状態であるならば、若しくは、強
い未知の状態（ｕｎｋｎｏｗｎ ｓｔａｔｅ）であるな
らば、プルセルは、反対レベルの抵抗性状態に向かう途
中、（図９のコンポジット信号で示した様な方法で）算
出された遷移時間の間に抵抗性の未知状態’Ｒ’を通っ
ていく。

【００４４】４）ユーザーは、同一のパッドにプルアッ
プとプルダウンの両方を規定することが可能である（こ
れらは内部と外部の組合せとなるかもしれない）。プル
アップとプルダウンの両方が同時にイネーブルとなると
すると、そしてこの時間中強い信号が存在しないとする
と、その結果、解決状態はたとえひとつのプルセルが他
よりも強いとしても、抵抗性の未知状態’Ｒ’となる。

【００４５】次に、スプリット−Ｉ／Ｏモデルのユーザ
ーに与えるいくつかの影響について述べる。

【００４６】１）双方向信号のユーザーは、スプリット
−Ｉ／Ｏ技術によって影響される。ワースト・ケースの
効果は、シミュレーション出力が、解決信号に加えて、
各双方向パッドセルに入力専用と出力専用の信号を含む
ことである。それらの信号のそれぞれは、シミュレーシ
ョン結果を解析する際デザイン・テスト・ツールに役立
つものである。それ故、Ｉ／Ｏイネーブル信号はシミュ
レーション出力に含まれる必要がなくなる。

【００４７】２）内部プルセル、あるいは外部プルアッ
プ抵抗のユーザーはいかなるものも、生成された抵抗性
状態の出力値に関してのモデル変更によって影響を受け
る。これは、プルセル／抵抗が入力、出力、あるいはＩ
／Ｏパッドと組み合わされて使用されているかどうかに
かかわらずに起こり、モデル変更が各タイプのパッドに
影響する。しかし、プルセル／抵抗の使用は、ユーザー
がシミュレーションを実行するうえで、何等の変更も要
求しない。外部プルアップ抵抗のユーザーは、ｓｉｍｓ
ｅｔｕｐファイルで外部抵抗に接続されるパッドとプル
抵抗の強度（シンク電流／ソース電流の割合）を規定す
ることを要求される。合成した電圧をサポートするライ
ブラリーにとって、ユーザーはさらに、外部プルアップ
が接続する電圧レベルを規定することが要求される。こ
の例が下記表３で示されている。表３のシミュレーショ
ン・セットアップ・ファイル（ｓｉｍｓｅｔｕｐ）は、
シミュレーションで使用する様々なパラメータと構成を
規定する典型的なファイルである。

【００４８】

【表３】 ｓｉｍｓｅｔｕｐファイルでの外部プルアップ情報の取
り扱いは、さらなる議論を与えることができる。プルア
ップの強度は、上記表３に示したようにｐｕｌｌｕｐ＿
ｃｕｒｒｅｎｔとｐｕｌｌｕｐ＿ｖｏｌｔａｇｅキーワ
ードを使用して、ｓｉｍｓｅｔｕｐファイルで規定され
る。 もし、外部プルアップが規定されず、あるいは強
度０が与えられ、セルはオープン・ドレインでないとす
ると、その効果はプルアップを取り除いたことになる。
セルがオープン・ドレインで、もしｐｕｌｌｕｐ＿ｃｕ
ｒｒｅｎｔとｐｕｌｌｕｐ＿ｖｏｌｔａｇｅが規定され
ない（オープン・ドレインから外部プルアップを除く唯
一の方法は、ｐｕｌｌｕｐ＿ｃｕｒｒｅｎｔあるいはｐ
ｕｌｌｕｐ＿ｖｏｌｔａｇｅを０として規定することで
ある）場合は、そのときはスプリット−Ｉ／Ｏモデル
は、ｄｅｆａｕｌｔ＿ｃｕｒｒｅｎｔとｄｅｆａｕｌｔ
＿ｖｏｌｔａｇｅを使用する。プルアップ遅延はＮｏｄ
ｅ５ＲＣで計算される。

【００４９】Ｎｏｄｅ５ＲＣは、次の式を使って外部プ
ルアップの遅延を計算する。この式は、抵抗性モデルを
使用して０から１．５ボルト（閾値）への立ち上がり時
間を計算する。ＲｅｆＶｏｌｔａｇｅとＰｕｌｌｕｐＣ
ｕｒｒｅｎｔは、ｐｕｌｌｕｐ＿ｃｕｒｒｅｎｔとｐｕ
ｌｌｕｐ＿ｖｏｌｔａｇｅキーワードを使用して、ｓｉ
ｍｓｅｔｕｐファイルにおいて規定される。

【００５０】

【表４】 外部遅延時間計算 表５にリストされた次のコードは、ＶｅｒｉＬｏｇシミ
ュレーターで操作可能なスプリット−Ｉ／Ｏモデルのソ
フトウェア・コードである。他のタイプのシミュレータ
ーは、このコードの基本的な原則と手法、そして上記記
述とを、それらの特別なシミュレーションに要求される
動作プログラミング言語に適用して使用できるだろう。

【００５１】

【表５】 スプリット−Ｉ／Ｏモデル・コード・リスト ここで、出力ファイルへの書き込みについて述べる。図
１１を参照して、論理シミュレーション・ブロック１１
２は、多種多様なタイプの入力情報を得て、出力ファイ
ル１１４を生み出す。現実の論理デザインそのものは、
１０８から入力される。Ｎｏｄｅ５ＲＣ（ＡＴ＆Ｔ Ｍ
ＰＤで提供可能）のような遅延計算１０４の結果である
遅延値１０６も、シミュレーター１１２に入力される。
遅延値１０６は、ｓｉｍｓｅｔｕｐとして知られるシミ
ュレーション・セットアップ・ファイルによって供給さ
れるパラメータを使用して計算され、遅延情報はセル＆
モデル・ライブラリーと実際の論理デザイン１０８に含
まれる。ｓｉｍｓｅｔｕｐファイル１０２はさらに、シ
ミュレーターによって使用される情報を提供する。シミ
ュレーター中に実際に与えられる刺激（入力）と、モニ
ター／トラックされるネット／ノードのリストは、ファ
イル１０３で規定される。最後に、ライブラリー１１０
（前述したＶＳ５００ライブラリーのようなもの）の詳
細なセル／モデルはシミュレーターに入力され、シミュ
レートされる特別な論理デザインのため実際のシミュレ
ーションの詳細を提供する。シミュレーション期間中、
シミュレーターは、入力刺激と結果として得られるネッ
ト／ノード値（内外部両方）を含む様々な値を出力す
る。これらのシミュレーション結果は、デザイン・テス
ト・ツールによる次の過程のために出力ファイル１１４
に保存される。

【００５２】システムは、各Ｉ／Ｏパッドそれぞれにつ
いての派生名（ｏｃｃｕｒｅｎｃｅｎａｍｅ）（派生名
とは、モデル外の通常のノードあるいはネット名に対
し、モデル内のノードもしくはネット名の名前である）
の使用を通して、スプリット−Ｉ／Ｏモデルの内部信号
をログ（記録）するようにシミュレーターに指示するこ
とができる。派生名の情報は、シミュレーターによって
使用されるようにアクセス可能であることが要求され
る。好ましい実施例では、派生名は図１１のワークシー
ト状のデータベースに保存されることである（ワークシ
ートは、ＡＴ＆ＴＭＰＤから利用可能なデザイン・テス
ト・ツールであり、ユーザーフレンドリーなフロント・
エンドのアクセスにより、個々の特別なシミュレーター
に固有な特別な構文とフォーマットで、様々なシミュレ
ーターのパラメータを規定することができるものであ
る）。通常は、派生名はワークシート・データベースが
初期に作られたとき、ネットリストから自動的に取り出
されるだろう。図面のない作業においては、派生名はワ
ークシートにより生成され、他のケースでは、ユーザー
はワークシート・データベースに派生名情報を入力する
ことが必要となるだろう。

【００５３】概略すると、スプリットＩ／Ｏ技術は、新
たなモデリングの可能性／能力を提供する。これらの可
能性／能力は、ミッドサイクルＩ／Ｏ（サイクルの境界
以外の時間でターンオンとターンオフをするための入力
刺激を可能とすること）と、そして改良されたＩ／Ｏコ
ンテンションの取り扱いを含む。前のバージョンのデザ
イン・テスト・ツールでは、シミュレーション・アウト
プット・ファイルで提供された情報は、これらの能力を
可能とするには十分でなかった。スプリットＩ／Ｏ技術
は、デザイン・テスト・ツールにＩ／Ｏ信号に現れるデ
ータの方向を十分解析するための必要なその他の情報を
提供する。これによってユーザーは、シミュレーション
中に作り出す波形のタイプにおいて自由度が非常に高く
なる。

【００５４】本発明の好ましい実施例を図示し述べた
が、それらは本願発明を制限するものではなく、本発明
は、請求の範囲に記載された本発明の技術的範囲内で変
更し、修正するすべてのものについて保護されるべきで
ある。

【００５５】

【発明の効果】抵抗性状態の改良されたモデルは２つの
目的に役立つ。第１に、不正確な抵抗性状態が回路の入
力を制御したとき、結果として起こる間違ったデザイン
動作／機能を除くことである。第２に、デザイン・テス
ト・ツールが抵抗性信号にとっての適切なストローブ位
置を決定することを可能とすることである。これらがな
ければ、抵抗性状態のストローブを含むデザイン・テス
ト・ツールによって作られたパターンは、しばしばテス
トにおいて不良を発生させることになる。これによっ
て、パターンを正しくするために、マニュアルによる変
更を、そしてしばしば非常に多く、要求される。ほとん
ど大多数のデザインにおいて、いくつかの種類のプル抵
抗（内部であろうと、外部であろうと）を使用するた
め、テスト・パターンの開発を自動化することは重要な
事項であり、本発明のこの自動化を可能とするものであ
る。

【図面の簡単な説明】

【図１】 双方向波形の例を示す。

【図２】 Ｉ／Ｏコンテンションの例を示す。

【図３】 修正された双方向パッドとプルアップの組合
せを示す。

【図４】 プル・リーフセルを持つ別な双方向パッドを
示す。

【図５】 内部プルアップを有したＩ／Ｏパッドを示
す。

【図６】 図５のＩ／Ｏパッドによる波形結果を示す。

【図７】 外部プルアップを持つＩ／Ｏパッドを示す。

【図８】 図７のＩ／Ｏパッドによる波形結果を示す。

【図９】 ＳＣＳＩパッドセルのための抵抗性モデル化
の波形を示す。

【図１０】 集積回路デバイスをデザインし組み立てる
ためのデザイン方法論を示す。

【図１１】 集積回路の論理シミュレーションのための
処理相関図を示す。

【符号の説明】

２０、２４、２６．．．強い論理１状態 ２２．．．強い論理０状態 ２８．．．ハイ・インピーダンス ３０．．．パッド・セル ３２．．．内部プルアップ ３４．．．接続部 ３８．．．要素（絶縁バッファ） ４０．．．要素 ４２．．．抵抗 ４３．．．スイッチ部品 ４４．．．バッファ ４６．．．線 ４８．．．Ｉ／Ｏパッド ６２．．．抵抗性の未知の遷移状態 ８０．．．強い論理０状態 ８４．．．抵抗性の未知の遷移状態

───────────────────────────────────────────────────── フロントページの続き (72)発明者 リチャード エル．コリンズ アメリカ合衆国 コロラド州 80526 フ ォート コリンズ、マリゴールド レーン 630 (72)発明者 デビッド エム．ムソルフ アメリカ合衆国 コロラド州 80526 フ ォート コリンズ、コロンデイドウ アベ ニュー 3700 (72)発明者 パトリック アール．バッシュフォード アメリカ合衆国 コロラド州 80526 フ ォート コリンズ、ウエストブルック コ ート 4318 (72)発明者 ブラドリー エル．ライト アメリカ合衆国 コロラド州 80525 フ ォート コリンズ、ピー−55 カークウッ ド ドライブ 1640

Claims (12)

【特許請求の範囲】
1. 【請求項１】 電子回路の双方向信号をモデル化するた
   めの装置であって、 双方向信号の入力部品の状態を保つ手段と、 双方向信号の出力部品の状態を保つ手段と、 少なくとも入力部品の状態と出力部品の状態に基づいた
   第３の状態（解決状態）を生成する手段とからなる双方
   向信号のモデル化装置。
2. 【請求項２】 前記解決状態は、さらに抵抗性データに
   基づいている、請求項第１項記載の双方向信号のモデル
   化装置。
3. 【請求項３】 前記入力部品の状態と、前記出力部品の
   状態と、前記解決状態がコンピュータ・ファイルに出力
   される、請求項第１項記載の双方向信号のモデル化装
   置。
4. 【請求項４】 外部ソースからパッド・セルに供給され
   るデータを反映する入力ノードと、 パッド・セルから出力に供給されるデータを反映する出
   力ノードと、 入力ノードと出力ノードの組合せを反映する第３のノー
   ド（解決ノード）とからなるパッド・セル・モデル
5. 【請求項５】 前記解決ノードは、さらに抵抗性データ
   の組み合わせを反映する、請求項第４項記載のパッド・
   セル・モデル
6. 【請求項６】 選択的に入力ノードを解決ノードに接続
   する手段からなる、請求項第４項記載のパッド・セル・
   モデル
7. 【請求項７】 Ｉ／Ｏパッドと、 出力ドライバーと、 Ｉ／Ｏパッドと出力ドライバーの間に接続されたバファ
   と、 入出力を有し、（ｉ）出力に直接接続し、若しくは（ｉ
   ｉ）バファを介して出力に接続する手段からなる入力レ
   シーバとからなるパッド・セル・モデル。
8. 【請求項８】 電子回路の双方向信号をモデル化するた
   めの方法であって、 双方向信号の入力部品の状態を保ち、 双方向信号の出力部品の状態を保ち、 少なくとも入力部品の状態と出力部品の状態に基づいて
   第３の状態（解決状態）を生成する段階からなる双方向
   信号のモデル化方法。
9. 【請求項９】 前記解決状態は、さらに抵抗性データに
   基づいている、請求項第８項記載の双方向信号のモデル
   化方法。
10. 【請求項１０】 さらに、シミュレートされる論理デザ
    インの１つの双方向信号を少なくとも規定し、 論理デザインをシミュレーションする、請求項第８項記
    載の双方向信号のモデル化方法。
11. 【請求項１１】 さらに、入力を、（ｉ）出力に直接接
    続するか、若しくは（ｉｉ）バファを介して出力に接続
    するかを選択する段階からなる請求項第８項記載の双方
    向信号のモデル化方法。
12. 【請求項１２】 請求項第８項記載の双方向信号のモデ
    ル化方法により、請求項第４項記載のパッド・セル・モ
    デルを操作する方法。