KR100399956B1 - 반도체장치의전하저장전극형성방법 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야

반도체 장치의 전하저장 전극 형성방법.

2. 발명이 해결하려고 하는 기술적 과제

종래의 실린더형 전하저장 전극 형성시 사용되는 PSG막이 표면이 거칠고, 노광 광원에 대한 흡수율이 작아 포토레지스트 패턴을 균일하고, 정확하게 형성할 수 없는 문제점이 있었음.

3. 발명의 해결방법의 요지

PSG막 상부에 노광시 투과율이 낮은 폴리실리콘막을 증착한후 포토마스크 공정을 하는 방법을 제공하고자 함.

4. 발명의 중요한 용도

반도체 장치의 캐패시터 형성에 이용됨.

Description

반도체 장치의 전하저장 전극 형성방법

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 장치 제조 공정 중 실린더형 전하저장 전극 형성 공정에 관한 것이다.

반도체 장치의 집적도가 증가함에 따라서 반도체 장치를 이루는 패턴의 크기가 점차 감소하게 되고, 균일한 패턴을 형성하는데 점점 어려움을 겪게 된다. 특히, 패턴과 패턴 사이의 간격이 좁아질수록 포토레지스트 두께 변화에 다른 패턴 CD(Critical Dimension) 변화가 증폭되므로, 단차가 있는 기판 상에 미세 패턴을 균일하게 구현하기는 더욱 어렵다.

이하, 첨부된 도면 제1A도 내지 제1H도를 참조하여 종래기술과 그 문제점을 살펴본다.

종래의 실린더형 전하저장 전극 형성방법은 먼저, 제1A도에 도시된 바와 같이 하부층(11)상에 제1 폴리실리콘막(12)을 증착하고, 제1B도에 도시된 바와 같이 그 상부에 제2 폴리실리콘막 패턴을 형성하기 위한 희생산화막인 PSG(Phospho Silicate Glass)막(13)을 증착한다.

다음으로, 제1C도에 도시된 바와 같이 PSG막(13) 상부에 포토레지스트를 도포하고, 전하저장 전극 형성을 위한 포토레지스트 패턴(14)을 형성한 다음, 제1D도에 도시된 바와 같이 포토레지스트 패턴(14)을 식각 장벽으로 하여 PSG막(13), 제1 폴리실리콘막(12)을 차례로 식각한다. 이때, PSG막(13) 두께의 비균일도가 PSG막(13) 상에 패터닝되는 포토레지스트 패턴 CD 변화를 유발시켜 정확한 패터닝을 할 수 없게 된다.

이어서, 제1E도에 도시된 바와 같이 포토레지스트 패턴(14)을 제거하고, 전체구조 상부에 제2 폴리실리콘막(15)을 증착한 다음, 제1F도에 도시된 바와 같이 제2 폴리실리콘막(15)을 전면 건식식각한 후, 제1G도에 도시된 바와 같이 습식식각을 통해 PSG막(13)을 제거하여 전하저장 전극을 형성한다.

이후, 제1H도에 도시된 바와 같이 유전막(16) 및 플레이트 전극(17)을 차례로 증착함으로써 실린더형 캐패시터 형성을 완료한다.

상기와 같은 종래의 반도체 장치의 전하저장 전극 형성 공정은 셀(cell) 지역과 주변회로 지역의 단차에 의하여 같은 필드(field) 내에서도 패턴 크기 변화가 크다. 더욱이, 전하저장 전극 형성시 사용되는 PSG막은 i-line, DUV(Deep Ultra Violet)등의 노광 광원에 대해 흡수가 적고 투과율이 높으므로, 다중 간섭효과에 의하여 PSG막 두께 변화량에 따른 표면 반사량의 차가 매우 크다. 그리하여, PSG막 두께의 비균일도가 PSG막 위에 패터닝 되는 포토레지스트 패턴 CD 변화를 유발시켜 원하는 크기의 전하저장 전극 패턴을 형성할 수 없게 된다.

또한, PSG막의 표면은 매우 거칠어서 포토레지스트 패턴의 하단부에 포토레지스트 꼬리(tail)를 형성시키는 요인이 된다.

상기와 같은 단점이 있음에도 불구하고 PSG막은 전하저장 전극의 표면적을 증가시키기 위해 유용하기 때문에 새로운 물질로 대체하기 어렵다.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 실린더형 전하저장 전극 형성을 위한 노광 공정시 희생막의 다중 간섭효과에 의한 포토레지스터 패턴의 CD 균일도를 확보할 수 있는 반도체 장치의 전하저장 전극 형성방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 반도체 장치의 전하저장 전극 형성방법에 있어서, 소정의 하부층이 형성된 기판 상에 제1 폴리실리콘막 및 희생산화막을 차례로 증착하는 단계; 상기 희생산화막 상에 노광원의 투과 방지막을 증착하는 단계; 상기 투과 방지막상에 전하저장 전극 형성을 위한 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각 장벽으로 하여 상기 투과 방지막; 상기 희생산화막, 상기 제1 폴리실리콘막을 차례로 식각하는 단계; 상기 포토레지스트 패턴을 제거하고, 전체구조 상부에 제2 폴리실리콘막을 증착하는 단계; 상기 제2 폴리실리콘막을 전면 건식식각하여 패터닝하는 단계; 및 잔류하는 상기 투과 방지막 및 상기 희생산화막을 차례로 제거하는 단계를 포함하는 반도체 장치의 전하저장 전극 형성방법이 제공된다.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.

제2A도 내지 제2E도는 본 발명의 원리를 설명하기 위한 도면이며, 제3A도 내지 제3I도는 본 발명의 일실시예에 따른 전하저장 전극 형성 공정도이다.

우선, 본 발명의 배경이 되는 이론 및 그에 따른 종래의 PSG막과 본 발명에 따른 폴리실리콘막의 적용례를 비교하여 살펴본다.

먼저, 제2A도에 도시된 바와 같이, 포토레지스트 두께가 완전히 균일하게 도포되었다고 가정하면, 포토레지스트 하부층으로부터 반사되는 광량은 0차, 1차, 2차, 3차‥‥‥, n차 광의 다중 간섭효과에 의하여 아래와 같은 함수로 나타난다.

A, C : 상수

B : 흡수 함수, B(0)=0

d : 하부층 두께

λ : 입사광의 파장

Φ : 위상, k=흡수계수(extinction coefficient)

n : 굴절률(real refractive index)

이때, 상기 함수(제1식)의 특성을 보면, 기판의 흡수계수가 0인 경우에는 제2B도에 도시된 바와 같이 I= A+Ccos[(4πmd/λ)+Φ]이고, 기판의 흡수계수가 무한대(∞)인 경우에는 제2C도에 도시된 바와 같이 I=A-B(∞)가 된다. 이때, B(∞)=A가 되어 I=0 이다.

자연계에 존재하는 모든 물질의 흡수계수는 0과 ∞ 사이에 있으며, 제2D도에 도시된 바와 같이 흡수계수에 따라서 상기 함수의 진폭이 결정되어 진다. 상기 함수의 주기는 굴절률(n)이 결정하게 된다.

상기 함수에 따르면, 특정한 두께 이상에서 광흡수율이 높을수록 스윙 곡선의 진폭이 감소함을 알 수 있다.

이에 대한 예로써, DUV(λ=248nm) 광원에 대한 굴절률 및 흡수계수를 보면, PSG막의 경우에 대략적인 값으로 n=1.5, k=0이고, 폴리실리콘막의 경우에 n=1.6, k=3.5 정도이다.

즉, 제2E도에 도시된 바와 같이 일정 두께 이상의 PSG막에서 PSG막의 두께에 따른 하부층의 반사율의 변화진폭이 큰 반면에 폴리실리콘막 막의 두께변화에 따른 기판의 반사율의 변화진폭은 작다.

따라서, 본 발명에서는 포토레지스트 패턴 형성시 하부층 두께에 따른 패턴CD 변화를 제거하기 위해 PSG막 상에 폴리실리콘막을 사용하고자 하는 것이다.

이하, 이러한 원리를 이용한 본 발명의 일 실시예를 상술한다.

본 실시예에 따른 실린더형 캐패시터 형성 공정은 먼저, 제3A도에 도시된 바와 같이 하부층(21)상에 제1폴리실리콘막(22)을 증착하고, 제3B도에 도시된 바와 같이 그 상부에 이후에 증착될 제2 폴리실리콘막 패턴을 형성하기 위한 희생막인 PSG막(23)을 증착한다.

다음으로, 제3C도에 도시된 바와 같이 PSG막(23) 상부에 노광 광원의 투과를 방지하여 다중 간섭효과가 PSG막(23)에 비해 매우 적은 희생 폴리실리콘막(28)을 증착한다.

계속하여, 제3D도에 도시된 바와 같이 희생 폴리실리콘막(28)상부에 포토레지스트를 도포하고, 전하저장 전극 형성을 위한 포토레지스트 패턴(24)을 형성한 다음, 제3E도에 도시된 바와 같이 포토레지스트 패턴(24)을 식각 장벽으로 하여 희생 폴리실리콘막(28), PSG막(23), 제1 폴리실리콘막(22)을 차례로 식각하고, 포토레지스트 패턴(24)을 제거한다. 이때, PSG막(23) 상부의 희생 폴리실리콘막(28)이 다중 간섭효과가 적으므로 포토레지스트 패턴(24) CD 변화를 방지하여 패턴 크기가 균일한 전하저장 전극을 형성할 수 있다. 또한, 표면이 거친 PSG막(23)에 의해 발생되는 포토레지스트 꼬리를 방지하여 정착한 패턴을 형성할 수 있다.

이어서, 제3F도에 도시된 바와 같이 전체구조 상부에 제2 폴리실리콘막(25)을 증착한 다음, 제3G도에 도시된 바와 같이 제2 폴리실리콘막(25) 및 희생 폴리실리콘막(28)을 전면 건식식각한 후, 제3H도에 도시된 바와 같이 습식식각을 통해PSG막(23)을 제거하여 전하저장 전극을 형성한다.

이후, 제3I도에 도시된 바와 같이 유전막(26)및 플레이트 전극(27)을 차례로 증착함으로써 캐패시터 형성 공정을 완료한다.

상기와 같이 본 발명은 종래의 공정 단계를 크게 변화시키지 않고, 폴리실리콘막을 한번 더 증착하는 간단한 방법으로 노광시 다중 간섭효과에 의한 영향을 감소시켜 포토레지스트 패턴 선폭의 균일도를 향상시키고, 포토레지스트 꼬리 형성을 방지하여 하부 패턴을 원하는 크기와 모양으로 형성할 수 있는 효과가 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

제1A도 내지 제1H도는 종래 기술에 따른 전하저장 전극 형성 공정도,

제2A도 내지 제2E도는 본 발명의 원리를 설명하기 위한 도면,

제3A도 내지 제3I도는 본 발명의 일실시 예에 따른 전하저장 전극 형성 공정도.

* 도면의 주요부분에 대한 부호의 설명

11, 21 : 하부층 12, 22 : 제1 폴리실리콘막

13, 23 : PSG막 14, 24 : 포토레지스트 패턴

15, 25 : 제2 폴리실리콘막 16, 26 : 유전막

27 : 플레이트 전극 28 : 희생 폴리실리콘막

Claims (3)

1. 반도체 장치의 전하저장 전극 형성방법에 있어서,

   소정의 하부층이 형성된 기판 상에 제1 폴리실리콘막 및 희생산화막을 차례로 증착하는 단계;

   상기 희생산화막 상에 노광원의 투과 방지막을 증착하는 단계;

   상기 투과 방지막 상에 전하저장 전극 형성을 위한 포토레지스트 패턴을 형성하는 단계;

   상기 포토레지스트 패턴을 식각 장벽으로 하여 상기 투과 방지막, 상기 희생산화막, 상기 제1 폴리실리콘막을 차례로 식각하는 단계;

   상기 포토레지스트 패턴을 제거하고, 전체구조 상부에 제2 폴리실리콘막을 증착하는 단계;

   상기 제2 폴리실리콘막을 전면 건식식각하여 패터닝하는 단계; 및

   잔류하는 상기 투과 방지막 및 상기 희생산화막을 차례로 제거하는 단계

   를 포함하는 반도체 장치의 전하저장 전극 형성방법.
2. 제1항에 있어서,

   상기 희생산화막은 포스포 실리킷 글래스(PSG)막인 것을 특징으로 하는 반도체 장치의 전하저장 전극 형성방법.
3. 제1항 또는 제2항에 있어서,

   상기 투과 방지막은 폴리실리콘막인 것을 특징으로 하는 반도체 장치의 전하저장 전극 형성방법.