KR100265344B1 - 전도성 반사방지막을 이용한 반도체 장치의 실린더형 캐패시터제조방법 - Google Patents

Abstract

본 발명은 기술에 관한 것으로, 특히 전도성 반사방지막을 이용한 반도체 장치의 실린더형 캐패시터 제조방법에 관한 것이며, 별도의 반사 방지막 제거 공정을 필요로 하지 않으며, 마스크 공정의 안정성을 확보할 수 있는 반도체 장치의 실린더형 캐패시터 제조방법을 제공하는데 있다. 본 발명은 실린더형 캐패시터를 비롯한 전도층 형성을 위한 마스크 공정시 하부층 두께에 따른 기판 반사도의 변화가 적은 TiN막과 같은 전도성 박막을 반사방지막으로 이용하여, 후속 공정시 제거하지 않고 전도층으로 사용하는 기술이다.

Description

전도성 반사방지막을 이용한 반도체 장치의 실린더형 캐패시터 제조방법

본 발명은 반도체 기술에 관한 것으로, 특히 전도성 반사방지막(Anti-Reflective Coating, ARC)을 이용한 반도체 장치의 실린더형 캐패시터 제조방법에 관한 것이다.

통상적으로, 대부분의 전도막과 같이 반사율이 큰 물질막을 패터닝할 때, 반사방지막을 사용하여 마스크 공정 안정화하고 있다. 기판의 반사도를 제어하는데 이용되는 반사방지막은 광원에 대하여 불투명한 막 위에 존재할 때는 그 기능을 충분히 발휘할 수 있지만, 투명 층위에서는 그 역할을 다하기 어렵다. 이는 반사방지막에서 반사를 억제하기 위해서는 반사방지막 상부에서 반사되는 빛을 하부에서 반사한 빛이 상쇄간섭을 일으킴으로써 막에서의 총 반사도를 줄여야 하는데, 반사방지막의 하부에 두께가 일정하지 않는 투명층이 존재하는 경우, 반사방지막 상부에서 반사하는 빛은 일정한데 반해, 하부에서 반사하는 빛은 투명층의 두께에 따라 그 반사도가 서로 다르므로 충분하게 상쇄간섭을 일으켜 반사를 억제하기 어렵기 때문이다.

첨부된 도면 도 1a 내지 도 1f는 종래기술에 따른 실린더형 캐패시터 제조 공정을 도시한 것이다.

종래의 공정을 살펴보며, 먼저 도 1a에 도시된 바와 같이 소정의 하부층(10) 상부에 폴리실리콘막(11) 및 희생 산화막(12)을 차례로 증착한 다음, 희생 산화막(12) 상부에 반사방지막(ARC)인 a-SiON막(13)을 형성하고, 그 상부에 전하저장 전극을 정의하기 위한 포토레지스트 패턴(14)을 형성한다.

다음으로, 도 1b에 도시된 바와 같이 포토레지스트 패턴(14)을 식각 마스크로 사용하여 a-SiON막(13), 희생 산화막(12) 및 폴리실리콘막(11)을 차례로 선택 식각한다.

계속하여, 도 1c에 도시된 바와 같이 포토레지스트 패턴(14) 및 a-SiON막(13)을 제거한다.

이어서, 도 1d에 도시된 바와 같이 전체구조 상부에 폴리실리콘막(15)을 증착한다.

다음으로, 도 1e에 도시된 바와 같이 폴리실리콘막(15)을 전면 식각하여 측벽 스페이서(15a)를 형성한 다음, 희생 산화막(12)을 습식 제거하여 실린더형 전하저장 전극을 형성한다.

계속하여, 도 1f에 도시된 바와 같이 실린더형 전하저장 전극 표면에 캐패시터 유전막(16)을 형성하고, 플레이트 전극(17)을 덮어 실린더형 캐패시터 제조를 완료한다.

그러나, 이러한 종래의 실린더형 캐패시터 제조 공정은 전술한 바와 같이 마스크 공정시 광원의 파장에 대하여 투명한 산화막 상에서의 패터닝이 필요하다. 이때, 산화막의 두께가 균일하지 않으므로 두께 변화에 따른 기판 반사도의 변화에 따른 포토레지스트 패턴의 균일도 불량을 개선하기 위하여 산화막 상부에 반사방지막으로서 a-SiON막을 사용하였으나, 이러한 a-SiON막이 광원의 파장에 대하여 투명한 산화막 상에 존재함에 따라 반사방지막 역할을 제대로 수행하지 못하는 문제점이 있으며, 별도의 반사방지막 제거 공정이 요구되는 문제점이 있었다.

상기와 같은 실린더형 캐패시터 제조시 이상적인 반사방지막의 위치는 희생 산화막과 폴리실리콘막 사이가 되지만, 이 경우 반사방지막의 제거가 현실적으로, 용이하지 않아 실제로 적용하기는 어렵다.

첨부된 도면 도 2는 a-SiON막이 산화막 상부에서 반사방지막으로 이용될 때, 산화막의 두께에 따른 기판 반사도(356nm i-라인)의 변화를 도시한 것으로, 특정 두께의 산화막에서는 반사도가 거의 완벽하게 억제되지만 다른 두께의 산화막에서는 30% 이상의 반사도를 나타내고 있어 마스크 공정의 안정성이 떨어질 우려가 있음을 확인할 수 있다.

본 발명은 별도의 반사방지막 제거 공정을 필요로 하지 않으며, 마스크 공정의 안정성을 확보할 수 있는 반도체 장치의 실린더형 캐패시터 제조방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1f는 종래기술에 따른 실린더형 캐패시터 제조 공정도.

도 2는 a-SiON막이 산화막 상부에서 반사방지막으로 이용될 때, 산화막의 두께에 따른 기판 반사도(356nm i-라인)의 변화를 나타낸 그래프.

도 3a 내지 도 3e는 본 발명의 일 실시예에 따른 실린더형 캐패시터 제조 공정도.

도 4는 본 발명의 일 실시예에 따라 TiN막(500Å)이 폴리실리콘막 상부에서 반사방지막으로 이용될 때, 산화막의 두께에 따른 기판 반사도(356nm i-라인)의 변화를 나타낸 그래프.

* 도면의 주요 부분에 대한 부호의 설명.

30 : 하부층 31, 35 : 폴리실리콘막

32 : TiN막 33 : 희생 산화막

34 : 포토레지스트 패턴 36 : 캐패시터 유전막

37 : 플레이트 전극

상기 목적을 달성하기 위하여 본 발명으로부터 제공되는 특징적인 반도체 장치의 실린더형 캐패시터 제조방법은 소정의 하부층 상에 제1 전도막을 형성하는 제1 단계; 상기 제1 전도막 상부에 전도성 반사방지막을 형성하는 제2 단계; 상기 전도성 반사방지막 상부에 희생막을 형성하는 제3 단계; 상기 전도성 반사방지막, 상기 희생막 및 상기 제1 전도막을 선택 식각하는 제4 단계; 상기 제4 단계 수행후, 전체구조 상부에 제2 전도막을 형성하는 제5 단계; 제2 전도막을 전면 식각하여 측벽 스페이서를 형성하는 제6 단계; 상기 희생막을 제거하는 제7 단계; 및 노출된 상기 측벽 스페이서 및 상기 전도성 반사방지막 표면에 캐패시터 유전막 및 플레이트 전극용 제3 전도막을 형성하는 제8 단계를 포함한다.

즉, 본 발명은 실린더형 캐패시터를 비롯한 전도층 형성을 위한 마스크 공정시 하부층 두께에 따른 기판 반사도의 변화가 적은 TiN막과 같은 전도성 박막을 반사방지막으로 이용하여, 후속 공정시 제거하지 않고 전도층으로 사용하는 기술이다.

이하, 본 발명의 용이한 실시를 도모하기 위하여 본 발명의 바람직한 실시예를 소개한다.

첨부된 도면 도 3a 내지 도 3e는 본 발명의 일 실시예에 따른 실린더형 캐패시터 제조 공정을 도시한 것으로, 이하 이를 참조하여 그 공정을 살펴본다.

먼저, 도 3a에 도시된 바와 같이 소정의 하부층(30) 상에 폴리실리콘막(31)을 증착하고, 그 상부에 반사방지막으로서 TiN막(32)을 증착한다. 이어서, TiN막(32) 상부에 희생 산화막(33)을 증착하고, 그 상부에 전하저장 전극을 정의하기 위한 포토레지스트 패턴(34)을 형성한다.

다음으로, 도 3b에 도시된 바와 같이 포토레지스트 패턴(34)을 식각 마스크로 사용하여 희생 산화막(33), TiN막(32) 및 폴리실리콘막(31)을 차례로 선택 식각한다.

계속하여, 도 3c에 도시된 바와 같이 포토레지스트 패턴(34)을 제거한 다음, 전체구조 상부에 폴리실리콘막(35)을 증착한다,

이어서, 도 3d에 도시된 바와 같이 폴리실리콘막(35)을 전면 식각하여 측벽 스페이서(35a)를 형성하고, 희생 산화막(33)을 습식 제거하여 전하저장 전극을 형성한다. 이때, 실린더 구조 저면의 폴리실리콘막(31) 상부에는 TiN막(32)이 잔류하게 된다.

다음으로, 도 3e에 도시된 바와 같이 전하저장 전극 표면에 캐패시터 유전막(36)을 형성하고, 플레이트 전극(37)을 덮어 실린더형 캐패시터 제조를 완료한다.

첨부된 도면 도 4는 본 발명의 일 실시예에 따라 TiN막(500Å)이 폴리실리콘막 상부에서 반사방지막으로 이용될 때, 산화막의 두께에 따른 기판 반사도(356nm i-라인)의 변화를 도시한 것으로, 산화막의 두께가 5000Å에서 7000Å까지 변화할 때, 기판 반사도의 변화를 10% 이내로 줄일 수 있음을 확인할 수 있다.

전술한 일 실시예에서는 실린더형 캐패시터 제조 공정을 일례로 설명하였으나, 본 발명은 TiN막과 같은 전도성 반사방지막을 이용하는 캐패시터를 비롯한 모든 전도층 형성 공정에 적용할 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

상기와 같이 이루어지는 본 발명은 캐패시터를 비롯한 전도층 형성시 마스크 공정을 안정화하는 효과가 있으며, 별도의 반사방지막 제거 공정을 요하지 않으므로 공정 단순화에 기여하는 효과가 있다.

Claims (4)

1. 소정의 하부층 상에 제1 전도막을 형성하는 제1 단계;

   상기 제1 전도막 상부에 전도성 반사방지막을 형성하는 제2 단계;

   상기 전도성 반사방지막 상부에 희생막을 형성하는 제3 단계;

   상기 전도성 반사방지막, 상기 희생막 및 상기 제1 전도막을 선택 식각하는 제4 단계;

   상기 제4 단계 수행후, 전체구조 상부에 제2 전도막을 형성하는 제5 단계;

   제2 전도막을 전면 식각하여 측벽 스페이서를 형성하는 제6 단계;

   상기 희생막을 제거하는 제7 단계; 및

   노출된 상기 측벽 스페이서 및 상기 전도성 반사방지막 표면에 캐패시터 유전막 및 플레이트 전극용 제3 전도막을 형성하는 제8 단계

   를 포함하는 반도체 장치의 실린더형 캐패시터 제조방법.
2. 제 1 항에 있어서,

   상기 전도성 반사방지막이 TiN막을 포함하는 반도체 장치의 실린더형 캐패시터 제조방법.
3. 제 1 항 또는 제 2 항에 있어서,

   상기 제1, 제2 및 제3 전도막이 폴리실리콘막을 포함하는 반도체 장치의 실린더형 캐패시터 제조방법.
4. 제 1 항 또는 제 2 항에 있어서,

   상기 희생막이 산화막인 반도체 장치의 실린더형 캐패시터 제조방법.