KR100393592B1 - 도전성 페이스트 및 이를 이용한 집적 회로 장치 - Google Patents

Abstract

본 발명은 회로 기판의 배선이나 전자 부품의 전기적 접합시 표면 전극층으로 사용되는 도전성 페이스트 및 이를 이용한 집적 회로 장치에 관한 것으로서, 은(Ag) 계열의 도전성 페이스트에 구리(Cu) 및 유기 매개물과 무기 매개물을 첨가하여 사용함으로써, 표면 전극층과 전자 부품과의 접합성 및 절연성을 향상 시킬수 있고 귀금속을 도전성 페이스트의 재료로 사용하지 않기 때문에 가격 경쟁력을 높힐수 있고, 또한 별도의 확산 방지층을 추가하지 않고 은(Ag)-구리(Cu) 계열의 재료를 사용하여 솔더와의 확산 방지와 표면 배선을 동시에 수행할 수 있는 효과가 있다.

Description

도전성 페이스트 및 이를 이용한 집적 회로 장치 { A conductive paste and intergarated circuit device using conductive paste }

본 발명은 도전성 페이스트 관한 것으로서, 특히 회로 기판의 배선이나 전자 부품의 전기적 접합시 표면 전극으로 사용되고 접합성 및 절연성을 향상시킨 도전성 페이스트 및 이를 이용한 집적 회로 장치에 관한 것이다.

세라믹 기판의 경우 일반적으로 멀티 칩 모듈이나 고신뢰성을 요구하는 반도체 패키지와 같은 부품을 제작하기 위하여 전기 배선을 갖는 기판으로 사용한다.

여기서, 상기 세라믹 기판은 소성 온도에 따라 고온 소성과 저온 소성 세라믹 기판으로 나뉘어 진다.

이와 같이 한 개 또는 그 이상의 반도체 소자로 구성되는 반도체 패키지는 패키지 내부의 전기 배선 및 패키지 외부의 인쇄 회로 기판과의 전기적 접합을 위해 전기적 회로 배선이 필요하게 된다.

예를 들어, 저온 동시 소성 다층 세라믹 기판은 도1 에 도시된 바와 같이, 다층으로 형성되어 각 층에 전기적으로 도통될 수 있도록 도전성 물질로 충진된 비아홀(11)이 형성된 세라믹 기판(10)과, 상기 세라믹 기판(10)의 최상측과 최하측에 형성된 표면 전극층(20, 31)으로 구성되고, 상기 세라믹 기판(10)은 각 층에 형성된 비아홀(11)이 연결될 수 있도록 내부 전극(12)이 형성된다.

최상측 세라믹 기판(10a)에 형성된 상측 표면 전극층(20)은 상기 비아홀(11)과 접촉되어 확산을 방지하는 확산 방지층(21)과, 상기 확산 방지층(21)의 상측에 접촉되어 형성되는 표면 배선층(22)으로 구성되고, 와이어(41)를 이용하여 반도체 칩(40)을 접합하거나 솔더(51)와의 납땜을 통해 납땜용 반도체 부품(50)이 접합된다.

최하측 세라믹 기판(10d)에 형성된 하측 표면 전극층(31)은 표면 배선층(22)으로 형성되고 솔더 볼(30)이 형성되어 있어서 외부 터미널과의 접합을 가능하게 한다.

여기서, 상기 하측 표면 전극층(31)은 솔더(30)와의 확산을 방지하기 위한 확산 방지층 역할을 한다.

상기와 같이 구성된 저온 동시 소성 세라믹 기판의 제조 방법은 소성이전의 세라믹 기판(10)의 각 층에 비아홀(11)을 형성하기 위하여 관통구멍을 형성하고, 상기 전도성 물질을 충진시킨다.

여기서, 상기 전도성 물질은 은(Ag) 계열의 도전성 페이스트가 사용된다.

상기 비아홀(11)에 상기 전도성 물질이 충진된 세라믹 기판(10)의 최상측에 위치되는 세라믹 기판(10a)의 상측 표면 전극층(20)을 형성한 다음 최하측에 위치되는 세라믹 기판(10d)의 하측에 하측 표면 전극층(31)을 형성한다.

상기 최상측 및 최하측에 위치되는 세라믹 기판(10a, 10d)과 내층용 세라믹 기판(10b, 10c)의 비아홀(11)이 연결될 수 있도록 내부 전극층(12)을 형성하여 적층한다.

상기 적층된 세라믹 기판을 용융점 이하의 온도에서 소성한다.

그러나, 상기와 같은 종래의 저온 동시 소성 세라믹 기판의 비아홀, 내부 전극 및 표면 전극층은 은(Ag) 계열의 도전성 페이스트가 사용되는데 특히 세라믹 기판 표면의 전기적 배선으로써 반도체 부품의 납땜이나 외부 터미널인 솔더볼 형성 및 반도체 칩의 와이어 본딩을 할 수 있도록 하는 표면 전극층이 은(Ag) 계열의 도전성 페이스트로 구성된 경우 마이그레이션(Migration)이 발생하여 절연 저항 및 배선의 단선 위험이 있고, 솔더와 납땜할 경우에는 은(Ag)과 솔더의 구성 재료인 주석(Sn)이 확산 속도 차이에 의해 리치(Leatch)현상이 발생하여 은(Ag)이 솔더로 확산되고 결국 납땜 영역의 은이 고갈되면서 접합부의 기계적인 특성이 저하된다.

한편, 금(Au)이 은(Ag) 계열의 도전성 페이스트의 마이그레이션(Migration)을 방지하는데 효과가 있으나, 은과 금의 상호 확산 속도차이에 의한 키켄달 효과(Kirkendall effect)로 접합부에 많은 기공이 발생되며 금(Au)을 사용하기 때문에 가격 경쟁력이 떨어지는 문제점이 있다.

이러한 문제점을 해결하기 위해 은(Ag) 계열의 도전성 페이스트와 금(Au)사이에 확산 방지 금속층을 형성하는 다음과 같은 방법이 개발되었다.

유럽 특허 0237617은 상기 세라믹 기판을 소성후 은(Ag) 계열의 도전성 페이스트와 금(Au)사이에 니켈(Ni), 크롬(Cr), 티타늄(Ti)을 무전해 금속을 도금하여 확산 방지층을 형성하였다.

그러나, 상기와 같은 방법은 금을 인쇄후 다시 소성할 때 상기 무전해 금속층이 팽창하여 결과적으로 은(Ag) 계열의 도전성 페이스트와 금(Au)의 단선을 유발하는 문제점이 있다.

미국 특허 5847326은 상기 은(Ag) 계열의 도전성 페이스트와 금(Au)사이에 은(Ag)-금(Au) 계열의 페이스트를 인쇄하고, 미국 특허 5665459는 은-파라듐을 인쇄하여 소성하였다.

그러나, 상기와 같은 방법은 은(Ag) 계열의 도전성 페이스트와 금(Au)사이의 단선은 방지되나 여러번 소성 공정을 거쳐야 하므로 세라믹 기판 전체의 열 변형을 일으킬 수 있으며, 금을 다량 사용해야 하므로 가격 경쟁력이 떨어지는 문제점이 있다.

또한, 미국 특허 5612121은 은(Ag) 계열의 도전성 페이스트와 금(Au)사이에 구리(Cu) 페이스트에 0.1 내지 10%중량의 은(Ag) 또는 0.1 내지 5%중량의 비스무스(Bi)를 첨가한 확산 방지층을 형성하였고, 미국 특허 5439732는 90%중량 이상의 구리(Cu) 페이스트에 은(Ag) 계열의 페이스트를 혼합하여 확산 방지층으로 사용하였다.

그러나, 상기와 같이 구리(Cu)의 함량이 높은 구(Cu)리 계열의 도전성 페이스트의 경우 산화 방지를 위하여 별도로 질소나 진공 분위기에서 소성해야 하며, 소성 온도가 900 내지 1000℃ 로 높기 때문에 소성 온도가 900℃ 이하인 세라믹 기판에 적용하기 어렵다는 문제점이 있다.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위하여 안출된 것으로서, 집적 회로 장치의 전기 배선으로 사용되는 표면 전극층과 반도체 칩을 접합할 경우발생하는 확산 속도 차이에 의한 접합 특성 저하를 방지하여 높은 접속 및 접합 신뢰성을 제공하는데 그 목적이 있다.

본 발명의 또다른 목적은 귀금속을 도전성 페이스트의 구성재료로 사용하지 않기 때문에 가격 경쟁력을 높힐수 있는데 있다.

도1 은 종래 기술에 의한 집적 회로 장치의 구성이 도시된 단면도,

도2 는 본 발명에 따른 플립칩 공정을 이용하는 집적 회로 장치의 구성이 도시된 단면도,

도3 은 본 발명에 따른 솔더 납땜 및 와이어 접합을 이용하는 집적 회로 장치의 구성이 도시된 단면도,

도4 는 본 발명에 따른 집적 회로 장치의 제조 방법이 도시된 순서도이다.

<도면의 주요 부분에 관한 부호의 설명>

10: 세라믹 기판 11: 비아홀

12: 내부 전극층 20: 상측 표면 전극층

21: 확산 방지층 22: 표면 배선층

30: 솔더볼 31: 하측 표면 전극층

50: 반도체 부품 51: 솔더

60: 반도체 칩 61: 범프

상기한 과제를 해결하기 위한 본 발명에 의한 도전성 페이스트의 특징에 따르면, 세라믹 기판의 표면 전극층 재료로 사용되며 전도성 분말 입자와 유기 매개물로 구성된 도전성 페이스트에 있어서, 상기 전도성 분말 입자는 91 내지 99%의 중량을 가지는 은과 1 내지 9%의 중량을 가지는 구리로 구성된다.

한편, 본 발명에 의한 집적 회로 장치의 제1 특징에 따르면, 적어도 1층 이상으로 형성되고 최상측과 최하측에 표면 전극층을 가지는 세라믹 기판과, 상기 표면 전극층이 상호 전기적으로 도통될 수 있도록 도전성 물질이 충진된 비아홀로 구성되고 플립칩(Flip Chip)공법을 이용해 반도체 칩을 접합하는 집적 회로 장치에 있어서, 상기 표면 전극층은 93 내지 99% 중량의 은과 1 내지 7% 중량의 구리와 0.1 내지 1% 중량의 무기 매개물과 유기 매개물을 포함하는 도전성 페이스트로 구성된다.

또한, 본 발명에 따른 집적 회로 장치의 제2 특징에 따르면, 적어도 1층 이상으로 형성되어 최상측과 최하측에 표면 전극층을 가지는 세라믹 기판과, 상기 표면 전극층이 상호 전기적으로 도통될 수 있도록 도전성 물질이 충진된 비아홀로 구성되고, 와이어 접합을 통해 반도체 칩을 접합하고 솔더 납땜 공정을 이용하여 반도체 부품을 접합하는 집적 회로 장치에 있어서, 상기 표면 전극층은 솔더 납땜 공정시 91 내지 97% 중량의 은과 3 내지 9% 중량의 구리와 0.1 내지 1% 중량의 무기매개물과 유기 매개물을 포함하는 도전성 페이스트로 구성된다.

이하, 본 발명에 의한 도전성 페이스트 및 이를 이용한 집적 회로 장치의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명한다.

본 발명에 의한 도전성 페이스트는 집적 회로 장치의 표면 전극층 재료로 사용되며 전도성 분말 입자와 유기 매개물로 구성된 도전성 페이스트에 있어서, 상기 전도성 분말 입자는 91 내지 99%의 중량을 가지는 은과 1 내지 9%의 중량을 가지는 구리로 구성되고, 상기 은의 입도는 0.5 내지 10㎛ 이고 상기 구리의 입도는 0.5 내지 3㎛ 으로 형성된다

상기 전도성 분말 입자는 0.1 내지 1%의 중량을 가지는 PbO, MgO, ZnO, SiO₂의 무기 매개물중 하나 이상을 더 포함하여 구성된다.

도2 는 플립칩 공정과 솔더 납땜 공정을 이용한 집적 회로 장치가 도시된 단면도이다.

본 발명에 의한 집적 회로 장치의 제1 특징에 따르면, 적어도 1층 이상으로 형성되고 최상측과 최하측에 표면 전극층(22, 31)을 가지는 세라믹 기판(10)과, 상기 표면 전극층(22, 31)이 상호 전기적으로 도통될 수 있도록 전도성 물질로 충진된 비아홀(11)로 구성되고, 플립칩(Flip Chip)공법을 이용해 범프(Bump)(61)로 반도체 칩(60)을 접합하고 솔더 납땜 공정을 이용하여 솔더(51)를 통해 반도체 부품(50)을 접합하는 집적 회로 장치에 있어서, 상기 표면 전극층(20, 31)은 93 내지 99% 중량의 은(Ag)과 1 내지 7% 중량의 구리(Cu)와 0.1 내지 1% 중량의 무기 매개물과 유기 매개물을 포함하는 도전성 페이스트로 구성된다.

여기서, 상기 세라믹 기판(10)에는 상기 세라믹 기판(10)이 다층으로 적층된 경우 각 층에 형성된 비아홀(11)을 상호 연결될 수 있도록 내부 전극층(12)이 형성되어 있고, 상기 세라믹 기판(10)은 일반 대기 분위기에서 80 내지 120℃의 온도와 100㎏/㎡ 의 압력하에 일정시간 1 차 소성후, 상기 온도를 750 내지 870℃로 변화시켜 2차 소성된다.

한편, 최상측 세라믹 기판(10a)에 형성된 상기 상측 표면 전극층(20)은 확산 방지 및 표면 배선을 목적을 동시에 수행하는 표면 배선층(22)으로 구성되며, 플립칩(Flipchip)공정을 통하여 상기 반도체 칩(60)을 접합시키고 솔더 납땜 공정을 통하여 상기 반도체 부품(50)을 접합시킨다.

최하측 세라믹 기판(10d)에 형성된 하측 표면 전극층(31)은 표면 배선층(22)으로 구성된다.

도3 은 와이어 본딩 공정과 솔더 납땜 공정을 사용하는 집적 회로 장치가 도시된 단면도이다.

또한, 본 발명에 따른 집적 회로 장치의 제2 특징에 따르면, 적어도 1층 이상으로 형성되어 최상측과 최하측에 표면 전극층(20, 31)을 가지는 세라믹기판(10)과, 상기 표면 전극층(20, 31)이 상호 전기적으로 도통될 수 있도록 도전성 물질이 충진된 비아홀(11)로 구성되고, 솔더 납땜 공정을 통해서 솔더(51)를 이용해 반도체 부품(50)을 접합하고, 와이어(81) 접합을 통해 반도체 칩(80)을 접합하는 집적 회로 장치에 있어서, 상기 표면 전극층(20)은 솔더(71)와 납땜을 통해 반도체 칩(70)을 접합할 경우 91 내지 97% 중량의 은(Ag)과 3 내지 9% 중량의 구리(Cu)와 0.1 내지 1% 중량의 무기매개물과 유기 매개물을 포함하는 도전성 페이스트로 전극층(21)이 구성되며, 상기 은(Ag)의 평균입도는 0.5 내지 10㎛ 이고, 상기 구리(Cu)의 평균입도는 0.5 내지 3㎛ 이다.

여기서, 와이어(81)를 통해 반도체 칩(80)을 접합할 경우 은(Ag) 계열의 도전성 페이스트로 전극층(21)이 구성되고, 최하측 세라믹 기판(10d)에 형성된 하측 표면 전극층(31)은 은(Ag)-구리(Cu) 계열의 도전성 페이스트로 전극층(22)으로 구성된다.

상기 세라믹 기판(10)은 상기 세라믹 기판(10)이 다층으로 구성되어 있는 경우 각 층에 형성되어 있는 비아홀(11)이 연결될 수 있도록 은(Ag) 계열의 도전성 페이스트로 구성된 내부 전극층(12)이 형성되며, 상기 세라믹 기판(10)의 소성은 일반 대기 분위기에서 80 내지 120℃ 의 온도와 100㎏/㎡ 압력하에 1차 소성후, 온도를 750 내지 900℃ 로 변화시켜 2차 소성을 한다.

도4 는 본 발명에 의한 집적 회로 장치의 제조 방법이 도시된 순서도이다.

상기 집적 회로 장치의 제1 특성과 같이 구성된 본 발명의 집적 회로 장치의 제1 제조방법을 살펴보면 다음과 같다.

먼저, 세라믹 기판(10)은 MgO, ZnO, B2O3, SiO3를 1000℃ 이상에서 용융하고 급속 냉각하여 입도 1 내지 5 ㎛ 의 판상 형태의 분말을 제조한다음, 상기 제조된 분말 60% 중량과 40%의 알루미나 유기 및 무기 매개물과 혼합하여 반죽을 생성하고 압연 공정을 통해 소성전의 세라믹 기판을 형성한다음 일정한 크기로 절단한다.(S1 참조)

한편, 은(Ag) 계열의 페이스트는 99 내지 100% 중량의 은과 유기 및 무기 매개물을 혼합하여 제조하고, 은-구리 페이스트는 93 내지 99% 중량의 은과 1 내지 7% 중량의 구리 및 0.1 내지 1% 중량의 무기 매개물과 유기 매개물을 사용하여 제조한다.(S2 참조)

여기서, 은 계열의 페이스트의 경우 은의 입도는 0.5 내지 1.5㎛이고 유기 매개물은 바인더과 솔벤트이고 무기 매개물로는 0 내지 1% 중량의 PbO, MgO, ZnO, B2O3, SiO2을 사용할 수 있다.

또한, 은-구리 페이스트의 경우 은의 평균 입도는 0.5 내지 10㎛이고 구리의 평균 입도는 0.5 내지 3㎛이다

상기 소성전 세라믹 기판(10)에는 회로 도면에 따라 펀치(Punch)로 지름 250㎛이상의 관통 구멍을 형성하고, 상기 관통 구멍은 은 계열의 페이스트로 구성된 전도성 물질을 충진하여 상하층에 이웃한 세라믹 기판과 전기적으로 연결하는 비아홀(11)를 형성한다.(S3 및 S4 참조)

상기 비아홀(11)이 형성된 내층용 세라믹 기판(10)은 회로 도면에 따라 은 계열의 페이스트를 인쇄하여 내부 전극층(12)을 형성한다.(S5 참조)

또한, 상기 비아홀(11)이 형성된 표면층용 세라믹 기판은 회로 도면에 따라 은(Ag)-구리(Cu) 계열의 도전성 페이스트를 인쇄하여 솔더와 납땜할 외부 터미널용도의 전극 및 회로 배선을 형성한다.(S6 참조)

여기서 내층용 세라믹 기판과 표면층용 세라믹 기판은 동일한 특성을 나타내며, 다층 세라믹 기판의 내층에 구성되는지 표면층에 구성되는지에 따라 구분된다.

각각의 회로 배선이 형성된 세라믹 기판을 회로 도면에 따라 적층하고 소성과정을 거쳐 집적 회로 장치를 형성한다.(S7 참조)

여기서, 세라믹 기판의 소성은 일반 대기 분위기에서 80 내지 120℃ 의 온도, 100㎏/㎡ 압력하에서 일반 대기분위기에서 10분간 1차 소성후, 온도를 750 내지 870℃로 변화시켜 20분간 2차 소성을 한다.

상기 소성된 세라믹 기판의 지름이 0.65mm 의 원형 외부 터미널 전극에 지름 0.76mm 의 솔더볼을 연속 벨트로를 사용하여 납땜하고, 150℃에 방치하여 전단 강도를 측정한 결과는 표1 과 같다.

단위:kgf

중량(%)	납땜후	100시간	200시간	300시간	400시간	500시간
은							구리
99	1	1.56	1.23	1.07	1.0	0.98	0.98
97	3	1.32	1.24	1.20	1.19	1.18	1.13
93	7	1.24	1.18	1.21	1.16	1.12	1.10

상기와 같은 집적 회로 장치의 제1 제조방법은 은(Ag)-구리(Cu) 계열의 도전성 페이스트는 은(Ag)의 마이그레이션 및 솔더와의 납땜 공정에서 리치를 방지하고 은과 구리의 공정 반응을 억제하는 소성 온도를 선택하여 신뢰성 있는 접합부를 얻었다.

그러나, 구리(Cu)의 중량이 1% 미만일 경우에는 은(Ag)과 솔더의 주석(Sn)의 리치현상을 방지하지 못하고, 구리(Cu)의 중량이 7%를 초과할 경우에는 소성 온도가 870℃이상일 때 은(Ag)-구리(Cu) 도전성 페이스트의 공정 조직이 형성되어 상기 페이스트와 세라믹 기판과의 접합력이 저하되었으며 소성온도가 750℃ 미만일 경우에는 은(Ag)과 구리(Cu)의 완전 소성이 이루어지지 않아 페이스트의 특성 및 접합력이 저하되었다.

상기 집적 회로 장치의 제2 특성과 같이 구성된 집적 회로 장치의 제2 제조방법을 설명하면 다음과 같다.

먼저, 소성전 세라믹 기판(10)은 MgO, ZnO, B2O3, SiO3를 1000℃ 이상에서 용융하고 급속 냉각하여 입도 1 내지 5 ㎛ 의 판상 형태의 분말을 제조한 다음 상기 제조된 분말 60% 중량과 40%의 알루미나 유기 및 무기 매개물과 혼합하여 반죽을 생성하고 압연 공정을 통해 소성전의 세라믹 기판을 형성한다음 일정한 크기로 절단한다.(S1 참조)

은(Ag)-구리(Cu) 계열의 페이스트를 91 내지 97% 중량의 은(Ag)과 3 내지 9% 중량의 구리(Cu) 및 0.1 내지 1% 중량의 무기 매개물과 유기 매개물을 사용하여 제조한다.(S2 참조)

여기서, 은의 평균 입도는 0.5 내지 10㎛이고 구리는 평균 입도는 0.5 내지3㎛ 이다.

상기 소성전 세라믹 기판(10)에는 회로 도면에 따라 펀치(Punch)로 지름 250㎛이상의 관통 구멍을 형성하고, 상기 관통 구멍은 은 계열의 페이스트로 구성된 전도성 물질을 충진하여 상하층에 이웃한 세라믹 기판과 전기적으로 연결하는 비아홀(11)를 형성한다.(S3 및 S4 참조)

상기 비아홀(11)이 형성된 내층용 세라믹 기판(10b, 10c)은 회로 도면에 따라 은 계열의 페이스트를 인쇄하여 내부 전극층(12)을 형성한다.(S5 참조)

상기 비아홀(11)이 형성되어 표면층으로 사용될 세라믹 기판(10a, 10d)은 은(Ag)-구리(Cu) 계열의 페이스트를 사용하여 솔더와 납땜할 외부 터미널 용도의 전극을 형성한다.(S6 참조)

여기서, 내층용 세라믹 기판과 표면층용 세라믹 기판은 동일한 특성의 재료이며, 집적 회로 장치의 내층에 구성되는지 표면층에 구성되는지에 따라 구분된다.

상기 세라믹 기판을 적층한후 일반 대기 분위기에서 80 내지 120℃의 온도와 100㎏/㎡의 압력으로 10분간 1차 소성한다음, 온도를 750 내지 900℃의 온도로 변화시켜 20분간 2차 소성한다.(S7 참조)

상기 소성된 세라믹 기판의 지름이 0.65mm 의 원형 외부 터미널 전극에 지름 0.76mm의 솔더볼을 연속 벨트로를 사용하여 납땜하고, 150℃도의 온도에 방치하여 시간에 따라 전단강도를 측정한 결과는 표2 과 같다.

단위:kgf

중량(%)	납땜후	100시간	200시간	300시간	400시간	500시간
은							구리
97	3	1.12	1.02	1.07	1.01	0.97	0.96
94	6	1.31	1.15	1.08	1.05	1.03	0.95
91	9	1.32	1.22	1.16	1.14	1.12	1.07

상기 제2 제조방법은 표면 전극층은 은(Ag)의 마이그레이션(Migration)을 억제하여 주며, 은(Ag) 계열의 페이스트가 인쇄된 전극은 와이어 접합으로 반도체 칩을 전기 회로적으로 배선하며 은-구리 페이스트가 인쇄된 전극은 솔더 납땜 공정으로 반도체 부품을 전기 회로적으로 배선한다.

여기서, 상기 제2 제조방법에서와 같이, 은 계열의 페이스트를 인쇄하고 그 위에 은-구리 계열의 페이스트를 인쇄할 경우 전극층 전체의 구리 함량이 즐어드는 효과가 발생하였고, 은-구리 계열의 페이스트의 구리 함량을 3 내지 9% 로 하고, 750 내지 900℃ 온도하에서 상기 제1 제조방법과 동일한 결과를 산출해내었다.

마지막으로, 은(Ag) 계열의 페이스트만을 사용하고 소성된 세라믹 기판의 지름이 0.65mm 의 원형 외부 터미널 전극에 지름 0.76mm 의 솔더볼을 연속 벨트로를 사용하여 납땜하고 150℃의 온도에 방치하여 시간이 지남에 따른 솔더볼의 전단강도를 측정한 결과가 표 3과 같다.

단위:kgf

은 페이스트	납땜후	100시간	200시간	300시간	400시간	500시간
	1.26	0.97	0.85	0.81	0.78	0.66

상기와 같이 구성되는 본 발명의 도전정 페이스트 및 이를 이용한 집적 회로 장치는 은(Ag) 계열의 도전성 페이스트에 구리(Cu) 및 유기 매개물과 무기 매개물을 첨가하여 사용함으로써, 표면 전극층과 전자 부품과의 접합성 및 절연성을 향상 시킬수 있고 귀금속을 도전성 페이스트의 재료로 사용하지 않기 때문에 가격 경쟁력을 높힐수 있고, 또한 별도의 확산 방지층을 추가하지 않고 은(Ag)-구리(Cu) 계열의 재료를 사용하여 솔더와의 확산 방지와 표면 배선을 동시에 수행할 수 있는 효과가 있다.

Claims (7)

1. 집적 회로 장치의 표면 전극층 재료로 사용되며 전도성 분말 입자와 유기 매개물로 구성된 도전성 페이스트에 있어서,

   상기 전도성 분말 입자는 91 내지 99%의 중량을 가지는 은(Ag)과 1 내지 9%의 중량을 가지는 구리(Cu)로 구성된 것을 특징으로 하는 도전성 페이스트.
2. 제1 항에 있어서,

   상기 전도성 분말 입자는 0.1 내지 1%의 중량을 가지는 PbO, MgO, ZnO, SiO₂의 무기 매개물중 하나 이상을 더 포함하는 것을 특징으로 하는 도전성 페이스트.
3. 적어도 1 층 이상으로 형성되고 최상측과 최하측에 표면 전극층을 가지는 세라믹 기판과, 상기 표면 전극층이 상호 전기적으로 도통될 수 있도록 전도성 물질이 충진된 비아홀로 구성되고, 플립칩(Flip Chip)공법을 이용하여 반도체 칩을 접합하는 집적 회로 장치에 있어서,

   상기 표면 전극층은 93 내지 99% 중량의 은(Ag)과 1 내지 7% 중량의 구리(Cu) 및 0.1 내지 1% 중량의 무기 매개물과 유기 매개물을 포함한 도전성 페이스트로 이루어진 것을 특징으로 하는 집적 회로 장치.
4. 제4 항에 있어서,

   상기 세라믹 기판은 80 내지 120℃의 온도와 100㎏/㎡의 압력으로 1차 소성후 온도를 750 내지 870℃ 로 변화시켜 2차 소성되는 것을 특징으로 하는 집적 회로 장치.
5. 적어도 1 층 이상으로 형성되어 최상측과 최하측에 표면 전극층을 가지는 세라믹 기판과, 상기 표면 전극층이 상호 전기적으로 도통될 수 있도록 도전성 물질이 충진된 비아홀로 구성되고, 솔더 납땜 공정과 와이어 접합을 이용하여 반도체 칩을 접합하는 집적 회로 장치에 있어서,

   상기 표면 전극층은 솔더와의 납땜을 통하여 반도체 칩을 접합할 경우 91 내지 97% 중량의 은(Ag)과 3 내지 9% 중량의 구리(Cu) 및 0.1 내지 1% 중량의 무기매개물과 유기 매개물을 포함한 도전성 페이스트로 이루어진 것을 특징으로 하는 집적 회로 장치.
6. 제5 항에 있어서,

   상기 표면 전극층은 와이어 접합을 통해 반도체 칩을 접합할 경우에는 은 계열의 도전성 페이스트인 것을 특징으로 하는 집적 회로 장치.
7. 제5 항에 있어서,

   상기 세라믹 기판은 80 내지 120℃의 온도와 100㎏/㎡의 압력하에서 1차 소성후 온도를 750 내지 900℃ 로 변화시켜 2차 소성되는 것을 특징으로 하는 집적 회로 장치.