KR100385004B1 - 스펙트럼확산다중액세스통신시스템용다중경로탐색프로세서 - Google Patents

Abstract

스프레드 스펙트럼을 위한 모뎀에 사용된 집적된 탐색 프로세서는 시스템 버퍼 수신 샘플을 통신하며 버퍼로부터의 연속적인 오프셋상에서 동작하는 시간 슬라이스 변환 프로세서를 이용한다. 탐색 프로세서는 마이크로프로세서 지정 탐색 파라미터 세트로 구성된 탐색을 통해 스텝하며, 이 파라미터는 탐색을 위한 안테타 그룹과, 탐색을 위한 탐색 윈도우의 시작 오프셋 및 폭과, 각각의 오프셋에서 결과치를 누산하기 위해 월시심볼의 수을 포함한다. 탐색 프로세서는 각각의 오프셋에서 상관 에너지를 계산하며 복조 엘리먼트 재정렬을 위해 사용하는 탐색에서 찾은 최상의 경로의 요약 리포트를 표시한다. 이것은 마이크로프로세서의 탐색과정 관련 작업량을 감소시키며 단일 IC에서 발생된 완전한 채널 엘리먼트 모뎀을 허용함으로서 모뎀비용을 줄인다.

Description

스펙트럼 확산 다중 액세스 통신 시스템용 다중경로 탐색 프로세서

발명의 배경

I. 발명분야

본 발명은 일반적으로 스펙트럼 확산 통신시스템, 특히 셀룰라 전화통신시스템에서의 신호처리에 관한 것이다.

II. 종래기술의 설명

무선전화 통신 시스템에서, 많은 사용자는 무선 전화시스템에 접속하기 위해 무선채널을 통해 통신한다. 무선채널을 통한 통신은 제한된 주파수 스펙트럼으로 많은 수의 사용자를 통신하게 하는 다양한 다중 액세스 기술중 하나일 수 있다. 이들 다중 액세스 기술은 시분할 다중 액세스(TDMA), 주파수 분할 다중 액세스(FDMA) 및 코드분할 다중 액세스(CDMA)를 포함한다. CDMA 기술은 많은 장점을 가지며, 전형적인 CDMA 시스템은 여기에 참조에 의해 통합되고, 본 발명의 양수인에게 양도된, "위성 또는 지상 중계기를 사용하는 스펙트럼 확산 다중 액세스 통신시스템"으로 명명되고, 1990년 2월 13일에 공고된 K. Gilhousen 등에 의한 미합중국 특허 제 4,901,307호에 개시되어 있다.

송수신기를 각각 가진 다수의 이동 전화시스템 사용자가 CDMA 스펙트럼 확산 통신신호를 사용하여 위성 중계기 또는 지상 기지국을 통해 통신하는 다중 액세스 기술은 전술한 미합중국 특허 제 4,901,307호에 개시되어 있다. CDMA 통신을 사용할 때, 주파수 스펙트럼은 여러번 재사용될 수 있어 시스템 사용자 용량을 증가시킬 수 있다.

미합중국 특허 제 4,901,307호에 개시된 CDMA 변조기술은 위성 또는 지상 채널을 이용하여 통신시스템에서 이용되는 협대역 변조기술에 비해 많은 장점을 제공한다. 지상채널은 특히 다중 신호와 관련하여 소정의 통신 시스템에서 특정 문제점을 가진다. CDMA 기술을 사용하면, 지상채널의 특정 문제점은 다중경로의 역효과, 예를들어 페이딩을 완화시켜주는 반면에 그것의 장점을 향상시킴으로서 극복될 수 있다.

미합중국 특허 제 4,901,307호에 개시된 CDMA 기술은 이동위성 통신에서 양방향 링크를 위한 코히어런트 변조 및 복조의 사용을 고려한다. 따라서, 여기에 개시된 CDMA 기술은 위성 대 이동장치 링크 및 기지국 대 이동 유니트 링크를 위해 코히어런트 위상기준으로서 파일럿 캐리어 신호를 사용한다. 그러나, 지상 셀룰라 환경에서, 채널의 위상중단을 야기하는 다중경로 페이딩과 이동 유니트로부터 파일럿 캐리어신호를 전송하기 위해 요구된 전력은 이동 유니트 대 기지국 링크를 위한 코히런트 복조기술의 사용을 배제한다. 여기에 참조에 의해 통합되고, 본 발명의 양수인에게 양도됐으며, "CDMA 셀룰라 전화시스템에서 신호파형을 발생시키는 시스템 및 방법"으로 명명되고, 1990년 6월 25일에 공고된 미합중국 특허 제 5,103459호는 비코히어런트 변조 및 복조기술을 사용함으로써 이동 유니트 대 기지국 링크에서 다중경로의 역효과를 극복하기 위한 수단을 제공한다.

CDMA 셀룰라 전화시스템에서, 동일한 주파수 대역은 모든 기지국에서 통신하기 위해 사용될 수 있다. 기지국 수신기에서, 한 라인의 사이트경로 및 빌딩에 대한 반사경로와 같은 분리가능한 다중경로는 모뎀성능을 향상시키기 위해 결합된 다이버시티일 수 있다. 처리이득을 제공하는 CDMA 파형특성은 동일한 주파수 대역을 점유하는 신호사이를 식별하기 위해 사용된다. 더욱이, 고주파수 의사잡음(PN) 변조는 동일한 신호에 대해 많은 다른 전파경로가 분리될 수 있게 하여, 제공된 경로지연의 차는 PN 칩 지속시간을 초과한다. 만일 대략 1MHz의 PN 칩 율이 CDMA 시스템에 사용된다면, 확산 대역폭 대 시스템 데이터율의 비율과 동일한 전(full) 스펙트럼 확산 처리이득은 1 마이크로초 이상 차이의 지연을 가진 경로에 대해 사용될 수 있다. 일 마이크로초 경로지연은 대략 1,000피트의 경로간격에 대응한다. 도시환경은 전형적으로 1 마이크로초를 초과하는 경로지연을 제공한다.

여러 진행 개별 전파경로를 가진 신호는 지상채널의 다중경로 특성에 의해 발생된다. 다중경로 채널의 한 특성은 채널을 통해 전송되는 신호에 도입된 시간 확산이다. 예를 들어, 만일 이상적인 임펄스가 다중경로 채널을 통해 전송된다면, 수신된 신호는 펄스의 스트림으로서 나타난다. 다중경로 채널의 다른 특성은 채널을 통한 각각의 경로가 다른 감쇠인자를 발생시킬 수 있다는 것이다. 예를들어, 만일 이상적인 임펄스가 다중경로 채널을 통해 전송된다면, 펄스의 수신된 스트림에 대한 각각의 펄스는 일반적으로 다른 수신된 펄스보다 센 다른 신호를 가진다. 다중경로 채널의 또 다른 특정은 채널의 각각의 경로가 신호에 대해 다른 위상을 발생시킨다는 것이다. 예를들어, 만일 이상적인 임펄스가 다중경로 채널을 통해 전송된다면, 수신된 펄스 스트림의 각각의 펄스는 다른 수신된 펄스와 다른 신호 강도를 가진다.

이동 무선채널에서, 다중경로는 빌딩, 나무, 차 및 사람과 같은 환경의 장해물로부터의 신호 반사에 의해 발생된다. 일반적으로, 이동 무선채널은 다중경로를 발생시키는 구조물의 상대적인 움직임에 기인한 시변환 다중경로 채널이다. 예를들어, 만일 이상적인 임펄스가 시변환 다중경로 채널을 통해 전송된다면, 펄스의 수신된 스트림은 이상적인 임펄스가 전송되는 시간의 함수로서 시간위치, 감쇠 및 위상에서 변화한다.

채널의 다중경로 특성은 신호 페이딩을 유발할 수 있다. 페이딩은 다중경로 채널의 위상 특성의 결과이다. 페이딩은 다중경로 벡터가 더해질 때 발생하여, 각각의 개별 벡터보다 작은 수신 신호를 산출할 수 있다. 예를들어, 제 1경로는 θ라디안의 위상 시프트를 갖는 시간지연 δ 및 X dB의 감쇠인자를 가지며, 제 2경로는 θ+π라디안의 위상 쉬프트를 갖는 시간지연 δ 및 X dB의 감쇠인자를 갖는, 두 개의 경로를 포함하는 다중경로 채널을 통해 사인파가 전송된다면, 어느 신호도 채널의 출력에서 수신되지 않는다.

종래 무선전화 시스템에서 사용된 아날로그 FM 변조와 같은 협대역 변조시스템에 있어서, 무선 채널에서 다중경로의 존재는 심각한 다중경로 페이딩을 발생시킨다. 그러나, 전술한 것처럼, 광대역 CDMA에서는 다른 경로가 복조 프로세스에서 식별될 수 있다. 이같은 식별은 다중경로 페이딩을 상당히 감소시킬 뿐만아니라 CDMA 시스템에 장점을 제공한다.

다이버시티는 페이딩의 좋지않은 효과를 제거하기 위한 한 방법이다. 따라서, 시스템에서 페이딩이 감소될 수 있는 몇몇 형태의 다이버시티를 제공하는 것은 바람직하다. 3가지 주요 형태의 다이버시티, 즉 시간 다이버시티, 주파수 다이버시티 및 공간 다이버시티가 존재한다.

시간 다이버시티는 반복, 시간 인터리빙과 리던던시를 도입한 에러 정정 및 검출 코딩을 사용함으로서 최상으로 획득될 수 있다. 본 발명을 포함하는 시스템은 시간 다이버시티의 형태로서 각각의 이들 기술을 사용할 수 있다.

고유 광대역 성질을 갖는 CDMA는 광대역폭을 통해서 신호에너지를 확산시킴으로써 주파수 다이버시티의 형태를 제공한다. 따라서, 주파수 선택 페이딩은 CDMA 신호 대역폭의 미세부분에만 영향을 미친다.

공간 또는 경로 다이버시티는 보통 두 개 이상의 안테나 엘리먼트를 사용함으로써 이동 유니트로부터 두 개 이상의 기지국을 거치는 동시발생 링크를 통해 다중 신호경로를 제공함으로써 획득된다. 더욱이, 경로 다이버시티는 전술한 것처럼 신호 도달이 다른 전파지연을 가지고 수신되고 분리처리되는 것을 허용함으로써 스펙트럼 확산 처리를 통한 다중경로 환경을 이용하여 얻을 수 있다. 경로 다이버시티의 예는 둘다 본 발명의 양수인에게 양도됐으며, "CDMA 셀룰라 전화시스템의 소프트 핸드오프"로 명명되고, 1992년 3월 21일로 공고된 미합중국 특히 제 5,101,501호와 "CDMA 셀룰라 전화시스템의 다이버시티 수신기"로 명명되며, 1992년 4월 28일에 공고된 미합중국 특허 제 5,109,390호에 개시되어 있다.

페이딩의 좋지않은 효과는 송신기 전력을 제어함으로서 CDMA 시스템에서 소정 범위까지 제어될 수 있다. 기지국 및 이동 유니트의 전력을 제어하기 위한 시스템은 본 발명의 양수인에게 양도되었고, "CDMA 셀룰라 이동전화 시스템에서 전송전력을 제어하기 위한 방법 및 장치"로 명명되고, 1991년 10월 8일로 공고된 미합중국 특허 제 5,056,109호에 개시되어 있다.

미합중국 특허 제 4,901,307호에 개시된 CDMA 기술은 각각의 이동 유니트 사용자가 다른 PN 시퀀스를 할당받으며 상대적으로 긴 PN 시퀀스를 사용하는 것을 고려한다. 제로를 제외한 모든 시간 시프트에 대해, 다른 PN 시퀀스사이의 상호상관과 PN 시퀀스의 자기상관은 다른 사용자 신호가 수신시에 구별될 수 있는 근사 제로 평균값을 가진다. (자기상관 및 상호상관은 "1"의 값을 띠는 논리"0"과 "-1"의 값을 띠는 논리 "1" 또는 제로평균값을 구하기 위해 유사한 매핑을 필요로 한다).

그러나, 이같은 PN 신호는 직교되지 않는다. 비록 상호상관이 정보 비트시간과 같은 짧은 시간간격동안 전체 시퀀스 길이에 걸쳐 제로로 평균화될지라도, 상호상관은 이항분포를 가진 랜덤 변수이다. 이와같이, 만일 신호가 동일한 전력 스펙트럼 밀도를 가진 광대역폭 가우스 잡음이면, 이 신호는 서로 동일하게 간섭한다. 따라서, 다른 사용자 신호 또는 상호간섭 잡음은 달성할 수 있는 용량을 극히 제한한다.

2의 n 거듭제곱에 대해, 각각 길이 n의 n개 직교 시퀀스 세트가 형성될 수 있음이 S.W.Golomb 등, Prentice-Hall, Inc.,에서 1964년에 출판된 공간응용 디지털 통신(Digital Communication with Space Application)의 pp. 45-64에 기술되어 있는 것이 당업자에게 공지되어 있다. 실제로, 직교 2진 시퀀스 세트는 4의 배수이며 200이하인 대부분의 길이에 대해 공지되어 있다. 용이하게 발생될 수 있는 이같은 한 클래스의 시퀀스는 하다마르(Hadamard) 행렬로서 공지되어 있는 월시(Walsh) 함수라 불린다.

n차의 월시항수는 다음과 같이 귀납적으로 정의될 수 있다.

여기서, W'는 W의 논리 보수를 나타내며, W(1)=｜0｜

따라서,

월시 시퀀스 또는 코드는 월시 함수 행렬의 행중 하나이다. n차 월시함수 행렬은 각각 n비트 길이를 가진 n 시퀀스를 포함한다.

n차 월시 함수행렬(n비트 길이를 가진 다른 직교함수뿐만아니라)은 n비트 간격이상에서 세트내의 모든 다른 시퀀스사이의 상호상관이 제로가 되는 특성을 가진다. 이것은 모든 시퀀스가 그 비트의 절반에서 모든 다른 시퀀스와 다른 것을 관찰함으로써 알 수 있다. 모든 제로를 포함하는 하나의 시퀀스가 항상 존재하며, 모든 다른 시퀀스는 절반 1 및 절반 0을 포함한다. 절반 1 및 절반 0대신에 모든 논리 제로를 포함하는 월시 심볼은 월시 제로심볼이라 불린다.

이동 유니트로부터 기지국으로의 역방향 링크 채널상에서, 위상 기준을 제공하기 위한 파일럿 신호는 존재하지 않는다. 따라서, 낮은 Eb/No(비트당 에너지 / 잡음 전력 밀도)를 가진 페이딩 채널상에 고품질 링크를 제공하는 방법이 필요하다. 역방향 링크상의 월시함수 변조는 64월시 코드로 매핑된 6개 코드심볼의 세트상의 코히어런스를 가진 64변조를 포함하는 간단한 방법이다. 지상채널의 특징은 위상변화율이 상대적으로 느리다는 것이다. 따라서, 채널상의 위상변화율에 짧게 비교되는 월시코드 지속시간을 선택함으로써, 하나의 월시코드의 길이를 통한 코히어런트 복조가 가능하다.

역방향 링크 채널상에서, 월시코드는 이동 유니트로부터 전송된 정보에 의해 결정된다. 예를들어, 3개의 비트 정보심볼은 앞에서 주어진 W(8)의 8 시퀀스로 매핑될 수 있다. 월시 인코딩 심볼의 원래 정보 심볼의 추정으로의 "비매핑"은 고속 하다마르 변환(FHT)에 의해 수신기에서 수행될 수 있다. 바람직한 "비매핑" 또는 선택 프로세스는 최대 가능 디코딩을 위한 디코더에 제공될 수 있는 소프트 결정 데이터를 발생시킨다.

FHT는 "비매핑" 프로세스를 실행하는데 사용된다. FHT는 각각의 가능한 월시시퀀스와 수신된 시퀀스를 상관시킨다. 선택 회로는 소프트 결정 데이터로서 스케일링되고 제공되는 가장 가능한 상관값을 선택하기 위해 사용된다.

다이버시티의 스펙트럼 확산 수신기 또는 "레이크(rake)" 수신기 설계는 페이딩 효과를 감소시키기 위해 다중 데이터 수신기를 포함한다. 일반적으로 각각의 데이터 수신기는 다중 안테나의 사용 또는 다중경로로 인하여 다른 경로를 이동하는 신호를 복조하기 위해 할당된다. 직교 시그널링 방식에 따라 변조된 신호의 복조에서, 각각의 데이터 수신기는 FHT를 사용하여 각각의 가능한 매핑값과 수신된 신호를 상관시킨다. 각 FHT의 각각의 출력이 결합된다. 그러면, 선택 회로는 소프트 결정 데이터를 발생시키기 위해 결합된 FHT 출력에 기초하여 가장 가능한 상관값을 선택한다.

전술한 미합중국 특히 제 5,103,459호에 개시된 시스템에 있어서, 호출 신호는 1/3 데이터율 순방향 에러 상관 인코더에 의해 초당 28,800심볼의 출력 스트림으로 변환되는 정보소스를 초당 9600비트로서 개시한다. 이들 심볼은 초당 4800 월시심볼을 형성하기 위해 한번에 6개씩 그룹화되고, 각각의 월시심볼은 주기동안 64 월시칩인 64직교 월시함수중 하나를 선택한다. 월시칩은 사용자 특정 PN 시퀀스로 변조된다. 사용자 특정 PN 변조 데이터는 두 개의 신호로 분리되며, 이들 중 한 신호는 동위상(I) 채널 PN시퀀스로 변조되며, 다른 신호는 직교(Q) 채널 PN 시퀀스로 변조된다. I채널 변조 및 Q채널 변조 모두는 1.2288MHz PN 확산율로 월시칩당 4개의 PN칩을 제공한다. I 및 Q변조 데이터는 전송을 위해 결합된 오프셋 직교 위상 시프트 키잉(OQPSK)이다.

전술한 미합중국 특허 제 4,901,307호에 개시된 CDMA 셀룰라 시스템에서, 각각의 기지국은 제한된 지리적 영역에 커버리지를 제공하며 공중교환 전화망(PSTN)에 셀룰라 시스템 스위치를 통해 그 커버리지 영역에서 이동 유니트를 링크한다. 이동 유니트가 새로운 기지국의 커버리지로 이동할 때, 사용자 호출의 라우팅은 새로운 기지국에 전송된다. 기지국 대 이동 유니트 신호 전송경로는 순방향 링크로서 언급되며, 전술한 것처럼, 이동 유니트 대 기지국 신호 전송경로는 역방향 링크로서 언급된다.

전술한 것처럼, PN 칩 간격은 두개의 경로가 결합되기 위해 가져야 하는 최소 분리를 한정한다. 개별경로가 복조될 수 있기 전에, 수신된 신호 경로의 상대적인 도달 시간(또는 오프셋)이 먼저 결정되어야 한다. 채널 엘리먼트 모뎀은 전위경로 오프셋의 시퀀스를 통해 탐색하고 각각의 전위 경로 오프셋으로 수신된 에너지를 측정함으로서 이 기능을 수행한다. 만일 전위 오프셋과 연관된 에너지가 소정의 임계값을 초과한다면, 신호 복조 엘리먼트는 상기 오프셋으로 할당될 수 있다. 상기 경로 오프셋에 존재하는 신호는 그들 각각의 오프셋에서 다른 복조 엘리먼트와 결합될 수 있다. 탐색자 복조 엘리먼트 에너지 레벨에 기초한 복조 엘리먼트 할당을 위한 장치 및 방법은 본 발명의 양수인에게 양도되었으며, "다중신호를 수신할 수 있는 시스템에서의 복조 엘리먼트 할당"으로 명명되고 1993년 10월 28일로 출원된 공동 계류중인 미합중국 특허 출원 08/144,902호에 개시되어 있다. 이같은 다이버시티 또는 레이크 수신기는 결합된 신호가 저하되기 전에 모든 경로가 함께 페이딩되기 때문에 로버스트(robust) 디지털 링크를 위해 제공한다.

제 1도는 기지국에 도달하는 이동 유니트로부터의 한세트의 신호를 도시한다. 수직축은 데시벨(dB)로 수신되는 전력을 나타낸다. 수평축은 다중경로 지연에 따른 때문에 신호의 도달시간 지연을 나타낸다. 페이지로 진행하는 축(도시안됨)은 시간의 세그먼트를 나타낸다. 페이지의 공통평면에서 각각의 신호 스파이크는 공통시간에 도달하나 이동국에 의해 서로 다른 시간에 전송된다. 각각의 신호 스파이크 (2-7)는 다른 경로로 이동되며 다른 시간지연 및 다른 진폭응답을 나타낸다. 스파이크(2-7)에 의해 나타나는 6개의 다른 신호 스파이크는 심각한 다중경로 환경을 나타낸다. 전형적인 도시환경은 약간의 사용가능한 경로를 발생시킨다. 시스템의 잡음층은 낮은 에너지 레벨을 가진 피크 및 딥(dip)에 의해 나타난다. 탐색 엘리먼트는 전위 복조 엘리먼트 할당을 위해 신호 스파이크(2-7)의 수평축에 의해 측정된 지연을 식별하는 일을 한다.

수평축은 PN오프셋의 유니트를 가지는 것으로 생각될 수 있다. 임의의 주어진 시간에, 기지국은 단일 이동 유니트로부터의 다양한 신호를 감지하며, 이들 각각은 서로 다른 경로로 이동하며 서로 다른 신호와 서로 다른 지연을 가질 수 있다. 이동 유니트의 신호는 PN 시퀀스에 의해 변조된다. PN 시퀀스의 복제는 기지국에서 발생된다. 기지국에서, 각각의 다중경로 신호는 그것의 타이밍으로 정렬된 PN 시퀀스 코드로 개별적으로 복조된다. 수평축 좌표는 그 좌표에서 신호를 복조하기 위해 사용되는 PN 시퀀스 코드 오프셋에 대응하는 것으로 생각될 수 있다.

각각의 다중경로 피크는 각각의 다중경로 피크의 불균형 봉우리에 의해 도시된 것처럼 시간의 함수로서 진폭이 변화한다. 도시된 제한된 시간에서, 다중경로피크의 주요 변화가 존재하지 않는다. 더 확장된 시간 범위에 걸쳐, 다중경로 피크는 사라지며 시간이 진행됨에 따라 새로운 경로가 형성된다. 다중경로 피크는 시간이 지날수록 함께 혼합되거나 폭이 넓어진 피크로 희미해진다. 각각의 복조 엘리먼트가 자신에게 할당된 신호의 작은 변화를 추적하는 반면에, 탐색자는 기지국에 의해 감지된 현재 다중경로 환경의 로그를 발생시키는 일을 한다.

전형적인 무선 전화통신 시스템에서, 이동 유니트 전송기는 가변율 포맷으로 음성정보를 인코딩하는 보코딩 시스템을 사용할 수 있다. 예를들면, 데이터율은 음성 활성도의 정지때문에 낮아진다. 낮은 데이터율은 이동 유니트 전송기에 의해 발생된 다른 사용자에 대한 간섭레벨을 감소시킨다. 수신기에서 또는 다른 수신기와 연관되어, 보코딩 시스템은 음성정보를 재구성하기 위해 사용된다. 음성정보에 부가하여, 비음성 정보 또는 양쪽의 합성정보는 이동 유니트에 의해 전송될 수 있다.

이같은 환경에서 응용할 수 있는 보코더는 본 발명의 양수인에게 양도되었으며, "가변을 보코더"로 명명되고 1991년 6월 11일에 출원된 계류중인 미합중국 특히 출원 제 07/713,661호에 개시되어 있다. 이같은 보코더는 20 ms 프레임동안 음성 활성도에 기초하여, 4개의 다른 데이터율, 예를들어 대략 초당 8,000비트(bps), 4,000bps, 2,000bps 및 1,000bps로 음성정보 인코딩 데이터의 디지털 샘플로부터 생성된다. 보코더 데이터의 각 프레임은 9,600bps, 4,800bps, 2,400bps 및 1,200bps 데이터 프레임으로서의 오버헤드 비트로 포맷된다. 9,600bps 프레임에 대응하는 가장 높은 데이터율 프레임은 "전데이터율" 프레임으로 언급되며, 4,800bps 데이터 프레임은 "1/2 데이터율" 프레임으로 언급되며, 2,400bps 데이터 프레임은"1/4 데이터율" 프레임으로 언급되며, 1,200bps 데이터 프레임은 "1/8 데이터율" 프레임으로 언급된다. 인코딩 프로세스 또는 프레임 포맷 프로세스에서, 데이터율 정보는 데이터에 포함되지 않는다. 이동 유니트가 전데이터율 미만에서 데이터를 전송할 때, 이동 유니트 전송신호의 듀티 사이클은 데이터율과 동일하다. 예를들어, 1/4 데이터율에서, 신호는 1/4 시간에만 이동 유니트로부터 전송된다. 다른 3개의 1/4 시간동안에는 신호가 이동 유니트로부터 전송되지 않는다. 이동 유니트는 데이터 버스트 랜더마이저(randomizer)를 포함한다. 전송될 신호의 데이터율이 주어지면, 데이터 버스트 랜더마이저는 이동 유니트가 전송되는 시간슬롯과 이동 유니트가 전송되지 않는 슬롯시간을 결정한다. 데이터 버스트 랜더마이저는 본 발명의 양수인에게 양도되었으며, "데이터 버스트 랜더마이저"로 명명되고, 1992년 3월 5일에 출원된 계류중인 미합중국 특허출원 번호 제 07/864,312호에 개시되어 있다.

기지국에서, 각각의 개별 이동 유니트 신호는 이동 유니트의 원래 호출신호로 다시 복조되기 위해 수신된 전체 호출신호로부터 식별되어야 한다. 기지국에 수신된 이동 유니트 신호를 복조하기 위한 시스템 및 방법은 예를 들어, 미합중국 특허 제 5,103,459호에 개시되어 있다. 제 2도는 역방향 링크 이동 유니트 신호를 복조하기 위한 미합중국특허 제 5,103,459호에 개시되어 있는 기지국 장치의 블록도이다.

전형적인 종래 기지국은 다중 독립 탐색기 및 복조엘리먼트를 포함한다. 탐색기 및 복조엘리먼트는 제어기에 의해 제어된다. 이같은 전형적인 실시예에 있어서, 높은 시스템 용량을 유지하기 위해, 시스템에서의 각각의 이동국은 파일럿 신호를 계속적으로 전송하지 않는다. 역방향 링크상의 파일럿 신호의 결여로 인해, 이동국 신호가 수신될 수 있는 모든 가능한 시간 오프셋을 조사하기 위해 필요한 시간이 증가된다. 전형적으로 파일럿신호는 트래픽 베어링 신호보다 높은 전력으로 전송되어, 수신된 트래픽 채널신호에 비교하여 수신된 파일럿의 신호대 잡음비를 증가시킨다. 대조적으로, 이상적인 각각의 이동 유니트는 모든 다른 이동 유니트로부터 수신된 전력레벨과 동일한 신호레벨로 도달하는 역방향 링크 신호를 전송하여 낮은 신호대 잡음비를 가진다. 또한, 파일럿 채널은 데이터의 공지된 시퀀스를 전송한다. 파일럿 신호없이, 탐색 프로세스는 데이터가 전송되는 것을 결정해야 한다.

제 2도의 시스템에 대해, 각각의 탐색자는 월시 심볼의 주기와 동일한 시간주기동안 하나의 FHT 변환을 실행할 수 있는 하나의 FHT 프로세서를 포함한다. FHT 프로세서는 월시 심볼 간격마다 하나의 값이 입력되며 하나의 값이 FHT로부터의 출력되는 의미에서 "실시간"에 종속된다. 따라서, 고속 탐색 프로세스를 제공하기 위해서, 하나 이상의 탐색자 엘리먼트가 사용되어야 한다. 탐색자 엘리먼트는 시스템 제어기에 의해 제어된 것처럼 특정 이동국 정보신호의 탐색시에 연속적으로 스캐닝한다. 탐색자 엘리먼트는 양성된 다중경로 신호의 탐색에서 신호의 공칭도달 주위의 한세트의 시간 오프셋을 스캐닝한다. 각각의 탐색자 엘리먼트는 자신이 수행한 탐색의 결과를 제어기에 다시 제공한다. 제어기는 복조엘리먼트에 입력신호를 할당하는데 이용하기 위해 상기 결과를 표로 작성한다.

제 2도는 종래 기지국의 전형적인 실시예를 도시한다. 제 2도의 기지국은CDMA 역방향 링크 이동유니트 신호(14)를 수신하는 하나 이상의 안테나(12)를 가진다. 전형적으로, 도시 기지국 커버리지 영역은 섹터라 불리는 3부분의 서브영역으로 분리된다. 섹터당 두 개의 안테나씩, 전형적인 기지국은 전체 6개의 수신 안테나를 가진다. 수신된 신호는 수신된 신호 I 및 Q 채널을 양자화하고 디지털 값을 신호 라인(18)을 통해 채널 엘리먼트 모뎀(20)에 전송하는 아날로그 수신기(16)에 의해 기저대역으로 하향변환된다. 각각의 채널엘리먼트 모뎀은 단일 사용자를 지원한다. 모뎀은 다중 디지털 데이터 수신기 또는 복조 엘리먼트(22,24) 및 다중 탐색자 수신기(26)을 포함한다. 마이크로프로세서(34)는 복조 엘리먼트(22,24) 및 탐색자(26)의 동작을 제어한다. 각각의 복조 엘리먼트 및 탐색자에서의 사용자 PN코드는 채널 엘리먼트에 할당된 이동유니트의 코드로 세팅된다. 마이크로프로세서(34)는 탐색 윈도우로 지칭되는 한세트의 오프셋을 통해 탐색자(26)를 스텝하며, 상기 탐색 윈도우는 복조 엘리먼트 할당에 적절한 다중경로 신호 피크를 포함한다. 각각의 오프셋에 대해, 탐색자(26)는 각 오프셋에서 구해진 에너지를 마이크로프로세서 (34)에 다시 보고한다. 그후에, 복조엘리먼트(22, 24)는 마이크로프로세서(34)에 의해 탐색자(26)를 통해 식별된 경로에 할당된다. (즉, PN 발생기의 타이밍 기준은 검색된 경로의 타이밍 기준에 정렬시키기 위해 이동된다). 일단 복조엘리먼트가 할당된 오프셋에서의 신호에 고정되면, 경로가 페이딩되거나 또는 복조 엘리먼트가 마이크로프로세서에 의해 보다 양호한 경로로 할당될 때까지 마이크로프로세서의 감독없이 복조 엘리먼트는 자신의 경로를 추적한다.

제 2도에는 하나의 디지털 데이터 수신기(22)만의 내부구조가 도시되나 디지털 데이터 수신기(24) 및 탐색자(26)에 적용할 수 있음이 이해되어야 한다. 채널 엘리먼트 모뎀의 각각의 복조 엘리먼트(22, 24) 또는 탐색자(26)는 대응하는 I PN 및 Q PN 시퀀스 발생기(36, 38)와 특정 이동 유니트를 선택하기 위해 사용되는 사용자 특정 PN 시퀀스 발생기(40)를 가진다. 사용자 특정 PN 시퀀스 출력(40)은 역확산기(46)에 제공되는 PN-I' 및 PN-Q' 시퀀스를 발생시키기 위해 XOR 게이트(42, 44)에 의해 I PN 및 Q PN 시퀀스 발생기(36, 38)의 출력과 XOR된다. PN 발생기(36, 38, 40)의 타이밍 기준은 할당된 신호의 오프셋에 조절되어, 역확산기는 할당된 신호 오프셋와 일치하는 PN-I' 및 PN-Q' 시퀀스와 수신된 I 및 Q 채널 안테나 샘플을 상관시킨다. 월시칩당 4개의 PN 칩에 대응하는 4개의 역확산기 출력은 누산기(48, 50)에 의해 단일 월시칩을 형성하기 위해 합산된다. 누산된 월시칩은 고속 하다마르 변환(FHT) 프로세서(52)에 입력된다. FHT 프로세서(52)는 각각의 64 전송가능한 월시함수와 한세트의 64 수신 월시칩을 상관시키며 소프트 결정 데이터의 64 엔트리 행렬을 출력한다. 각각의 복조 엘리먼트에 대한 FHT 프로세서(52)의 FHT 출력은 결합기(28)에 의해 다른 복조 엘리먼트의 출력과 결합된다. 결합기(28)의 출력은 "소프트 결정" 복조심볼이다. 소프트 결정 데이터는 원래 전송된 월시 심볼을 바르게 식별하였다는 확인에 의해 가중되는 선택된 복조심볼이다. 소프트 결정은 원래 호출신호 복구를 위한 부가 처리를 위해 순방향 에러 정정 디코더(29)에 이동된다. 이러한 호출신호는 공중 교환 전화망(PSTN)(32)에 호출을 라우팅하는 디지털 링크 (30)을 통해 전송된다.

각각의 복조 엘리먼트(22, 24)와 같이, 각각의 탐색자(26)는 완전한 복조 데이터 경로를 포함한다. 탐색자(26)는 자신의 출력이 사용되는 방법이 다르고 타이밍 추적을 제공하지 않는 점에서 복조 엘리먼트와 다르다. 처리될 각각의 오프셋에 대해, 탐색자는 안테나 샘플을 역확산함으로써 각 오프셋에서의 상관 에너지를 검색하여, FHT 변환으로 입력되는 월시칩으로 안테나 샘플을 누산하며, FHT변환을 실행하며 탐색자가 상주하는 오프셋에서의 각각의 월시심볼에 대한 최대 FHT 출력을 합산한다. 최종 합계는 마이크로프로세서(34)에 다시 보고된다. 일반적으로, 각각의 탐색자(26)는 PN 칩의 절반에 의해 인접 그룹과 분리되며, 마이크로프로세서 (34)에 의한 그룹으로서 다른 탐색자를 갖는 탐색 윈도우를 통해 스텝된다. 이같은 방식에서, 충분한 상관 에너지는 탐색자가 그 경로의 정확한 오프셋과 상관하지 않기 때문에 경로가 우연히 손실되지 않도록 1/4 칩의 각각의 최대 가능한 오프셋 에러에서 존재한다. 탐색자 윈도우를 통해 탐색자(26)를 시퀀싱한 후에, 마이크로프로세서(34)는 다시 보고된 결과를 평가하여, 전술한 공동 계류중인 미합중국 특허출원번호 제 08/144,902호에 개시된 것처럼 복조 엘리먼트 할당을 위한 강한 경로를 탐색한다.

다중경로 환경은 이동 유니트가 기지국 커버리지 영역 주위를 이동함에 따라 일정하게 변화한다. 실행되어야 하는 탐색수는 다중경로를 고속으로 찾기 위한 필요에 의해 세팅되며, 그 경로는 복조 엘리먼트에 의해 양호하게 이용되도록 놓여질 수 있다. 다른 한편으로, 요구된 복조 엘리먼트의 수는 임의의 시간 포인트에서 사용가능하도록 검색된 경로의 수에 대한 함수이다. 이들 필요성을 충족시키기 위해, 제 2도의 시스템은 채널 엘리먼트 모뎀당 총 4개의 복조 엘리먼트 및 8개의 탐색자를 위해, 이용되는 4개의 복조기 집적회로(IC) 각각에 대해 2개의 탐색자(26)와 하나의 복조 엘리먼트(24)를 갖는다. 이들 각각의 12개의 처리 엘리먼트는 집적회로상에 실행하기 위해 상당히 넓은 영역을 점유하는 FHT 프로세서를 포함하는 완전한 복조 데이터 경로를 포함한다. 4개의 복조기 IC외에, 채널 엘리먼트 모뎀은 또한 변조기 IC 및 전체 6개의 IC칩에 대한 순방향 에러 정정 디코더(IC)를 갖는다. 고성능 및 고가인 마이크로프로세서는 복조 엘리먼트 및 탐색자를 관리하고 조정하기 위해 필요하다. 제 2도의 모뎀에서 실행된 바와 같이, 이들 회로는 완전히 독립적이며, 정정 오프셋을 통한 시퀀싱을 위해 마이크로프로세서(34)의 폐쇄 안내를 요구하며, FHT 출력을 조절한다. 모든 월시 심볼 마이크로프로세서(34)는 FHT 출력을 처리하기 위해 인터럽트를 수신한다. 이 인터럽트율은 고전력 마이크로프로세서를 필요로 한다.

만일 모뎀을 위해 요구된 6개의 IC가 적은 마이크로프로세서 지원을 필요로 하며, 모뎀의 직접 IC비용과 보오드 레벨 생성비용을 감소시키며 저가의 마이크로프로세서(한번에 여러 채널 엘리먼트 모뎀을 지원하는 단일 고전력 마이크로프로세서)를 사용하는 단일 IC로 감소된다면 유용할 것이다. IC 제조공정의 최소 배선폭을 수축시키고 6개 칩을 함께 단일 다이위에 배치하는데 의존하는 것은 충분하지 않다; 복조기의 기본적인 구조는 비용면에서 효율적인 단일칩 모뎀을 위해 재설계될 필요가 있다. 전술한 것처럼, 저렴한 비용 및 구조적으로 효율적인 방식으로 스펙트럼 확산 호출신호를 복조할 수 있는 신호수신 및 처리장치가 요구되고 있다.

본 발명은 잠재적으로 수신된 호출신호의 다중경로를 포함하는 많은 수의 오프셋을 빠르게 평가할 수 있는 단일의 집적 탐색 프로세서에 관한 것이다. 제 2 도의 시스템에서, 각각의 탐색자는 월시 심볼당 하나의 FHT 변환을 실행할 수 있는 하나의 FHT 프로세서를 포함한다. 제 2 도의 시스템에서 가외의 탐색자 처리전력을 얻기 위해서, 추가 개별 탐색자 엘리먼트는 그 자신의 FHT 프로세서를 가지면서 각각 부가되어야 한다. 본 발명의 기본적인 특징은 복조 및 탐색 프로세스사이에 공유된 단일 시간 슬라이스 FHT 프로세서를 사용하는 대신에 실시간으로 FHT 프로세서의 시퀀싱을 분리하는 것이다. 고속 FHT 처리의 장점은 FHT 프로세서가 고속의 데이터 스트림을 제공받는다는 것이다. 본 발명은 FHT 프로세서에 데이터를 공급하는 효율적인 메커니즘을 통합한다.

발명의 요약

본 발명에 따르면, 스펙트럼 확산 통신 시스템용 단일 복조기는 수신된 호출신호의 다중경로를 포함할 수 있는 많은 수의 오프셋을 빠르게 평가하기 위해 단일 집적 탐색 프로세서를 사용한다. 할당된 탐색을 완료한후에, 집적 탐색 프로세서는 복조 엘리먼트의 할당을 위해 가장 최상의 후보경로를 제시한다.

집적 탐색 프로세서의 동작은 고속 하다마르 변환(FHT) 프로세서 엔진을 사용하여 월시 인코딩된 안테나 샘플의 복조에 기초한다. FHT 프로세서 엔진은 데이터가 수신되는 실시간 데이터율의 몇배나 빠르게 동작할 수 있다. 예를들어, 바람직한 실시예에 있어서, FHT 프로세서 엔진은 시스템이 하나의 월시심볼만큼의 데이터를 수신하는 시간에 32 월시 심볼 상관결과를 발생시킬 수 있다.

고속 FHT 프로세서 엔진의 장점을 구하기 위해서, 시스템은 FHT 프로세서 엔진에 고속으로 데이터를 공급하는 것이 필요하다. 바람직한 실시예에 있어서, 안테나 샘플은 스펙트럼 확산 변조되며 FHT 프로세서 엔진에 전송되기전에 역확산되어야 한다.

역확산기에 입력을 공급하기 위해서 두 개의 버퍼가 요구된다; 제 1 버퍼는 안테나 데이터 샘플을 저장하기 위해 필요하며, 제 2 버퍼는 PN 시퀀스 샘플을 저장하기 위해 필요하다. PN 시퀀스보다 안테나 샘플에 연관된 데이터의 비트가 더 많이 존재하기 때문에, 이것이 저장되어야 하는 PN 시퀀스 데이터의 수를 확장하는 것을 의미할 지라도 저장되는데 필요한 안테나 데이터 샘플의 수를 제한하는 것이 유용하다. 바람직한 실시예에 있어서, 안테나 샘플 버퍼는 2개 월시 심볼만큼의 데이터를 저장할 수 있다. 상기 샘플 버퍼는 순환 방식으로 기록되고 판독된다. PN 시퀀스 버퍼는 바람직한 실시예에서 4개의 월시 심볼만큼의 데이터를 포함한다.

안테나 샘플 버퍼의 동작에 대한 순환방식을 용이하게 하기 위해서, 집적 탐색 프로세서의 동작은 개별 탐색의 그룹으로 나누어진다. 개별 탐색의 각각의 그룹은 탐색 레이크라 불린다. 각각의 개별 탐색은 레이크 엘리먼트라 지칭한다. 각각의 레이크 엘리먼트는 하나의 월시심볼 데이터와 하나의 FHT 프로세서 엔진 변환동작에 대응한다. 순환버퍼는 탐색 레이크(rake)에서의 각각의 연속적인 레이크 엘리먼트가 1/2 PN시퀀스 칩만큼 그리고 1/2 오프셋만큼 앞선 레이크 엘리먼트로부터 오프셋되도록 동작한다. 이같은 구조에 있어서, 공통 탐색 레이크에서의 각각의 레이크 엘리먼트는 동일한 PN 시퀀스와 상관된다.

탐색 레이크의 그룹은 탐색 윈도우에 지정될 수 있다. 탐색 윈도우의 그룹은안테나 탐색 세트로서 지정될 수 있다. 안테나 탐색세트는 적은 파라미터를 지정함으로써 마이크로프로세서에 의해 지정될 수 있다. 그후에, 집적 탐색 프로세서는 지정된 탐색을 실행하며 마이크로프로세서로부터 추가 입력이 없는 마이크로프로세서로 다시 그 결과를 공급한다. 이같은 방식에 있어서, 집적 탐색 프로세서는 최소의 프로세서 상호작용으로 다수의 탐색을 고속으로 실행한다.

본 발명의 특징, 목적 및 장점은 첨부된 도면을 참조로 상세한 설명으로부터 명백해질 것이다.

제 1도는 전형적인 다중경로 신호조건에 대한 개략도.

제 2도는 종래 통신 네트워크 복조시스템의 블록도.

제 3도는 본 발명에 따라 구성된 전형적인 CDMA 전화통신 시스템에 대한 개략도.

제 4도는 본 발명에 따라 구성된 채널 엘리먼트 모뎀의 블록도.

제 5도는 탐색 프로세서의 블록도.

제 6도는 제 1오프셋을 사용하는 안테나 샘플 버퍼의 순환 특성을 도시한 개략도.

제 7도는 제 6도의 제 1오프셋에서 제 2누산을 위한 안테나 샘플 버퍼의 원형특성을 도시한 개략도.

제 8도는 제 2오프셋을 위한 안테나 샘플 버퍼의 원형 특성을 도시한 개략도.

제 9도는 탐색자가 시간 함수로서 수신기 입력을 처리하는 방법을 도시한 그래프.

제 10도는 탐색자 전단부에 대한 블록도.

제 11도는 탐색자 역확산기의 블록도.

제 12도는 탐색자 결과 프로세서의 블록도.

제 13도는 탐색자 시퀀스 제어 로직의 블록도.

제 14도는 제 13도의 임의의 제어로직 엘리먼트의 대응상태를 도시한, 제 5도에 도시된 처리 시퀀스를 도시한 타이밍 블록도.

제 15도는 탐색자 프로세서의 선택적인 블록도.

바람직한 실시예의 상세한 설명

본 발명은 다양한 데이터 전송응용에 실시될 수 있으며, 제 2도에 기술된 바람직한 실시예에 있어서 음성 및 데이터 전송을 위한 시스템(100)내에서 실시되며, 이 시스템(100)에서 이동전화 교환국(MSTO)(102)으로 지칭되는 시스템 제어기 및 스위치는 이동 유니트(104) 및 기지국(106)사이에 호출을 허용하기 위해 제어 기능을 수행하고 인터페이스를 수행한다. MTSO(102)는 또한 이동 유니트(104)로부터 및 이동 유니트(104)로의 전송을 위해 공중 교환 전화망(PSTN)(108) 및 기지국(106)사이의 호출 라우팅을 제어한다.

제 4도는 CDMA 방법 및 전술한 특허에 개시된 데이터 포맷에 따라 동작하는 기지국 구조의 채널 엘리먼트 모뎀(110) 및 다른 엘리먼트를 기술한다. 다수의 안테나(112)는 아날로그 송수신기(116)에 역방향 링크 신호(114)를 제공한다. 아날로그 송수신기(116)는 기저대역으로 신호를 하향변환하며 PN칩 율의 8배의 데이터율로 파형을 샘플링한다. 아날로그 송수신기(116)는 디지털 샘플을 기지국 RX 백플레인(backplane) 신호(118)를 통해 채널 엘리먼트 모뎀(110)에 제공한다. 능동 호출이 할당될 때, 복조기 전단부(122) 및 집적 탐색 프로세서(128)는 전술한 특허에 개시된 바와 같이 PN 시퀀스를 이용함으로써 역방향 링크 신호에 포함된 다수의 호출신호로부터의 특정 호출로부터 신호를 격리시킨다.

제 4도의 채널 엘리먼트 모뎀(110)은 수신된 신호내에서 다중경로 신호를 식별하는 단일의 집적 탐색 프로세서(128)를 포함한다. 채널 엘리먼트 모뎀(110)은 집적 탐색 프로세서(128) 및 복조기 전단부(122) 모두를 서비스하기 위해 단일의 시간공유 고속 하다마르 변환(FHT) 프로세서 엔진(120)을 포함한다. FHT 프로세서 엔진(120)은 각각의 가능한 월시 심볼에 입력 데이터를 매칭시킨다. 이같은 전형적인 실시예에서는 64개의 가능한 월시 심볼이 존재한다. 더 높은 에너지 레벨은 대응 월시 심볼이 실제 전송된 심볼임을 더 높은 확률로 나타내는 각각의 64개 가능 월시 심볼에 대응하는 에너지 레벨을 출력한다. 최대 검출부(160)는 FHT 프로세서 엔진(120)에 대한 각각의 입력을 위한 최대 64 출력을 결정한다. 이 최대 에너지 및 월시 심볼의 인덱스는 집적 탐색 프로세서(128) 및 파이프라인 복조기 프로세서(126)에 전달된다. 파이프라인 복조기 프로세서(126)는 FHT 프로세서 엔진(120)과 동일한 시간 슬라이스 방식으로 공유될 수 있는 복조기 전단부(122)에서 실행되지 않는 종래 비집적 복조 엘리먼트에 포함된 기능을 포함한다. 파이프라인 복조기 프로세서(126)는 또한 시간 정렬되며 디인터리버, 즉 순방향 에러 정정디코더(130)의 최고 성능을 위해 가중된 단일 복조 "소프트 결정" 심볼 스트림과 다른 오프셋에서 수신된 심볼 데이터를 결합한다. 더욱이, 파이프라인 복조기 프로세서(126)는 수신된 신호의 전력 레벨을 결정한다. 수신된 전력레벨로부터, 전력제어지시는 이동 유니트 전송전력을 상승 또는 감소시키기 위해 이동 유니트에 명령하도록 생성된다. 그후에, 전력제어지시는 이동 유니트에 의한 수신을 위해 신호를 전송한 기지국에 상기 지시를 부가하는 복조기(140)를 통해 전달된다. 이 전력제어 루프는 전술한 미합중국 특허 제 5,056,109호에 개시된 방법하에서 동작한다.

소프트 결정 심볼 스트림은 디인터리버, 즉 순방향 에러 정정 디코더(130)에 출력되며, 여기서 소프트 결정심볼 스트림은 디인터리빙 및 디코딩된다. 채널 엘리먼트 마이크로프로세서(136)는 전체 복조 절차를 감독하며, 마이크로프로세서 버스 인터페이스(134)를 통해 디인터리버, 즉 순방향 에러 정정 디코더로부터 복구된 호출신호를 획득한다. 그후에, 호출신호는 디지털 백홀(backhaul) 링크(121)를 통해 라우팅되며, 이 MTSO는 PSTN(108)을 통해 호출을 접속한다.

순방향 링크 데이터 경로는 역방향 링크를 위해 존재하는 기능의 역으로 진행한다. 이 신호는 MTSO(102)를 통해 PSTN(108)으로부터 디지털 백홀(121)로 전송된다. 디지털 백홀(121)은 채널 엘리먼트 마이크로프로세서(136)를 통해 인코더, 즉 인터리버(138)에 입력을 제공한다. 데이터를 인코딩 및 인터리빙한후, 인코더, 즉 인터리버(138)는 전술한 특허에 개시된 바와 같이 변조하는 변조기(140)에 데이터를 전송한다. 변조기의 출력은 전송 합산기(142)에 전달되며, 전송 합산기(142)에서 복조기의 출력은 기저대역으로부터 상향변환되기 전에 그리고 아날로그 송수신기(116)에서 증폭되기 전에 다른 채널 엘리먼트 모뎀의 출력에 가산된다. 합산방법은 본 발명의 양수인에게 양도되었으며, "다중 디지털 파형의 합산을 위한 직렬링크 상호접속"으로 명명되고, 1994년 9월 30일에 출원된 공동 계류중인 미합중국 특허 출원번호 제 08/316,156호에 개시되어 있다. 전술한 특허출원에 개시된 것처럼, 각각의 엘리먼트(110)에 대응하는 전송 합산기는 방송용 아날로그 송수신기에 제공되며 최종 합산을 야기하는 데이지-체인 형태에서 캐스케이드될 수 있다.

제 5도는 집적 탐색 프로세서(128)를 포함하는 엘리먼트를 도시한다. 탐색 프로세스의 핵심은 시간 슬라이스된 FHT 프로세서 엔진(120)이며, 이 FHT 프로세서 엔진(120)은 전술한 것처럼 집적 탐색 프로세서(128) 및 복조 전단부(122)(제 5도에는 도시안됨)사이에 공유된다. FHT 프로세서 엔진(120) 및 최대 검출부(160)를 공유하는 것과는 다르게, 집적 탐색 프로세서(128)는 독립적이며, 자기 제어되며 자기 억제된다. 이하에 기술된 방식에 있어서, FHT 프로세서 엔진(120)은 제 2도의 FHT 프로세서(52)보다 32배 빠른 데이터율로 월시 심볼의 변환을 수행할 수 있다. 이같은 고속변환 능력은 채널 엘리먼트 모뎀(110)의 시간 슬라이스 수행을 제공한다.

바람직한 실시예에 있어서, FHT 프로세서 엔진(120)은 6개 스테이지 버터플라이 네트워크를 이용하여 구성된다. 이같은 버터플라이 네트워크 구조는 공지된 기술이다. 상기 버터플라이 네트워크는 게이트와 동작 수를 최소화하고 변환을 완료하기 위해 필요한 클럭 사이클 수 및 속도면에서 롯를 수행하는데 효율적인 메카니즘을 제공한다.

버터플라이 네트워크는 월시 심볼을 형성하기 위해 사용된 대칭성에 주목한 역변환을 형성하기 위해 사용될 수 있다. n차 월시함수는 다음과 같이 순환적으로 정의될 수 있다.

여기서, W'는 W의 논리 보수를 나타내며, ｜W(1)｜=0이다.

바람직한 실시예에 있어서, 월시 시퀀스는 n=6일 때 발생되며, 6-스테이지 버터플라이 격자는 각각의 64 가능 월시함수와 64 입력샘플을 상관시키기 위해 사용된다. 버터플라이 격자는 일련의 6병렬 가산기이다.

실시간 종속 대응부의 32배 스루풋을 갖는 FHT 프로세서 엔진(120)의 장점을 얻기 위해서, FHT 프로세서 엔진(120)은 처리할 입력 데이터를 높은 데이터율로 제공받는다. 안테나 샘플 버퍼(172)는 이같은 요구를 충족시키기 위해 특별하게 제작된다. 안테나 샘플 버퍼(172)는 순환방식으로 기록되며 순환방식으로 판독된다.

탐색 프로세스는 단일 오프셋 탐색 세트로 그룹화된다. 최고 레벨의 그룹은 안테나 탐색 세트이다. 각각의 안테나 탐색 세트는 다수의 탐색 윈도우로 구성된다. 전형적으로, 안테나 탐색 세트에서의 각각의 탐색 윈도우는 동일하게 실행된 탐색 그룹이며, 여기서 안테나 탐색에서의 각각의 탐색 윈도우는 다른 안테나로부터 데이터를 수신한다. 각각의 탐색 윈도우는 일련의 탐색 레이크로 구성된다. 탐색 레이크는 월시 심볼의 주기와 동일한 시간에 실행되는 한세트의 순차적인 탐색 오프셋이다. 각각의 탐색 레이크는 한세트의 레이크 엘리먼트로 구성된다. 각각의레이크 엘리먼트는 주어진 오프셋에서의 단일 탐색을 나타낸다.

탐색 프로세스의 초기에, 채널 엘리먼트 마이크로프로세서(136)는 안테나 탐색 세트의 부분일 수 있는 탐색 윈도우를 지정하는 파라미터를 전송한다. 탐색 윈도우의 폭은 PN 칩으로 지정된다. 탐색 윈도우를 완료하기 위해 필요한 탐색 레이크의 수는 탐색 윈도우에 지정된 PN 칩의 수에 따라 변화한다. 탐색 레이크당 레이크 엘리먼트의 수는 채널 엘리먼트 마이크로프로세서(136)에 의해 지정될 수 있으며 임의의 상수로 고정될 수 있다.

단일 이동 유니트로부터 기지국에 도달하는 한세트의 신호를 도시한 제 1도를 다시 참조하면, 탐색 윈도우, 탐색 레이크 및 레이크 엘리먼트의 관계는 더 명확하게 된다. 제 1도의 수직축은 데시벨(dB)로 수신된 전력을 나타낸다. 수평축은 다중경로 지연에 의한 신호 도달시간의 지연을 나타낸다. 페이지로 진행하는 축(도시안됨)은 시간의 분할을 나타낸다. 페이지의 공통평면에서의 각각의 단일 스파이크는 동일한 시간에 도달되지만 다른 시간에 이동국에 의해 전송된다.

수평축은 PN 칩 오프셋의 단위를 가지는 것으로 생각될 수 있다. 임의의 주어진 시간에, 기지국은 단일 이동 유니트로부터 다양한 신호를 감지하며, 이 각각의 신호는 다른 경로를 통해 전달되며 서로 다른 지연을 가진다. 이동 유니트의 신호는 PN 시퀀스에 의해 변조된다. 기지국에서, 만일 각각의 다중경로 신호가 개별적으로 복조된다면, 각각의 신호 타이밍에 정렬된 PN 시퀀스 코드가 필요하다. 정렬된 각각의 이들 PN 시퀀스는 지연으로 인하여 기지국에서 제로 오프셋 기준으로부터 지연된다. 정렬된 PN 시퀀스가 제로 오프셋 기지국 기준으로부터 지연된 PN칩의 수는 수평축으로 매핑될 수 있다.

제 1 도에서, 시간 세그먼트(10)는 처리될 PN 칩 오프셋의 탐색 윈도우 세트를 나타낸다. 시간 세그먼트(10)는 탐색 레이크(9)와 같은 5개의 다른 탐색 레이크로 나누어진다. 각각의 탐색 레이크는 탐색될 실제 오프셋을 나타내는 다수의 레이크 엘리먼트로 구성된다. 예를들어, 제 1도에는 각각의 탐색 레이크가 화살표(8)로 지시된 레이크 엘리먼트와 같은 8개의 다른 레이크 엘리먼트로 구성된다.

화살표(8)로 지시된 것과 같이 단일 레이크 엘리먼트를 처리하기 위해서, 상기 오프셋에서의 시간에 걸친 한세트의 샘플이 필요하다. 예를들어, 화살표(8)로 지시된 레이크 엘리먼트를 처리하기 위해서, 역확산 프로세스는 시간이 지남에 따라 페이지로 다시 진행하는 화살표(8)로 지시된 오프셋에서의 샘플의 세트를 필요로 한다. 역확산 프로세스는 대응 PN 시퀀스를 필요로 한다. PN 시퀀스는 샘플이 도달되고 오프셋이 처리되는 시간을 주시함으로써 결정될 수 있다. 적정 오프셋은 수신된 샘플과 상관될 대응 PN 시퀀스를 결정하기 위해 도달시간과 결합될 수 있다.

레이크 엘리먼트가 역확산됨에 따라, 수신 안테나 샘플 및 PN 시퀀스는 시간의 경과에 따른 일련의 값을 통해 실행된다. 수신된 안테나 샘플은 제 1도에 도시된 모든 오프셋에 대해 동일하며, 도시된 스파이크(2-7)는 동시에 도달하는 전형적인 다중 경로 피크이며 역확산 프로세스에 의해서만 식별될 수 있다.

이하에 기술되는 바람직한 실시예에 있어서, 각각의 레이크 엘리먼트는 시간에서 1/2 PN 칩만큼 앞선 레이크 엘리먼트로부터의 시간에 오프셋된다. 이것은 만일 화살표(8)에 대응하는 레이크 엘리먼트가 도시된 슬라이스 평면으로부터 시작과 시간에 순방향으로 이동(도시된 것처럼 페이지로)에 상관된다면, 화살표(8)에 대응하는 것의 왼쪽에 대한 레이크 엘리먼트는 도시된 슬라이스 평면으로부터 시간의 1/2 칩만큼 되돌아와 시작하는 샘플을 이용하는 것을 의미한다. 이러한 시간의 진행은 공통 탐색 레이크의 각 레이크 엘리먼트가 동일한 PN 시퀀스에 대해 상관되도록 허용한다.

각각의 이동 유니트는 지상환경을 통한 경로지연 때문에 일정양만큼 지연된 기지국의 전송신호를 수신한다. 동일한 짧고 긴 코드 발생은 이동 유니트에서 실행된다. 이동 유니트는 기지국으로부터 인식하는 시간기준에 기초하여 시간기준을 발생시킨다. 이동 유니트는 자신의 짧고 긴 코드 발생기에 대한 입력으로서 시간 기준신호를 사용한다. 이동 유니트로부터 기지국으로 수신된 정보신호는 기지국 및 이동 유니트사이의 라운드 트랩 지연에 의해 지연된다. 따라서, 만일 탐색 프로세스에서 사용된 PN 발생기(202, 204, 206)의 타이밍이 기지국에서의 제로 오프셋 타이밍 기준에 종속된다면, 발생기의 출력은 대응신호가 이동 유니트로부터 수신되기전에 이용될 것이다.

OQPSK 신호에서, I채널 데이터 및 Q채널 데이터는 시간에서 1/2 칩만큼 서로 오프셋된다. 따라서, 바람직한 실시예에 사용된 OQPSK 역확산은 2배의 칩 율로 샘플링된 데이터를 요구한다. 탐색 프로세스는 1/2 칩 율로 샘플링된 데이터를 이용하여 최적으로 동작한다. 탐색 레이크의 각각의 레이크 엘리먼트는 이전 레이크 엘리먼트로부터 1/2 칩 만큼 오프셋된다. 1/2 칩 레이크 엘리먼트 분해는 다중경로피크 신호가 검출되지 않고서 스킵되지 않도록 한다. 이같은 이유에서, 안테나 샘플 버퍼(172)는 2배의 PN 칩 율로 샘플링된 데이터를 저장한다.

하나의 월시 심볼만큼의 데이터는 단일 레이크 엘리먼트를 처리하기 위해서 안테나 샘플 버퍼(172)로부터 판독된다. 각각의 연속 레이크 엘리먼트는 이전 레이크 엘리먼트로부터 1/2의 PN 칩 오프셋에서 안테나 샘플 버퍼(172)로부터 판독된다. 각각의 레이크 엘리먼트는 역확산기에 의해 PN 시퀀스 버퍼(176)으로부터 판독된 동일한 PN 시퀀스로 역확산된다. 안테나 샘플 버퍼(172)는 탐색 레이크에서의 각각의 레이크 엘리먼트를 위한 것이다.

안테나 샘플 버퍼(172)는 두 개의 월시 심볼 깊이이며 탐색 프로세스를 통해 반복적으로 기록되거나 판독된다. 각각의 탐색 레이크내에서, 시간에서 최종 오프셋을 가진 레이크 엘리먼트가 먼저 처리된다. 최종 오프셋은 이동 유니트로부터 기지국으로의 가장 긴 신호경로로 이동된 신호에 대응한다. 탐색자가 탐색 레이크를 처리하기 시작할 때, 탐색 레이크는 탐색 레이크에서 최종 오프셋을 갖는 레이크 엘리먼트와 연관된 월시 심볼 경계로 고정된다. 오프셋 월시 심볼 경계로 지칭되는 시간 스트로브는 필요한 모든 샘플이 안테나 샘플 버퍼(172)에서 이용가능하기 때문에 탐색 프로세스가 탐색 레이크에서 제 1레이크 엘리먼트를 시작할 수 있는 최초 시간을 지시한다.

안테나 샘플 버퍼(172)의 동작은 순환특성을 주시함으로써 가장 용이하게 도시된다. 제 6도는 안테나 샘플 버퍼(172)의 동작의 블록도를 기술한다. 제 6도에서, 두꺼운 원(400)를 안테나 샘플 버퍼(172)로서 생각될 수 있다. 안테나 샘플 버퍼(172)는 2개의 월시 심볼만큼의 데이터에 대한 메모리 장소를 포함한다. 기록 포인터(406)는 2개의 월시 심볼의 샘플이 탐색자 전단부(174)로 전달되는 시간에서 기록 포인터(406)가 두 개의 월시 심볼 깊이 안테나 샘플 버퍼(172)를 회전하는 것을 의미하는, 실시간으로 나타난 방향으로 안테나 샘플 버퍼(172)를 순환한다. 샘플이 기록 포인터(406)에 의해 지시된 메모리 위치에 따라 안테나 샘플 버퍼(172)로 기록됨에 따라, 이전에 저장된 값은 오버라이트된다. 바람직한 실시예에 있어서, 안테나 샘플 버퍼(172)는 각각의 두 개의 월시 심볼이 64월시칩을 포함하고, 각각의 월시 칩이 4개 PN 칩을 포함하고, 각각의 PN 칩이 두배로 샘플링되기 때문에 1024 안테나 샘플을 포함한다.

탐색 프로세스의 동작은 개별 '시간 슬라이스'로 분할된다. 바람직한 실시예에 있어서, 시간 슬라이스는 월시 심볼주기의 1/32와 동일하다. 월시 심볼당 32시간 슬라이스의 선택은 롯를 실행하는데 필요한 이용가능 클럭 주파수 및 클록 사이클의 수로부터 유도된다. 64 클럭 사이클은 하나의 월시 심볼에 대한 FHT를 실행하기 위해 요구된다. 바람직한 실시예에 있어서, 8배의 PN 칩 주파수에서 실행하는 클럭이 이용가능하며 필수적인 실행레벨을 제공한다. 요구된 64클럭만큼 곱해지는 8배의 PN칩 율은 2개 월시 칩만큼의 데이터를 수신하는데 걸리는 시간과 동일하다. 버퍼의 각 절반에 64 월시칩이 존재하기 때문에, 32시간 슬라이스는 완전한 월시 심볼에서 판독하기 위해 필요하다.

제 6도에서, 두꺼운 원(400) 외부의 한세트의 동심호는 안테나 샘플 버퍼 (172)의 판독 및 기록동작을 나타낸다. (두꺼운 원(400)내의 호는 설명을 돕기 위해 사용되며 판독 또는 기록 동작에 대응하지 않는다). 각각의 호는 한시간 주기동안 판독 또는 기록동작을 나타낸다. 원의 중심에 가장 가까운 호는 시간상으로 먼저 발생하며, 각각의 연속적인 신호는 시간 화살표(414)에 의해 지시된 것처럼 연속적인 나중 시간 슬라이스에서 발생하는 동작을 나타낸다. 각각의 동심호는 두꺼운 원(400)으로 나타난 것처럼 안테나 샘플 버퍼(172) 섹션에 대응한다. 만일 두꺼운 원(400)으로부터 각각의 동심호의 종점으로 도시된 반지름을 생각하면, 반지름의 교점과 두꺼운 원(400)사이의 두꺼운 원(400)의 부분은 액세스된 메모리 위치를 나타낸다. 예를들면, 도시된 제 1시간 슬라이스 동작동안, 16 안테나 샘플은 호 (402A)에 의해 나타난 안테나 샘플 버퍼(172)에 기록된다.

제 6도, 제 7도 및 제 8도에 있어서, 탐색 윈도우에 대한 탐색 파라미터는 다음과 같이 가정된다.

탐색 윈도우폭 = 24PN칩

탐색 오프셋 = 24PN칩

누산하기 위한 심볼의 수 = 2

탐색 레이크당 레이크 엘리먼트의 수 = 24.

제 6도는 호(402A)에 의해 지시된 기록전에 거의 전 월시심볼만큼의 유효 데이터를 포함하는 것으로 가정한다. 후속하는 시간 슬라이스동안, 호(402B)와 호 (402C)에 대응하는 기록이 발생한다. 월시심볼의 시간동안 이용가능한 32시간 슬라이스동안, 기록동작은 호(402A)로부터 호(402FF)까지 계속하며, 대부분의 호는 도시되지 않는다.

호(420A-402FF)에 의해 표시된 32시간 슬라이스는 하나의 탐색 레이크를 완료하기 위해 사용된 시간에 대응한다. 앞서 주어진 파라미터를 사용하면, 탐색 레이크는 제로 오프셋 기준 또는 '실시간'으로부터 24PN 칩 오프셋을 시작하며 24 레이크 엘리먼트를 포함한다. 24 PN 칩 오프셋은 호(402A)에 의해 지시된 제 1기록의 시작으로부터 원 둘레에서 16.875 정도의 회전에 대응한다. (1/2 안테나 샘플 버퍼 (172)에서 256의 총 수의 칩으로 24 PN칩 오프셋을 나누어서 180도를 곱함으로써 계산된다). 24 레이크 엘리먼트는 호(404A-404X)에 의해 지시된 판독에 대응하며, 대부분의 호는 도시되지 않는다. 호(404A)에 대응하는 제 1판독은 인접한 세트의 데이터가 이용가능하도록 402C에 대응하는 기록후 임의의 오프셋 시간에서 시작한다. 404B와 같은 각각의 연속적인 판독은 1/2 PN 칩 시간에 대응하는 단일 메모리 위치에 의해 이전 단일 메모리 위치로부터 오프셋된다. 탐색 레이크가 도시되는 동안, 판독은 기록 포인터 지시(406)의 반대 회전방향으로 시간의 진행에 따라 반시계방향으로 경사진 호(404A-404X)에 의해 도시된 것처럼 더 이전의 시간 오프셋쪽으로 이동한다. 호(404A-404X)에 의해 표시된 24판독은 호(418)에 의해 지시된 호를 가로지른다. 이전의 샘플쪽으로의 판독의 진행은 각각의 탐색 레이크가 실행됨에 따라 탐색 윈도우내에서 빈틈없는 탐색을 제공하는 장점을 가진다. 이 장점은 여기서 상세히 설명될 것이다.

호(404A-404X)에 대응하는 각각의 판독은 하나의 월시 심볼 데이터를 역확산기(178)에 전송한다. 따라서, 판독은 180도 정도 선회한 두꺼운 원(400)에 대응한다. 제 6도에 도시된 탐색 레이크에서, 402FF와 404X에 대응하는 최종 판독은 연속유효 데이터를 보장하기 위해 임의의 공통 메모리 위치를 포함하지 않는다. 그러나, 만일 판독 및 기록의 패턴이 연속적이라면, 상기 판독 및 기록 패턴은 사실상 교차하며 이같은 조건하에서 유효 데이터는 제공되지 않는다.

대부분의 시그널링 조건에서, 하나의 월시심볼 시간동안 수집된 레이크 엘리먼트 데이터의 결과는 다양한 신호의 위치에 대한 정확한 정보를 제공하는데 충분하지 않다. 이같은 경우에, 탐색 레이크는 여러번 반복될 수 있다. 공통 오프셋에서 연속적인 탐색 레이크의 레이크 엘리먼트 결과는 여기에서 상세히 설명되는 것처럼 탐색 결과 프로세서(162)에 의해 누산된다. 이 경우, 앞서 주어진 탐색 파라미터는 각각의 오프셋에서 누산하기 위한 심볼의 수가 두 개인 것을 나타낸다. 제 7도는 다음 연속적인 월시 심볼 데이터에 대해 동일한 오프셋에서 반복된 제 6도의 탐색 레이크를 도시한다. 안테나 샘플 버퍼(172)는 도 7에 지시된 탐색 레이크동안 처리하는데 필요한 데이터가 제 6도에 도시된 탐색 레이크동안 기록되도록 2개의 월시심볼 데이터를 포함한다. 이러한 구성에서, 서로 180도 떨어진 메모리 위치는 동일한 PN 오프셋을 표시한다.

제 6도 및 제 7도에서 두 개의 누산된 탐색 레이크를 완료한후, 탐색 프로세스는 탐색 윈도우의 다음 오프셋으로 진행한다. 진행량은 이 경우 12 PN 칩인, 처리된 탐색 레이크의 폭과 동일하다. 탐색 파라미터에 지정된 것처럼, 탐색 윈도우 폭은 24 PN 칩이다. 윈도우의 폭은 얼마나 많은 탐색 레이크 오프셋이 탐색 윈도우를 완성하기 위해 필요한지를 결정할 것이다. 이같은 경우, 두 개의 다른 오프셋이 24 PN 칩 윈도우 폭을 커버하기 위해 필요하다. 윈도우 폭은 호(412)에 의해 제 8도상에 표시된다. 이같은 탐색 윈도우에 대한 제 2오프셋은 이전 탐색 레이크의 최종 오프셋 다음의 오프셋에서 시작하며 호(430A)에 의해 지시된 바와 같이 제 1기록의 시작 위치에 의해 세팅된 공칭 제로 오프셋 포인트에서 계속된다. 호(432A-432X)에 의해 지시되 것처럼 탐색 레이크내에 24 레이크 엘리먼트가 존재하며, 이 대부분의 호는 도시되지 않는다. 32 기록은 호(430A-430FF)에 의해 지시된다. 따라서, 호(430FF)에 의해 지시된 최종 기록과 호(432X)에 의해 지시된 최종 판독은 기준 화살표(434)에 의해 지시된 것처럼 안테나 샘플 버퍼(172)에 서로 인접한다.

제 8도에 도시된 탐색 레이크는 각각의 심볼이 두배로 누산되는 것을 탐색 파라미터가 지정하기 때문에 제 6도에 도시된 탐색 레이크가 제 7도에서 반복되는 만큼 안테나 샘플 버퍼(172)의 반대측상에서 반복된다. 제 2탐색 레이크의 제 2누산을 완료한후에, 집적 탐색 프로세서(128)는 다른 탐색 윈도우를 시작하는데 이용될 수 있다. 후속의 탐색 윈도우는 새로운 오프셋을 가지거나 새로운 안테나 또는 둘다를 지정할 수 있다.

제 8도에 있어서, 버퍼의 판독절반 및 기록절반사이의 경계는 라벨(436)로 나타내어진다. 제 6도에 있어서, 경계는 라벨(410)로 표시된다. 라벨(436)에 대응하는 시간 포인트를 지시하는 신호는 오프셋 월시 심볼 스트로브로 지칭되며 새로운 월시 심볼 샘플이 이용가능한 것을 나타낸다. 이전 오프셋에 대한 윈도우 징행내의 탐색 레이크처럼, 버퍼의 판독 및 기록절반사이의 경계는 제 8도에 도시된 것처럼 시계반대 방향으로 나타내어진다. 만일 현재 탐색 윈도우의 완료후, 처리된 오프셋의 큰 변화가 바람직하다면, 오프셋 월시 심볼 스트로브는 원주의 큰 부분으로 진행된다.

제 9도는 탐색자 처리의 부가 그래프를 제공하는 탐색 시간선을 도시한다. 시간은 월시 심볼의 단위로 수평축을 따라 작도된다. 안테나 샘플 버퍼(172) 어드레스 및 PN 시퀀스 버퍼(176) 어드레스는 월시심볼의 단위로 수직축을 따라 도시된다. 안테나 샘플 버퍼(172)가 두 개의 월시 심볼 깊이이기 때문에, 안테나 샘플 버퍼(172) 어드레싱은 월시 심볼 경계조차 둘러싸지만, 도시의 목적을 위해 제 9도는 서로의 상부에 겹쳐지기 전의 어드레스를 도시한다. 샘플은 얻어지는 때로부터 직접 포착된 어드레스에서 안테나 샘플 버퍼(172)로 기록되며, 안테나 샘플 버퍼 (172)로의 기록 포인터(184)는 45도정도 기울어진 직선이다. 처리된 오프셋은 단일 레이크 엘리먼트동안 하나의 월시 심볼 샘플에 대한 판독을 시작하기 위해 안테나 샘플 버퍼 어드레스(174)의 베이스 어드레스로 매핑된다. 레이크 엘리먼트는 수직 판독 포인터 라인 세그먼트(192)로서 제 5도에 기술된다. 각각의 레이크 엘리먼트는 수직축에 언급된 높이의 월시 심볼로 매핑된다.

탐색 레이크내의 레이크 엘리먼트사이의 수직 갭은 FHT 프로세서 엔진(120) 이용을 위해 탐색 프로세스를 인터럽트하는 복조 전단부(122)에 의해 발생된다. 복조 전단부(122)는 실시간으로 동작하며 처리를 위한 데이터의 현재 또는 대기 세트를 가질때마다 FHT 프로세서 엔진(120)의 제 1 이용 우선순위를 갖는다. 따라서, FHT 프로세서 엔진(120)은 복조 전단부(122)에 의해 복조되는 PN 오프셋에 대응하는 각각의 월시 심볼 경계상의 복조 전단부(120)에 의해 이용된다.

제 9도는 제 6도, 제 7도 및 제 8도에 도시된 탐색 레이크를 도시한다. 예를들어, 탐색 레이크(194)는 24 레이크 엘리먼트를 가지며, 각각의 레이크 엘리먼트는 제 6도의 판독 호(404A-404X)의 하나에 대응한다. 탐색 레이크(914)를 위한 제 9도에 있어서, 포인터(410)는 오프된 월시 심볼 스트로브가 제 6도의 유사 포인터에 대응하는 것을 나타낸다. 현재 샘플을 판독하기 위해서, 각각의 레이크 엘리먼트는 기록 포인터(181)아래에 위치해야 한다. 탐색 레이크를 가진 레이크 엘리먼트의 하향 기울기는 이전 샘플쪽의 스텝을 나타낸다. 탐색 레이크(195)는 제 7도에 도시된 탐색 레이크에 대응하며, 탐색 레이크(196)은 제 8도에 도시된 탐색 레이크에 대응한다.

앞의 파라미터에 의해 정의된 탐색 윈도우에서, 탐색 레이크가 32개의 이용가능 시간 슬라이스를 가질지라도 탐색 레이크당 24 레이크 엘리먼트만이 지정된다. 각각의 레이크 엘리먼트는 하나의 시간 슬라이스에서처리될 수 있다. 그러나, 탐색 레이크동안 이용가능한 시간 슬라이스의 수를 매칭시키기 위해 탐색 레이크당 레이크 엘리먼트의 수를 32로 증가시키는 것은 불가능하다. 복조 전단부(122)는 제 9도의 삽입부(178)에서 신호 처리를 위해 사용된 4개의 슬라이스과 같은 FHT 프로세서 시간의 이용가능한 소정의 시간 슬라이스를 사용한다. 판독 프로세스가 이전 오프셋에서의 유효 데이터로 버퍼를 채우기 위해서 기록 처리를 대기해야 하기 때문에 레이크 진행에 관련된 시간 지연이 존재한다. 또한 소정의 마진은 오프셋 월시 심볼 스트로브를 관찰한후에 시간 슬라이스 처리 경계로 동기시키는데 필요하다. 이러한 모든 인자는 단일 탐색 레이크에서 처리될 수 있는 레이크 엘리먼트의 수를 실제적으로 제한한다. 소정의 경우에, 복조 전단부(122)가 할당된 하나의 복조 엘리먼트만을 가지며 탐색 레이크마다 한번씩 FHT 프로세서 엔진(120)을 인터럽트하는 것과 같이 탐색 레이크당 레이크 엘리먼트의 수는 증가될 수 있다. 따라서, 바람직한 실시예에 있어서, 탐색 레이크당 레이크 엘리먼트의 수는 채널 엘리먼트 마이크로프로세서(136)에 의해 제어가능하다. 선택적인 실시예에 있어서, 탐색 레이크당 레이크 엘리먼트의 수는 고정된 상수일 수 있다.

샘플 버퍼에 대한 입력에서 소스 안테나 사이를 스위칭하거나 탐색 윈도우 시작 포인트 또는 탐색사이의 폭을 변화시킬 때 상당한 오버헤드 지연이 존재할 수 있다. 만일 하나의 레이크가 특정 세트의 샘플을 필요로하며 다른 안테나에 대한 다음 레이크가 버퍼의 중복부분을 사용할 필요가 있다면, 다음 레이크는 다른 오프셋 월시 심볼 경계가 발생할 때 까지 처리를 연기해야 하며, 이 포인트에서 새로운 안테나 소스에 대한 완전한 월시 심볼 샘플은 이용가능하다. 도 9에서, 탐색 레이크(198)는 탐색 레이크(197)와는 서로 다른 안테나로부터 데이터를 처리한다. 수평라인(188)은 새로운 안테나 입력 샘플에 대응하는 메모리 위치를 지시한다. 탐색 레이크(197, 198)는 임의의 공통 메모리 위치를 이용하지 않는다.

모든 시간 슬라이스에 대해, 2개의 월시 칩 샘플은 샘플 버퍼에 기록되어야 하며, 하나의 전 월시 심볼 샘플은 샘플 버퍼로부터 판독될 수 있다. 바람직한 실시예에 있어서, 각각의 시간 슬라이스동안 64 클럭 사이클이 존재한다. 전 월시칩 샘플은 4개의 세트의 샘플, 즉 온타임 I 채널 샘플, 나중 I채널 샘플, 온타임 Q채널 샘플 및 나중 Q채널 샘플로 구성된다. 바람직한 실시예에 있어서, 각각의 샘플은 4비트이다. 따라서, 클럭당 64비트가 안테나 샘플 버퍼(172)로부터 필요하다.단일포트 RAM을 사용하면, 가장 간단한 버퍼 설계는 워드폭을 두배인 128비트로 하며 두 개의 64 비트폭인, 64 워드 판독/기록 가능 짝수 및 홀수 월시 칩 버퍼(168, 170)로 분배한다. 버퍼의 가장 적게 발생하는 기록은 판독사이에서 다중화되며, 이는 연속적인 클럭 사이클사이에서 토글링한다.

짝수 및 홀수 월시 칩 버퍼(168, 170)로부터 판독된 월시칩 샘플은 물리적인 RAM 워드 정렬에 대한 임의의 정렬을 가진다. 따라서, 시간 슬라이스의 제 1판독에서, 양쪽 절반은 두 개의 월시 칩 폭 윈도우를 형성하기 위해 역확산기(178)로 판독되며, 이것으로부터 현재 오프셋 정렬을 가진 단일 월시칩이 구해진다. 짝수 월시 칩 탐색 오프셋에 대해, 제 1판독을 위한 짝수 및 홀수 월시칩 버퍼 어드레스는 동일하다. 홀수 월시 칩 오프셋에 대해, 제 1판독을 위한 짝수 어드레스는 샘플 버퍼의 홀수 절반으로부터 시작하는 연속적인 월시 칩을 제공하기 위해 홀수 어드레스로부터 1만큼 전진된다. 역확산기(178)에 의해 필요한 부가 월시 칩은 단일 월시 칩 버퍼로부터의 판독에 의해 상기 역확산기(178)에 전달될 수 있다. 그때, 연속적인 판독은 처리된 현재 오프셋에 정렬된 월시 칩 데이터를 추출하기 위한 리프레시된 두 개의 월시 칩 폭 윈도우가 존재하게 한다.

제 5도를 다시 참조하면, 처리된 탐색 레이크의 각각의 레이크 엘리먼트에 대해, PN 시퀀스 버퍼(176)로부터의 PN 시퀀스 데이터의 동일한 월시 심볼은 역확산 프로세스에서 사용된다. 시간 슬라이스의 매 클럭 사이클에 대해, 4 쌍의 PN-I' 및 PN-Q'가 요구된다. 단일 포트 RAM을 사용하면, 워드폭은 2배로 되며 절반으로부터 판독된다. 그때, 시간 슬라이스당 필요한 PN 시퀀스 버퍼(176)로의 단일 기록은판독에 사용되지 않는 사이클상에서 실행된다.

탐색 프로세스가 현재시간으로부터 두 개의 월시 심볼지연에 이르는 탐색 PN 오프셋을 지정할 수 있기 때문에, 4개의 월시 심볼의 PN 시퀀스 데이터가 저장되어야 한다. 바람직한 실시예에 있어서, PN 시퀀스 버퍼(176)는 16 비트 RAM당 128워드이다. 4개의 월시 심볼은 시작 오프셋이 2 월시 심볼만큼 변화할 수 있기 때문에 요구되며, 일단 시작 오프셋이 선택되면, 하나의 월시 심볼의 PN 시퀀스는 3개의 월시 심볼만큼의 데이터가 역확산 프로세스를 위해 필요함을 의미하는 상관을 위해 필요하다. 동일한 PN 시퀀스가 반복해서 사용되기 때문에, PN 시퀀스 버퍼(176)의 데이터는 단일 탐색 레이크에 대응하는 역확산 프로세스동안 오버라이팅되지 않는다. 따라서, 부가 월시 심볼 메모리는 월시 심볼이 발생함에 따라 PN 시퀀스 데이터를 저장하기 위해 필요하다.

PN 시퀀스 버퍼(176) 및 안테나 샘플 버퍼(172) 양쪽에 기록되는 데이터는 탐색자 전단부(174)에 의해 제공된다. 탐색자 전단부(174)의 블록도는 제 10도에 도시된다. 탐색자 전단부(174)는 짧은 코드 I 및 Q PN 발생기(202, 206)과 긴 코드 사용자 PN 발생기(204)를 포함한다. 짧은 코드 I 및 Q PN 발생기(202,206)과 긴 코드 사용자 PN 사용자 PN 발생기(204)에 의해 출력된 값은 시간에 의해 결정된다. 각각의 기지국은 타이밍 신호를 발생시키기 위해 GPS 타이밍과 같은 범용 타이밍 표준을 갖는다. 각각의 기지국은 또한 공중파를 통해 이동 유니트에 타이밍 신호를 전송한다. 기지국에서, 타이밍 기준은 범용 기준에 정렬되기 때문에 제로 오프셋을 가지것을 의미한다.

긴 코드 사용자 PN 발생기(204)의 출력은 XOR 게이트(208, 210)에 의해 짧은 코드 I 및 Q PN 발생기(202, 206)의 출력과 논리적으로 XOR된다. (이 동일한 프로세스는 이동 유니트에서 실행되며, 출력은 이동 유니트의 전송신호를 변조하기 위해 사용된다). XOR 게이트(208, 210)의 출력은 병렬 시프트 레지스터(212)에 직렬로 저장된다. 직렬 대 병렬 시프트 레지스터(212)는 PN 시퀀스 버퍼(176)의 폭까지 시퀀스를 버퍼링한다. 그러면, 직렬 대 병렬 시프트 레지스터(212)의 출력은 제로 오프셋 기준시간으로부터 얻어진 어드레스에서 PN 시퀀스 버퍼(176)로 기록된다. 이같은 방식으로, 탐색자 전단부(174)는 PN 시퀀스 버퍼(176)에 PN 시퀀스 데이터를 제공한다.

탐색자 전단부(174)는 또한 안테나 샘플 버퍼(172)에 안테나 샘플을 제공한다. 수신 샘플(118)은 MUX(216)를 통해 다수의 안테나중 하나로부터 선택된다. MUX(216)로부터의 선택된 수신 샘플은 상기 수신 샘플이 제거되는 래치(218)에 전송되며, 샘플의 1/4은 탐색 프로세스에 사용하기 위해 선택된다. 수신 샘플(118)은 아날로그 송수신기(116)(제 4도에 도시됨)에 의해 8배의 PN 칩 율로 샘플링된다. 탐색 알고리즘내의 프로세스는 1/2 칩 율에서 획득된 샘플에 대해 설계된다. 따라서, 수신된 샘플의 1/4만이 안테나 샘플 버퍼(172)에 전송될 필요가 있다.

래치(218)의 출력은 병렬 시프트 레지스터(214)에 직렬로 공급되며, 병렬 시프트 레지스터(214)는 안테나 샘플 버퍼(172)의 폭까지 샘플을 버퍼링한다. 그때, 샘플은 제로 오프셋 기준시간으로부터 얻어진 어드레스에서 짝수 및 홀수 월시 칩 버퍼(168, 170)에 기록된다. 이같은 방식에서, 역확산기(178)는 PN 시퀀스에 대해공지된 오프셋으로 안테나 샘플 데이터를 정렬시킨다.

제 5도를 다시 참조하면, 시간 슬라이스의 각각의 사이클에서, 역확산기 (178)는 안테나 샘플 버퍼(172)로부터의 안테나 샘플의 월시 칩과 PN 시퀀스 버퍼 (176)으로부터의 대응세트의 PN 시퀀스 값을 취하며, MUX(124)를 통해 I 및 Q 채널 월시칩을 FHT 프로세서 엔진(120)에 출력한다.

제 11도는 역확산기(178)의 상세한 블록도를 도시한다. 짝수 월시 칩 래치 (220) 및 홀수 월시 칩 래치(222)는 짝수 월시 칩 버퍼(168) 및 홀수 월시 칩 버퍼 (170)로부터의 데이터를 각각 래치한다. MUX 뱅크(224)는 짝수 및 홀수 월시 칩 래치(220, 222)에 의한 2개의 월시 칩 샘플로부터 사용되는 월시 칩 샘플을 추출할 수 있다. MUX 선택 로직(226)은 처리되는 레이크 엘리먼트의 오프셋을 기초로하여 선택된 월시 칩의 경계를 한정한다. 월시 칩은 OQPSK 역확산기 XOR 뱅크(228)에 출력된다.

PN 시퀀스 버퍼(176)로부터의 PN시퀀스 값은 PN 시퀀스 래치(234)에 의해 래치된다. 배럴 시프터(232)는 처리되는 레이크 엘리먼트의 오프셋을 기초로하여 PN 시퀀스 래치(234)의 출력을 회전시키며 PN 시퀀스에 기초하여 안테나 샘플을 조건적으로 반전시키는 OQPSK 역확산기 XOR 뱅크(228)에 PN 시퀀스를 전송한다. 그후에, XOR 값은 OQPSK 역확산시에 합연산을 실행하는 가산기 트리(230)을 통해 합산된다음 FHT에 입력하기 위한 월시 칩을 형성하도록 4개의 역확산 칩 출력을 합산한다.

제 5도를 참조하면, FHT 프로세서 엔진(120)은 MUX(124)를 통해 역확산기(178)로부터 수신된 64 월시 칩을 수신하며, 6-스테이지 버터플라이 격자를 사용하여 64 클럭 사이클 시간 슬라이스에서 각각의 64월시 함수와 64 입력샘플을 상관시킨다. 최대 검출부(160)는 FHT 프로세서 엔진(120)으로부터 최대 상관 에너지 출력을 탐색하기 위해 사용될 수 있다. MAX검출부(160)의 출력은 집적 탐색 프로세서 (128)의 일부인 탐색 결과 프로세서(162)에 전달된다.

탐색 결과 프로세서(162)는 제 12도에 상세히 도시되어 있다. 탐색 결과 프로세서(162)는 또한 시간 슬라이스 방식으로 동작한다. 탐색 결과 프로세서(162)에 제공된 제어신호는 최대 에너지 출력을 구하는데 FHT프로세서 엔진(120)으로의 월시 칩의 입력 시작으로부터 2개의 시간 슬라이스 지연을 매칭시키기 위해 파이프라인 지연된다. 전술한 것처럼, 한세트의 탐색 윈도우 파라미터는 선택된 오프셋의 결과가 처리되기전에 데이터의 다수 월시 심볼이 누산되는 것을 나타낸다. 제 6도 및 제 7도의 실시예에서 사용된 파라미터에서, 누산하기 위한 심볼의 수는 2이다. 탐색 결과 프로세서(162)는 다른 기능과 함께 합산 기능을 실행한다.

탐색 결과 프로세서(162)가 연속적인 월시심볼을 통해 합산을 실행함에 따라, 탐색 레이크에서 각각의 레이크 엘리먼트을 위한 누산합을 저장해야 한다. 이들 누산합은 월시 심볼 누산 RAM(240)에 저장된다. 각각의 탐색 레이크의 결과는 각각의 레이크 엘리먼트에 대한 최대 검출부(160)로부터 합산기(242)에 입력된다. 합산기(242)는 현재 결과와 월시 심볼 누산 RAM(240)으로부터 이용가능한 대응하는 중간 값을 합산한다. 각각의 레이크 엘리먼트에 대한 최종 월시 심볼 누산에서, 중간결과는 월시 심볼 누산 RAM(240)으로부터 판독되고 상기 레이크 엘리먼트에 대한최종 탐색결과를 발생시키기 위해 상기 레이크 엘리먼트로부터의 최종 에너지와 합산기(242)에 의해 합산된다. 탐색결과는 이하에 기술되는 바와 같이 상기 포인트까지 탐색에서 발견된 최상의 결과와 비교된다.

"다중신호를 수신할 수 있는 시스템에서의 복조 엘리먼트 할당"으로 명명된 전술한 동시 계류중인 미합중국 특허 출원번호 제 08/144.902호에 있어서, 바람직한 실시예는 탐색으로부터의 최상의 결과에 기초하여 복조 엘리먼트를 할당한다. 본 발명의 바람직한 실시예에 있어서, 8개의 최상의 결과는 최상 결과 레지스터 (250)에 저장된다. (더 적은 수 또는 더 많은 수의 결과가 다른 실시예에서 저장될 수 있다). 중간 결과 레지스터(164)는 피크값 및 그들의 대응하는 순위 순서를 저장한다. 만일 현재 탐색 결과 에너지가 레지스터의 적어도 하나의 에너지 값을 초과한다면, 탐색 결과 프로세서 제어 로직(254)은 중간 결과 레지스터(164)에 제 8 최상결과를 폐기시키며, 적절한 순위, PN 오프셋 및 상기 레이크 엘리먼트 결과에 대응하는 안테나와 함께 새로운 결과를 삽입한다. 모든 보다 적은 순위 결과는 하나의 순위씩 강등된다. 저장함수를 제공하기 위한 다수의 종래의 공지된 방법이 존재한다. 상기 방법 중 몇몇은 본 발명의 범위내에서 사용될 수 있다.

탐색 결과 프로세서(162)는 비교기(244) 및 이전 에너지 래치(246)로 구성된 로컬 피크 필터를 갖는다. 로컬 피크 필터는 탐색결과가 로컬 다중 경로 피크를 나타내지 않는다면 비록 탐색 결과 에너지가 포함을 위해 다르게 지정될지라도 중간 결과 레지스터(164)가 갱신되는 것을 방지한다. 이같은 방식에서, 로컬 피크 필터는 강하고 넓은 손상된 다중경로가 중간 결과 레지스터(164)에 다중 엔트리를 채우는 것을 방지하여, 더 약한 다중경로를 제거하지만 복조을 위해 보다 양호한 후보를 만들 수 있는 개별 다중경로를 유지한다.

로컬 피크 필터는 직접적으로 실행된다. 이전 레이크 엘리먼트 합산의 에너지 값은 이전 에너지 래치(246)에 저장된다. 현재 레이크 엘리먼트 합산은 비교기 (244)에 의해 저장된 값과 비교된다. 비교기(244)의 출력은 비교기의 두 개의 입력이 더 크며 탐색 결과 프로세서 제어 로직(254)에 래치되는 것을 나타낸다. 만일 이전 샘플이 로컬 최대임을 나타낸다면, 탐색 결과 프로세서 제어로직(254)은 전술한 것처럼 중간 결과 레지스터(164)에 저장된 데이터와 이전 에너지 결과를 비교한다. 만일 로컬 피크 필터가 채널 엘리먼트 마이크로프로세서(136)에 의해 디스에이블된다면, 중간 결과 레지스터와의 비교는 항상 인에이블된다. 만일 탐색 윈도우 경계에서 이전 또는 나중 레이크 엘리먼트가 기울기를 가진다면, 기울기 래치는 경계 에지 값이 피크로서 고려될 수 있도록 세팅된다.

이러한 로컬 피크 필터의 단순한 실행은 탐색 레이크내의 이전 심볼쪽으로의 판독의 진행의 도움을 받는다. 제 6도, 제 7도, 제 8도 및 제 9도에 기술된 것처럼, 탐색 레이크내에서 각각의 레이크 엘리먼트는 시간상으로 먼저 도달하는 신호쪽으로 진행한다. 이같은 진행은 탐색 윈도우내에서, 탐색 레이크의 최종 레이크 엘리먼트 및 후속하는 탐색 레이크의 제 1레이크 엘리먼트가 오프셋에 있어서 연속한다는 것을 의미한다. 따라서, 로컬 피크필터 동작은 변경될 필요가 없으며 비교기(244)의 출력은 탐색 레이크 경계에 걸쳐 유효하다.

탐색 윈도우 프로세스의 종료시에, 중간 결과 레지스터(164)에 저장된 값은채널 엘리먼트 마이크로프로세서(136)에 의해 판독가능한 최상 결과 레지스터(250)에 전송된다. 탐색 결과 프로세서(162)는 채널 엘리먼트 마이크로프로세서(136)로부터 많은 작업부하 걸리며, 이것은 제 2도의 시스템에서 각각의 레이크 엘리먼트 결과를 개별적으로 처리해야 하기 때문이다.

선행 섹션은 집적 탐색 프로세서(128)의 데이터 경로처리에 집중되며 원래 안테나 샘플(118)이 최상 결과 레지스터(250)의 출력에서 요약 다중경로 보고서로 변환되는 방법을 상술한다. 후속하는 섹션은 탐색 처리 데이터 경로의 각각의 엘리먼트가 제어되는 방법을 상술한다.

제 5도의 탐색 제어 블록(166)은 제 13도에서 상세히 도시된다. 전술한 것처럼, 채널 엘리먼트 마이크로프로세서(136)는 안테나 선택 버퍼(348)에 저장된 탐색용 안테나 그룹과, 탐색 오프셋 버퍼(308)에 저장된 초기 오프셋과, 레이크 폭 버퍼(312)에 저장된 탐색 레이크당 레이크 엘리먼트의 수와, 탐색쪽 버퍼(314)에 저장된 탐색 윈도우의 폭과, 월시 심볼 누산 버퍼(316)에 저장된 누산하기 위한 월시 심볼의 수와 제어워드 버퍼(346)에 저장된 제어워드를 포함하는 탐색 파라미터 세트를 지정한다.

탐색 오프셋 버퍼(308)에 저장된 초기 오프셋은 제 8 칩 분해 결과로 지정된다. 초기 오프셋은 샘플이 탐색자 전단부(174)에서 제 10도의 래치(218)에 의해 제거되는 것을 제어한다. 이같은 실시예에 있어서 두 개의 월시 심볼 폭 안테나 샘플 버퍼(172)로 인하여, 초기 오프셋의 가장 큰 값은 두 개의 전 월시 심볼보다 적은 1/2 PN칩이다.

이러한 포인트에 이르기까지, 탐색을 실행하는 일반적인 구조가 개시되었다. 실제로는 소정 탐색의 여러 클래스가 존재한다. 이동 유니트가 초기에 시스템을 액세스하려고 할 때, 이동 유니트는 월시 제로 심볼을 이용하여 프리앰블이라 지칭되는 표지(beacon) 신호를 전송한다. 월시 제로 심볼은 전술한 것처럼 절반의 1 및 절반의 0 대신에 모두 논리적 0을 포함하는 월시 심볼이다. 프리앰블 탐색이 실행되면, 탐색자는 액세스 채널상에 월시 제로 심볼 표지 신호를 전송하는 이동 유니트를 찾는다. 프리앰블 탐색에 대한 탐색결과는 월시 제로 심볼에 대한 에너지이다. 획득 모드 액세스 채널 탐색이 실행되면, 최대 검출부(160)는 검출된 최대 출력 에너지에 관계없이 월시 제로 심볼에 대한 에너지를 출력한다. 제어 워드 버퍼 (346)에 저장된 제어 워드는 프리앰블 탐색이 실행될 때를 나타내는 프리앰블 비트를 포함한다.

전술한 것처럼, 바람직한 실시예의 전력제어 메커니즘은 각각의 이동유니트로부터 수신된 신호레벨을 측정하며 이동 유니트 전송전력을 상승 또는 하강시키기 위해 이동 유니트에 명령하는 전력제어 지시를 형성한다. 전력제어 메커니즘은 트래픽 채널동작동안 전력제어그룹이라 지칭되는 한세트의 월시심볼을 통해 동작한다. (트래픽 채널 동작은 액세스 채널 동작을 따르며 실제호출동안 동작을 포함한다). 단일 전력제어 그룹내의 모든 월시심볼은 이동 유니트에서 동일한 전력 제어 지시명령에 의해 전송된다.

또한, 전술한 것처럼, 본 발명의 바람직한 실시예에 있어서, 이동 유니트에 의해 전송된 신호는 트래픽 채널동작중 가변 데이터율을 갖는다. 이동 유니트에 의해 전송되는 데이터율은 탐색 프로세스동안 기지국에서 알려지지 않는다. 연속적인 심볼이 누산됨에 따라, 전송기는 누산동안 게이트오프되지 않는다. 전력제어 그룹에서 연속적인 월시 심볼은 전력 제어그룹을 포함하는 6 월시심볼이 모두 게이트온되거나 또는 게이트 오프되는 것을 의미하는 그룹으로서 게이트된다.

따라서, 탐색 파라미터가 다수의 월시심볼이 트래픽 채널동작중 누산되도록 지정할 때, 탐색 프로세스는 단일 전력제어 그룹내의 시작 및 최종으로 각각의 탐색 레이크를 정렬시켜야 한다. 제어 워드 버퍼(346)에 저장된 제어워드는 전력제어 그룹 정렬비트를 포함한다. 트래픽 채널탐색을 나타내는 비트로 세팅된 전력제어 그룹 정렬 비트를 통해, 탐색 프로세스는 다음 오프셋 월시 심볼 경계 대신에 다음 전력제어 그룹 경계에 동기시킨다.

제어워드 버퍼(346)에 저장된 제어워드는 또한 제 8도와 관련하여 초기에 기술된 것처럼 피크 검출 필터 인에이블 비트를 포함한다.

탐색자는 제어워드의 연속/단일 스텝의 세팅에 따라 연속 또는 단일 스텝모드중 하나에서 동작한다. 단일 스텝모드에서, 탐색이 실행된 후, 집적 탐색 프로세서(128)는 부가 명령을 대기하기 위해 휴지 상태로 복귀된다. 연속 모드에서, 집적 탐색 프로세서(128)는 항상 탐색하며, 시간 채널 엘리먼트 마이크로프로세서(136)에 의해 결과가 이용가능함이 시그널링되며 집적 탐색 프로세서(128)는 다음 탐색을 시작한다.

탐색 제어 블록(166)은 집적 탐색 프로세서(128)에 의해 실행되는 탐색 프로세스를 제어하는데 이용되는 타이밍 신호를 생성한다. 탐색 제어 블록(166)은 제로오프된 타이밍 기준을 짧은 코드(I 및 Q) PN 발생기(202, 206) 및 긴코드 사용자 PN 발생기(204)에 전송하고, 인에이블 신호를 데시메이터 래치(decimator latch) (218)에 전송하며 선택 신호를 탐색자 전단부(174)의 MUX(216)에 전송한다. 그로인해, PN 시퀀스 버퍼(176) 및 짝수 및 홀수 월시 칩 버퍼(168 및 170)에 대한 판독 및 기록 어드레스가 제공된다. 역확산기(178)의 동작을 제어하기 위하여 현재 오프셋을 출력한다. FHT 프로세서 엔진(120)에 대한 내부 시간 슬라이스 타이밍 기준을 제공하고, FHT 입력 MUX 124를 제어함으로써 탐색 프로세스 또는 복조 프로세스가 FHT 프로세서 엔진(120)을 이용할것인지를 결정한다. 다수의 월시 심볼 누산을 위해 오프셋의 레이크를 통해 탐색 결과를 합산하도록 제 12 도의 탐색 결과 프로세서 제어로직(254)에 소정 내부 타이밍 스트로브의 소정 파이프라인 지연 버전을 제공한다. 탐색 제어 블록(166)은 최상 결과 레지스터(250)에서 누산된 에너지에 대응하는 파이프라인 오프셋 및 안테나 정보를 최상 결과 레지스터(250)에 제공한다.

제 13 도에서, 시스템 시간 카운트(342)는 제로 오프셋 타임 기준에 종속한다. 상기된 바와같은 바람직한 실시예에서, 시스템 클럭은 8배의 PN 칩 율로 동작한다. 전력 제어 그룹당 총 6×256×8 = 12,288 시스템 클럭에 대해 전력 제어 그룹에 6 월시 심볼이 있으며 하나의 월시 심볼에서 256 PN 칩이 있다. 그러므로 바람직한 실시예에서, 시스템 시간 카운트(342)는 12,288 시스템 클럭을 카운트하는 14 비트 카운터로 구성된다. 시스템 시간 카운트(342)는 기지국을 위한 제로 오프셋 시간 기준 스트로브에 종속된다. 탐색자 전단부(174)에서 제 10 도의 짧은 코드 I 및 Q PN 발생기(202, 206) 및 긴 코드 사용자 PN 발생기(204)에 대한 입력 기준은 시스템 시간 카운트(342)로부터 얻어진다. (긴 코드 사용자 PN 발생기(204) 출력은 대략 50일 동안 반복되지 않는 보다 긴 시스템 폭 기준을 기초로 한다. 보다 긴 시스템 폭 기준은 탐색 프로세스에 의해 제어되지 않고 프리셋 값에 따라 동작한다. 프리셋 값에 기초한 연속 동작은 시스템 시간 카운트(342)에 의해 제어된다.) PN 시퀀스 버퍼(176)와 짝수 및 홀수 월시 칩 버퍼(168 및 170)에 대한 어드레스는 시스템 시간 카운트(342)로부터 얻어진다. 시스템 시간 카운트(342)는 래치(328)에 의해 각 시간 슬라이스의 초기에 래치된다. 래치(328)의 출력은 상기 버퍼가 시간 슬라이스내의 소정 추후 시간에서 기록될때 현 시간 슬라이스에 대응하는 기록 어드레스를 제공하는 어드레스 Mux(330, 332)를 통하여 선택된다.

오프셋 누산기(310)는 현재 처리되는 레이크 엘리먼트의 오프셋의 트랙을 유지한다. 탐색 오프셋 버퍼(308)에 저장된 바와같은 시작 오프셋은 각 탐색 윈도의 시작에서 오프셋 누산기(310)에 로딩된다. 오프셋 누산기(310)는 각 레이크 엘리먼트로 감소된다. 부가의 누산을 위하여 반복되는 각 탐색 레이크의 단부에서, 레이크 폭 버퍼(312)에 저장된 탐색 레이크당 레이크 엘리먼트의 수는 탐색 레이크의 제 1 오프셋으로 되돌아오는 기준에 대해 오프셋 누산기에 다시 가산된다. 이런 방식으로 탐색 프로세스는 다른 월시 심볼 누산을 위해 동일한 탐색 레이크를 통해 스위핑한다. 만약 탐색 프로세스가 최종 월시 심볼 누산시에 현재 탐색 레이크를 통해 스위핑되면 오프셋 누산기(310)는 다음 탐색 레이크에서 제 1 레이크 엘리먼트의 오프셋을 생성하는 반복 레이크 MUX(304)의 입력 없음을 선택하여 1만큼 감소된다.

오프셋 누산기(310)의 출력은 항상 처리될 현재 레이크 엘리먼트의 오프셋을 나타내며 역확산기(178)로의 데이터 입력을 제어하는데 사용된다. 오프셋 누산기 (310)의 출력은 레이크 엘리먼트에 대응하는 시간 슬라이스내의 어드레스 시퀀스를 생성하기 위하여 시스템 시간 카운트(342)의 내부 시간 슬라이스 타이밍 출력에 가산기(336 및 338)에 의해 가산된다. 가산기(336 및 338)의 출력은 안테나 샘플 버퍼(172) 판독 어드레스를 제공하기 위하여 어드레스 MUX(330, 332)를 통하여 선택된다.

안테나 샘플 버퍼(172)가 탐색 프로세스를 시작하기 위해 충분한 유효 데이터를 갖음을 지시하는 오프셋 월시 심볼 스트로브를 형성하기 위해 오프셋 누산기 (310)의 출력은 비교기(326)에 의해 시스템 시간 카운트(342)의 출력과 비교된다.

탐색 레이크 카운트(320)는 현재 탐색 레이크에서 처리되는 남아있는 레이크 엘리먼트 수를 추적한다. 탐색 레이크 카운트(320)는 탐색 윈도우의 시작에서 탐색 폭 버퍼(314)에 저장된 바와같은 탐색 윈도우의 폭으로 로딩된다. 탐색 레이크 카운트(320)는 각 탐색 레이크의 최종 월시 심볼 누산처리가 완료된 후에 증가된다. 최종 카운트에 도달하면 탐색 윈도우의 모든 오프셋이 처리된다. 현재 탐색 윈도우의 종료가 임박한 것을 지시하기 위하여, 탐색 레이크 카운트(320)의 출력은 합산기(324)에 의해 레이크 폭 버퍼(312)의 출력과 합산된다. 탐색 윈도우 종료 지시는 안테나 샘플 버퍼(172)가 현재 탐색 윈도우에 대해 필요한 내용을 분리시키지 않고 다음 탐색 윈도우를 위한 준비시 선택적인 안테나로부터의 데이타 샘플로 채워질 수 있다는 것을 표시한다.

채널 엘리먼트 마이크로프로세서(136)가 탐색 윈도우를 지정할 때, 탐색 윈도우가 다수의 안테나에 대해 수행될 수 있음을 기술한다. 그러한 경우에, 동일한 탐색 윈도우 파라미터는 일련의 안테나로부터 샘플을 사용하여 반복된다. 이러한 한 그룹의 탐색 윈도우는 안테나 탐색 세트로 지칭된다. 만약 안테나 탐색 세트가 채널 엘리먼트 마이크로프로세서(136)에 의해 지정되면, 안테나 세트는 안테나 선택 버퍼(348)에 저장된 값에 의해 프로그래밍된다. 안테나 탐색 세트의 완료후, 채널 엘리먼트 마이크로프로세서(136)는 경보를 받는다.

레이크 엘리먼트 카운트(318)는 현재 탐색 레이크에서 처리하기 위하여 남겨진 레이크 엘리먼트의 수를 포함한다. 레이크 엘리먼트 카운트(318)는 처리되는 각 레이크 엘리먼트에 대해 한번씩 증가되고 탐색자가 휴지 상태이거나 탐색 레이크의 완료시에 레이크 폭 버퍼(312)의 출력으로 로딩된다.

월시 심볼 누산 카운트(322)는 현재 탐색 레이크에 대해 누산하도록 남겨둔 월시 심볼의 수를 카운팅한다. 카운터는 탐색자가 휴지 상태이거나 최종 월시 심볼 누산상의 탐색 레이크 스위핑을 완료한후 월시 심볼 누산 버퍼(316)에 저장된 바와같이 누산하기 위한 월시 심볼의 수로 로딩된다. 그렇지 않으면 카운터는 각 탐색 레이크의 완료시에 증가된다.

입력 유효 카운트(302)는 입력 안테나 또는 데시메이터 정렬이 변할때마다 로딩된다. 입력 유효 카운트(302)는 레이크 폭 버퍼(312)(즉 하나의 월시 심볼 더하기 하나의 레이크 폭 샘플)의 출력을 바탕으로 탐색자가 탐색 레이크를 처리하기 위하여 필요로 하는 최소 샘플수로 로딩된다. 안테나 샘플이 안테나 샘플 버퍼(172)로 기록될 때마다, 입력 유효 카운트(302)는 증가된다. 상기 입력 유효 카운트(302)가 최종 카운트에 도달할 때, 탐색 프로세스를 시작하게 하는 인에이블 신호를 보낸다. 입력 유효 카운트(302)는 연속적인 탐색 윈도우의 오프셋이 데이타를 연속적으로 처리하지 않을 때 탐색 프로세스가 발생하지 않게 하는 메카니즘을 제공한다.

탐색자는 휴지 상태, 동기 상태, 또는 활성화 상태 중 하나에서 동작한다. 탐색자 시퀀싱 제어(350)는 현재 상태를 유지한다. 집적 탐색 프로세서(128)는 채널 엘리먼트 모뎀(110)에 리셋이 인가될 때 휴지 상태로 초기화한다. 휴지 상태동안, 탐색 제어 블록(166)에서의 모든 카운터 및 누산기는 상기된 바와같이 관련된 탐색 파라미터를 로딩한다. 일단 채널 엘리먼트 마이크로프로세서(136)가 제어 워드를 통하여 연속 또는 단일 스텝 탐색을 시작하도록 탐색 프로세스를 명령하면, 집적 탐색 프로세서(128)은 동기 상태로 이동한다.

동기 상태에서, 탐색자는 오프셋 월시 심볼 경계를 항상 대기한다. 만약 안테나 샘플 버퍼(172)의 데이터가 아직 유효하지 않거나, 또는 전력 제어 그룹 정렬 비트가 세팅되지 않고 월시 심볼이 전력 제어 그룹 경계에 있지 않으면, 집적 탐색 프로세서(128)는 적당한 조건이 후속의 오프셋 월시 심볼 경계에 부합할 때까지 동기 상태로 남는다. 적당하게 인에이블된 오프셋 월시 심볼을 통해, 탐색자는 활성화 상태로 이동한다.

집적 탐색 프로세서(128)는 탐색 레이크를 처리할 때까지, 즉 동기상태로 정상적으로 돌아오는 때까지 활성화 상태에 있다. 만약 집적 탐색 프로세서(128)가단일 스텝 모드에 있을 때, 집적 탐색 프로세서는 탐색 윈도우의 최종 탐색 레이크를 위한 최종 월시 심볼 누산을 위하여 최종 레이크 엘리먼트를 완료한후 활성화 상태로부터 휴지 상태로 이동할 수 있다. 집적 탐색 프로세서(128)는 다른 탐색을 시작하기 위하여 채널 엘리먼트 마이크로프로세서(136)를 대기한다. 만약, 집적 탐색 프로세서(128)가 연속 모드에 있으면 이 포인트에서 새로운 탐색 파라미터 세트를 로딩하고 새로운 탐색에서 처리될 초기 오프셋에서 오프셋 월시 심볼을 대기하도록 동기 상태로 복귀한다. 활성화 상태는 안테나 데이타 샘플이 처리되는 유일한 상태이다. 휴지 또는 동기 상태에서 탐색기는 시스템 시간 카운트(342)로 시간을 추적하고 탐색자가 활성화 상태로 이동할 때 이들 버퍼가 사용되도록 하기 위해 PN 시퀀스 버퍼(176) 및 안테나 샘플 버퍼(172)에 계속하여 기록한다.

제 14 도는 제 9 도에 도시된 탐색 레이크(196)와 같은 탐색 윈도우에서 제 2 탐색 레이크의 제 1 월시 심볼 누산의 확대도이다. 제로 오프셋 기준 시스템 시간 클럭을 기준으로 한 제 3 월시 심볼은 32개 시간 슬라이스로 분할되는 것으로 도시된다. 탐색 상태(372)는 안테나 샘플 버퍼(172)가 상기 오프셋에서 처리하기 위한 유효 샘플로 준비되도록 하는 오프된 심볼 경계 지시 신호로 동기에서 활성화 상태를 변화한다. 다음 이용가능한 시간 슬라이스동안, 탐색 레이크의 제 1 레이크 엘리먼트가 처리된다. 탐색자는 만약 복조 전단부(122)가 시간 슬라이스(374)에서 "F"에 의해 지시되는 FHT를 사용하지 않는다면 시간 슬라이스(374)에서 "S"에 의해 지시되는 레이크 엘리먼트를 처리하기 위하여 각 시간 슬라이스를 계속하여 사용한다. 탐색자는 레이크에서 모든 레이크 엘리먼트 처리를 끝내고 다음 오프셋 월시심볼 경계전에 동기 상태로 복귀한다. 완전한 탐색 레이크가 처리되었음을 지시하는 종료 상태에 도달할 때 까지 활성화 상태동안 증가되는 탐색 레이크 카운트 상태(362)가 도시된다. 오프셋 카운트 상태(364)는 레이크 엘리먼트에 대응하는 각 시간 슬라이스 사이에서 증가되는 것으로 도시되며, 시간 슬라이스 동안 샘플 버퍼 오프셋 판독 어드레스를 유도하기 위하여 사용될 수 있다. 오프셋 카운트 상태 (364)는 증간 결과 레지스터(164)에 대한 오프셋 카운트를 생성하기 위하여 파이프라인 지연된다. 오프셋 카운트(368)는 최종 월시 심볼 누산(370) 패스상에서 증가된다.

따라서, 안테나 샘플을 버퍼링하며 시간 슬라이스 변환 프로세서를 이용함으로써, 단일 집적 탐색자 프로세서는 그 자신의 시퀀스중에 탐색 파라미터 세트에 의해 구성된 바와같은 탐색을 통하여, 결과를 분석하고 복조 엘리먼트 재할당에 사용하기 위한 최상의 경로 요약 보고를 나타낸다. 이것은 저렴한 비용의 마이크로프로세서가 이용될 수 있고, 단일 IC 상에서 완전한 채널 엘리먼트를 허용함으로써 직접적으로 IC 가격을 감소시키도록 마이크로프로세서의 탐색자 관련 작업부하를 감소시킨다.

여기서 기술된 일반적인 원리는 선택적인 전송 방법을 사용하여 시스템에서 사용될수 있다. 상기 논의는 파일럿 신호가 사용될 수 없는 경우의 역방향 링크 신호의 수신에 기초한다. 바람직한 실시예의 순방향 링크상에서, 기지국은 파일럿 신호를 전송한다. 파일럿 신호는 공지된 데이터를 갖는 신호이고 따라서 FHT 프로세스는 전송된 데이터가 필요하지 않다는 것을 결정하기 위하여 사용된다. 본 발명을구현하기 위하여, 파일럿 신호를 포함하는 신호를 수신하기 위한 집적 탐색 프로세서는 FHT 프로세서를 포함하지 않거나 최대 검출 기능을 포함하지 않는다. 예를들어 제 5 도의 FHT 프로세서 엔진(12) 및 최대 검출부(160) 블록은 제 15 도에서 도시된 바와같은 간단한 누산기(125)로 대체될 수 있다. 파일럿 신호가 사용될 때의 탐색 동작은 상기된 바와같은 획득 모드 액세스 채널 탐색 동작과 유사하다.

여기서 기술되지는 않았지만 본 발명에 응용할 수 있는 스펙트럼 확산 다중 액세스 통신 시스템에 대한 여러 구성이 있다. 예를들어, 다른 인코딩 및 디코딩 수단은 월시 인코딩 및 FHT 디코딩 대신 사용될 수 있다.

바람직한 실시예의 상기 설명은 본 발명을 이루거나 사용하기 위하여 당업자에게 제공된다. 당업자는 본 발명의 권리 범위를 벗어나지 않고 본 발명을 변형할 수 있다. 따라서, 본 발명은 청구 범위의 사상 및 범위에 의해서만 제한된다.

Claims (35)

1. 공동 주파수 대역을 공유하는 스펙트럼 확산 변조된 호출신호의 그룹으로 구성된 신호를 수신하는 집적 탐색 프로세서에 있어서,

   상기 스펙트럼 확산 변조된 호출신호 그룹의 제한된 수의 데이터 샘플을 저장하는 샘플 버퍼를 포함하는데, 상기 스펙트럼 확산 변조된 호출신호 각각은 전송율을 갖는 일련의 심볼로, 그리고 고정 길이의 그룹으로 인코딩되는 일련의 비트를 포함하며, 상기 데이터 샘플은 상기 전송율에 대응하는 데이터율로 저장되며;

   제한된 수의 PN 시퀀스 데이터 칩을 저장하기 위한 PN 시퀀스 버퍼를 포함하는데, 상기 PN 시퀀스 데이터 칩은 상기 스펙트럼 확산 변조된 호출신호의 그룹에서 적어도 하나의 호출신호를 변조하기 위해 사용되는 PN 시퀀스이며;

   상기 샘플 버퍼에 저장된 상기 스펙트럼 확산 호출신호의 그룹의 상기 데이터 샘플의 일부분과 상기 PN 시퀀스 버퍼에 저장된 상기 PN 시퀀스 데이터칩의 일부분을 상관시켜서 단일 심볼에 대응하는 상관된 출력을 발생시키기 위한 역확산기; 및

   상기 상관된 출력을 디코딩하여 상기 일련의 비트 추정치를 생성하기 위한 변환엔진을 포함하며, 상기 변환엔진은 상기 전송율보다 높은 데이터율로 상기 상관된 출력을 디코딩하는 것을 특징으로 하는 집적 탐색 프로세서.
2. 제 1항에 있어서,

   상기 샘플 버퍼는 2개 심볼만큼의 상기 데이터 샘플을 저장할 수 있으며, 상기 PN 시퀀스 버퍼는 4개의 심볼만큼의 상기 PN 시퀀스 데이터 칩을 저장할 수 있는 것을 특징으로 하는 집적 탐색 프로세서.
3. 제 1항에 있어서,

   상기 일련의 심볼에서 각각의 심볼은 일련의 코드 비트로 구성되며, 상기 적어도 하나의 호출신호에서, 상기 각각의 코드비트는 다수의 PN 시퀀스 데이터 칩에 의해 변조되며, 상기 제한된 수의 데이터 샘플은 상기 각각의 PN 시퀀스 데이터칩 하나당 상기 데이터 샘플 2개가 저장되도록 상기 샘플 버퍼에 저장되는 것을 특징으로 하는 집적 탐색 프로세서.
4. 제 1항에 있어서,

   상기 일련의 비트의 추정치는 상기 고정길이 그룹의 각각 가능한 값에 대응하는 확률을 포함하며,

   상기 추정치를 수신하며 상기 상관된 출력의 최대 에너지 레벨을 나타내는 소프트 결정 출력값을 제공하기 위한 최대값 검출기를 더 포함하는 것을 특징으로 하는 집적 탐색 프로세서.
5. 제 1항에 있어서,

   상기 변환엔진이 상기 상관된 출력을 디코딩하는 상기 데이터율은 상기 전송율보다 32배 더 높은 것을 특징으로 하는 집적 탐색 프로세서.
6. 제 1항에 있어서,

   역확산 호출 데이터를 발생시키는 복조 엘리먼트를 더 포함하며,

   상기 변환엔진은 상기 역확산 호출 데이터를 디코딩하는 것을 특징으로 하는 집적 탐색 프로세서.
7. 제 1항에 있어서,

   상기 일련의 비트는 상기 고정길이의 그룹으로 인코딩된 월시인 것을 특징으로 하는 집적 탐색 프로세서.
8. 제 7항에 있어서,

   상기 변환엔진은 고속 하다마르 변환기인 것을 특징으로 하는 집적 탐색 프로세서.
9. 제 4항에 있어서,

   상기 소프트 결정 출력값중 연속하는 값을 합산하는 누산기를 더 포함하는 것을 특징으로 하는 집적 탐색 프로세서.
10. 제 1항에 있어서,

    시그널링 정보를 제공하는 탐색 제어기를 더 포함하는 것을 특징으로 하는 집적 탐색 프로세서.
11. 제 9항에 있어서,

    다수의 상기 일련의 심볼은 전력제어 그룹으로 그룹화되며, 상기 전력제어 그룹에서 각각의 심볼은 공통 전송 전력레벨을 가지는 것을 특징으로 하는 집적 탐색 프로세서.
12. 제 11항에 있어서,

    상기 누산기는 공통 전력 제어그룹을 갖는 심볼에 대응하는 상기 소프트 결정 출력값을 합산하는 것을 특징으로 하는 집적 탐색 프로세서.
13. 제 1항에 있어서,

    상기 역확산기는 상기 전송율보다 더 높은 데이터율로 상기 상관된 출력을 발생시키며, 상기 각각의 상관된 출력은 제로 오프셋 기준시간으로부터의 시간지연 오프셋에 대응하는 것을 특징으로 하는 집적 탐색 프로세서.
14. 제 10항에 있어서,

    상기 샘플 버퍼는 짝수 및 홀수 샘플 버퍼로 구성되며, 만일 이전 데이터 샘플이 상기 짝수 샘플 버퍼에 저장되면 후속하는 데이터 샘플은 상기 홀수 샘플 버퍼에 저장되며, 만일 이전 데이터 샘플이 상기 홀수 샘플 버퍼에 저장되면 후속하는 데이터 샘플은 상기 짝수 샘플 버퍼에 저장되는 것을 특징으로 하는 집적 탐색 프로세서.
15. 제 1항에 있어서,

    상기 일련의 심볼에서 각각의 심볼은 일련의 코드 비트로 구성되며, 상기 적어도 하나의 호출신호에서, 상기 각각의 코트비트는 상기 PN 시퀀스 데이터 칩 중 4개의 데이터 칩에 의해 변조되며, 상기 제한된 수의 데이터 샘플은 상기 각각의 PN 시퀀스 데이터칩 하나당 상기 데이터 샘플 2개가 저장되도록 상기 샘플 버퍼에 저장되며, 각각의 샘플은 4개의 비트로 이루어지는 것을 특징으로 하는 집적 탐색 프로세서.
16. 모뎀 마이크로프로세서의 제어하에서 동작하는 모뎀에서 공통 주파수 대역을 공유하는 스펙트럼 확산 호출신호의 그룹으로 구성된 신호를 수신하고, 제로 오프셋 기준시간으로부터 오프셋되는 경로지연 시간에서 호출신호 강도를 결정하기 위해 상기 그룹으로부터 상기 호출신호중 하나를 격리하는 방법에 있어서,

    PN 시퀀스 버퍼에 PN 시퀀스 데이터 비트를 저장하는 단계와;

    제한된 크기를 갖는 샘플 버퍼에 호출신호 샘플의 제 1수신세트를 저장하는 단계와;

    제 1 역확산 출력을 발생시키기 위해 상기 PN 시퀀스 버퍼로부터의 PN 시퀀스 데이터 비트의 제 1세트를 사용하여 제 1경로 지연시간에 대응하는 상기 샘플 버퍼로부터의 상기 호출신호 샘플의 제 1 고정길이 세트를 역확산하는 단계와;

    상기 샘플버퍼에 호출신호 샘플의 제 2수신세트를 저장하는 단계와;

    제 2역확산 출력을 발생시키기 위해 상기 PN 시퀀스 버퍼로부터의 상기 PN 시퀀스 데이터 비트의 제 1세트를 사용하여 제 2경로 지연시간에 대응하는 상기 샘플 버퍼로부터의 상기 호출신호 샘플의 제 2고정길이 세트를 역확산하는 단계를 포함하며;

    호출신호 샘플의 상기 제 2고정길이 세트는 호출신호 샘플의 상기 제 1고정길이 세트와 동일한 다수의 호출신호 샘플을 포함하며, 호출신호 샘플의 상기 제 1 및 제 2 수신세트의 길이는 호출신호 샘플의 상기 제 1 및 제 2 고정길이 세트의 고정 길이의 일부분인 것을 특징으로 하는 방법.
17. 제 16항에 있어서,

    상기 샘플버퍼로부터 호출신호 샘플의 상기 제 1고정길이 세트를 역확산하는 단계는 상기 제 1경로 지연시간에 상기 신호 강도를 평가하기 위해 상기 샘플버퍼에 이용가능한 충분한 수의 다수의 유효 호출신호 샘플이 존재하는 것으로 조건설정되는 것을 특징으로 하는 방법.
18. 제 16항에 있어서, 상기 호출신호샘플을 공급하기 위해 다수의 이용가능한 안테나로부터 하나의 안테나를 선택하는 단계를 더 포함하는 것을 특징으로 하는방법.
19. 제 16항에 있어서,

    상기 샘플 버퍼에 호출 신호 샘플의 제 3수신세트를 저장하는 단계와;

    제 3역확산 출력을 발생시키기 위해 상기 PN 시퀀스 버퍼로부터의 PN 시퀀스 데이터 비트의 제 2세트를 사용하여 제 3경로 지연시간에 대응하는 상기 샘플 버퍼로부터의 상기 호출신호 샘플의 제 3고정길이 세트를 역확산하는 단계와;

    상기 샘플버퍼에 호출신호 샘플의 제 4수신세트를 저장하는 단계와;

    제 4역확산 출력을 발생시키기 위해 상기 PN 시퀀스 버퍼로부터의 PN 시퀀스 데이터 비트의 제 2세트를 사용하여 제 4경로 지연시간에 대응하는 상기 샘플 버퍼로부터의 상기 호출신호 샘플의 제 4고정길이 세트를 역확산하는 단계를 더 포함하며;

    상기 호출신호 샘플의 제 4고정길이 세트는 상기 호출신호 샘플의 제 3고정길이 세트와 동일한 다수의 호출신호 샘플을 포함하며, 상기 호출신호 샘플의 제 3 및 제 4 수신세트의 길이는 상기 호출신호 샘플의 상기 제 1 및 제 2 고정길이 세트의 고정 길이의 일부분인 것을 특징으로 하는 방법.
20. 제 19항에 있어서,

    상기 제 1역확산 출력에 대응하는 제 1호출신호 강도를 결정하는 단계와;

    상기 제 2역확산 출력에 대응하는 제 2호출신호 강도를 결정하는 단계와;

    상기 제 3역확산 출력에 대응하는 제 3호출신호 강도를 결정하는 단계와;

    상기 제 4역확산 출력에 대응하는 제 4호출신호 강도를 결정하는 단계를 더 포함하는 것을 특징으로 하는 방법.
21. 제 20항에 있어서,

    상기 제 1호출신호 강도 및 상기 제 3호출신호 강도를 합산하는 단계와;

    상기 제 2호출신호 강도 및 상기 제 4호출신호 강도를 합산하는 단계를 더 포함하며;

    상기 제 1경로지연시간은 상기 제 3경로지연시간과 동일하며, 상기 제 2경로지연시간은 상기 제 4경로지연시간과 동일한 것을 특징으로 하는 방법.
22. 제 21항에 있어서,

    상기 모뎀 마이크로프로세서에 가장 큰 합산 결과치를 제공하는 단계를 더 포함하는 것을 특징으로 하는 방법.
23. 제 20항에 있어서,

    상기 제 1호출신호 강도를 결정하는 상기 단계는 소프트 결정 데이터를 발생시키기 위해 고속 하다마르 변환을 사용하여 상기 제 1역확산 출력을 디코딩하는 단계를 포함하는 것을 특징으로 하는 방법.
24. 제 16항에 있어서,

    상기 각각의 스펙트럼 확산 변조된 호출신호는 일련의 코드비트로 구성되는 일련의 심볼로, 그리고 고정 길이 그룹으로 인코딩된 일련의 비트를 포함하는 것을 특징으로 하는 방법.
25. 제 24항에 있어서,

    상기 일련의 비트는 인코딩된 월시이며, 상기 일련의 심볼은 월시 심볼인 것을 특징으로 하는 방법.
26. 제 24항에 있어서,

    상기 하나의 격리된 호출신호의 상기 각각의 코드비트는 다수의 PN 시퀀스 데이터 비트에 의해 변조되는 것을 특징으로 하는 방법.
27. 제 24항에 있어서,

    상기 하나의 고립된 호출신호의 상기 각각의 코드 비트는 상기 PN 시퀀스 데이터 비트 중 4개에 의해 변조되는 것을 특징으로 하는 방법.
28. 제 27항에 있어서,

    각각의 PN 시퀀스 데이터 비트당 2개의 호출신호 샘플이 상기 샘플 버퍼에 저장되는 것을 특징으로 하는 방법.
29. 제 24항에 있어서,

    상기 제한된 크기의 상기 샘플 버퍼는 2개의 심볼만큼의 데이터 샘플에 대응하는 것을 특징으로 하는 방법.
30. 제 24항에 있어서,

    상기 PN 시퀀스 데이터 버퍼는 4개 심볼의 PN 시퀀스 데이터 비트를 저장할 수 있는 것을 특징으로 하는 방법.
31. 제 24항에 있어서,

    호출신호 샘플의 제 1 고정길이 세트는 하나의 심볼만큼의 데이터에 대응하는 것을 특징으로 하는 방법.
32. 제 24항에 있어서,

    호출신호 샘플의 제 1수신세트는 심볼의 1/32에 대응하는 것을 특징으로 하는 방법.
33. 제 16항에 있어서,

    상기 호출신호 샘플의 제 1 및 제 2수신세트를 저장하는 상기 단계에서, 상기 호출신호 샘플의 제 1 및 제 2수신세트는 호출신호 샘플이 전송되는 데이터율과동일한 데이터율로 저장되는 것을 특징으로 하는 방법.
34. 제 24항에 있어서,

    상기 일련의 심볼은 전력제어 그룹에 함께 그룹화되며, 공통 전력제어 그룹에서 각각의 심볼은 소정 전력레벨로 전송되는 것을 특징으로 하는 방법.
35. 제 24항에 있어서,

    제 3역확산 출력을 발생시키기 위해, 상기 PN 시퀀스 버퍼로부터의 PN 시퀀스 데이터 비트의 제 2세트를 사용하여 제 3경로 지연시간에 대응하는 상기 샘플 버퍼로부터의 상기 호출신호 샘플의 제 3 고정길이 세트를 역확산하는 단계와;

    제 4역확산 출력을 발생시키기 위해, 상기 PN 시퀀스 버퍼로부터의 PN 시퀀스 데이터 비트의 제 2세트를 사용하여 제 4경로 지연시간에 대응하는 상기 샘플 버퍼로부터의 상기 호출신호 샘플의 제 4 고정길이 세트를 역확산하는 단계를 포함하는데, 상기 호출신호 샘플의 제 4고정길이 세트는 상기 호출신호 샘플의 제 3 고정길이 세트와 동일한 다수의 호출신호 샘플을 포함하며;

    상기 제 1역확산 출력에 대응하는 제 1호출신호 강도를 결정하는 단계와;

    상기 제 2역확산 출력에 대응하는 제 2호출신호 강도를 결정하는 단계와;

    상기 제 3역확산 출력에 대응하는 제 3호출신호 강도를 결정하는 단계와;

    상기 제 4역확산 출력에 대응하는 제 4호출신호 강도를 결정하는 단계와;

    상기 제 1호출신호 강도 및 상기 제 3호출신호 강도를 합산하는 단계와;

    상기 제 2호출신호 강도 및 상기 제 4호출신호 강도를 합산하는 단계를 포함하며,

    상기 제 1경로지연시간은 상기 제 3경로지연시간과 동일하며, 상기 제 2경로지연시간은 상기 제 4경로지연시간과 동일하며, 상기 호출신호 샘플의 제 1고정길이 세트 및 상기 호출신호 샘플의 제 3고정길이 세트는 공통 전력제어 그룹에 대응하는 것을 특징으로 하는 방법.