KR100372136B1 - 반도체디바이스및그제조에적합한캐리어로드 - Google Patents
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- KR100372136B1 KR100372136B1 KR1019970700110A KR19970700110A KR100372136B1 KR 100372136 B1 KR100372136 B1 KR 100372136B1 KR 1019970700110 A KR1019970700110 A KR 1019970700110A KR 19970700110 A KR19970700110 A KR 19970700110A KR 100372136 B1 KR100372136 B1 KR 100372136B1
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 58
- 239000004020 conductor Substances 0.000 claims abstract description 37
- 239000000758 substrate Substances 0.000 claims abstract description 31
- 238000004519 manufacturing process Methods 0.000 claims abstract description 17
- 239000000463 material Substances 0.000 claims abstract description 15
- 230000001681 protective effect Effects 0.000 claims abstract description 5
- 238000000034 method Methods 0.000 claims description 8
- 229910010293 ceramic material Inorganic materials 0.000 claims description 4
- 229920003002 synthetic resin Polymers 0.000 claims description 3
- 239000000057 synthetic resin Substances 0.000 claims description 3
- 230000002950 deficient Effects 0.000 abstract description 5
- 239000004593 Epoxy Substances 0.000 description 2
- 239000004697 Polyetherimide Substances 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 238000001125 extrusion Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000001746 injection moulding Methods 0.000 description 2
- 239000004922 lacquer Substances 0.000 description 2
- 229920001601 polyetherimide Polymers 0.000 description 2
- 238000005389 semiconductor device fabrication Methods 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- 238000005476 soldering Methods 0.000 description 2
- 229920012266 Poly(ether sulfone) PES Polymers 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000004070 electrodeposition Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000005245 sintering Methods 0.000 description 1
- 239000000725 suspension Substances 0.000 description 1
Images
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
- H01L33/483—Containers
- H01L33/486—Containers adapted for surface mounting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
- H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
- H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
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Abstract
본 발명은 컨덕터 트랙(9)이 존재하는 벽(8)을 가진 홈(7)이 제공된 표면을 구비한 기판 운반체(1)를 갖는 표면 장착용 반도체 디바이스에 관한 것으로, 컨덕터 트랙(9)이 기판 운반체(1)의 표면위로 연속되고 주 표면(11)이 벽(8)에 평행하게 홈(7)내에 배열되는 반도체 소자(10)가 제공된 디바이스의 접속 컨덕터를 형성하며, 반도체 소자(10)는 벽(8)의 컨덕터 트랙(9)과 전기적으로 접촉하며, 홈(7)은 보호 재료로 충전된다. 본 발명에 따르면, 기판 운반체(1)에 반도체 소자(10)의 일 측상에서 홈(7)의 서로 대향된 벽(8)을 상호 접속시키는 측벽(15)이 제공된다. 이에 따라 비교적 작은 반도체 디바이스의 제조 도중 및 제조 후 발생하는 불량품이 상당히 적어진다.
Description
전술한 종류의 디바이스가 미국 특허 제 5,198,886 호에 기술되어 있다. 공지된 디바이스는 표면 장착에 적합하다. 즉, 기판 운반체의 표면에 걸쳐 연속되는 컨덕터 트랙은 반도체 디바이스와, 예컨대 인쇄 회로 기판상의 컨덕터 트랙 사이의 접속을 실현하기 위해 사용된다. 반도체 소자는 공지된 디바이스내의 테이퍼진 홈에 클램핑(clamping)되어 유지된다.
공지된 디바이스가 사실상 만족스럽긴 하지만, 소형화가 추구됨에 따라 필요한 매우 작은 치수에 대해서 제조 도중 및 제조 후 불량 디바이스가 나올 수 있는 문제가 발생함을 알 수 있다.
본 발명은 컨덕터 트랙이 존재하는 벽을 가진 홈이 제공된 표면을 구비한 기판 운반체(substrate carrier)를 갖는 표면 장착용 반도체 디바이스(semiconductor device)에 관한 것으로, 컨덕터 트랙은 기판 운반체의 표면위로 연속되고 디바이스의 접속 컨덕터를 형성하며, 주 표면이 상기 홈의 벽에 평행하게 배열되는 반도체 소자가 디바이스에 제공되며, 반도체 소자는 벽의 컨덕터 트랙과 전기적으로 접촉하며 홈은 보호 재료로 충전된다. 본 발명은 또한 반도체 디바이스 제조에 적합한 캐리어 로드(carrier rod)에 관한 것이다.
도 1은 본 발명에 따른 디바이스의 실시예를 도시하는 단면도,
도 2는 본 발명에 따른 디바이스의 실시예를 도시하는 사시도,
도 3은 본 발명에 따른 반도체 디바이스의 제조 도중 사용하기 위한 캐리어 로드의 일 부분을 도시하는 도면.
본 발명의 목적은 특히 소형 치수와 관련하여 제조 도중 및 제조 후 불량품이 거의 없는 반도체 디바이스를 제공하는 것이다.
본 발명에 따르면, 디바이스는 이러한 목적을 위해 기판 운반체에 홈의 서로 대향된 벽을 상호 접속시키는 측벽이 제공되는 것을 특징으로 한다.
그에 의해 소형 반도체 디바이스의 제조 도중 및 제조 후 불량품이 상당히 적어진다.
본 발명은 하기의 설명을 기반으로 한다. 연속 홈이 공지된 디바이스에 사용된다. 즉, 기판 운반체는 효과적으로 두 개의 반부를 포함하며, 기판 운반체의 재료가 홈의 저면 아래에서 두 개의 반부 사이에 기계적 연결을 형성한다. 공지된 디바이스의 제조 도중 반도체 소자가 홈내에 클램핑 끼워맞춤(clamping fit)에 의해 도입된다. 그에 의해 홈 저면 아래 재료가 기계적으로 적재된다. 저면 아래 재료가 충분히 강하지 않기 때문에 작은 치수의 공지된 디바이스의 제조 도중 및 제조 후 불량품이 발생함을 알 수 있다. 본 발명에 따른 수단이 기판 운반체의 두 개의 반부 사이에 추가적인 기계적 연결을 제공한다. 홈 저면 아래 재료와는 별도로, 측벽이 또한 두 개의 기판 운반체 반부 사이에 기계적 연결을 제공하여, 반도체 디바이스의 작은 높이로 인해 홈 아래 재료의 양이 적을 때의 반도체 디바이스의 치수가 작은 경우에 있어서 어떠한 불량품도 발생하지 않게 된다. 반도체 소자의 양측의 측벽을 사용함으로써 두 개의 반부와 측벽 사이에 폐쇄된 힘의 시스템이 초래된다. 이러한 폐쇄된 힘의 시스템이 제조 도중 및 제조 후 힘을 잘 흡수할 수 있다.
홈이 저면을 구비하지 않는 경우 추가적 장점이 얻어진다. 이 경우 디바이스의 치수가 훨씬 작게 선택될 수 있다. 따라서 두 개의 측벽과 두 개의 기판 반부를 가진 폐쇄된 힘의 시스템에 의해 홈 저면 아래에 재료가 없을지라도 기계적 강도가 충분해진다.
기판 반부사이의 측벽이 기판 운반체상의 독립된 구성요소로서 제공될 수도 있다. 바람직하게는, 본 발명에 따른 디바이스는 측벽이 기판 운반체와 일체로 되는 것을 특징으로 한다. 이는 측벽이 기판 운반체와 동일한 재료로 이루어짐을 의미한다. 그렇다면 측벽은 기판 운반체의 제조 도중 형성될 것이다. 따라서 측벽의 비용은 매우 제한된다.
기판 운반체는 합성 수지 또는 세라믹 재료로 제조되는 것이 바람직하다. 따라서 측벽을 가진 기판 운반체는 사출 성형 또는 압출 공정에서 간단한 방식으로 제조될 수 있다.
본 발명은 또한 컨덕터 트랙이 존재하는 벽을 구비한 홈이 제공된 표면을 갖는 표면 장착용 반도체 디바이스의 제조에 적합한 캐리어 로드에 관한 것으로, 컨덕터 트랙은 캐리어 로드 표면위로 연속된다. 미국 특허 제 5,198,886 호는 그러한 캐리어 로드가 반도체 소자 제조에 어떻게 사용되는지를 개시하고 있다. 반도체 소자는 홈내에 클램핑 끼워맞춤으로 도입되어, 벽의 컨덕터 트랙과 전기적으로 접촉한다. 그 후 반도체 소자는 예컨대 납땜 공정으로 고정된다. 그 후 반도체 소자는 홈내의 보호 재료로 덮여진다. 그 후 캐리어 로드는 톱질 또는 절단에 의해 개개의 반도체 디바이스로 세분된다. 본 발명에 따르면, 캐리어 로드내의 홈은 측벽에 의해 서로 구분되는 격실로 세분된다. 이러한 캐리어 로드를 사용하기 때문에, 캐리어 로드는 반도체 소자가 홈에 삽입되는 동안 훨씬 강해져, 캐리어 로드의 파손 또는 불충분한 클램핑 힘으로 인한 불량품 발생이 적어진다.
첨부된 도면은 단순히 도식적이며 실제 척도로 도시되지는 않았다. 도면에 있어서 동일한 부분에 대해서는 동일한 참조부호가 부여되었다.
도 1 및 도 2는 표면을 갖는 기판 운반체(1)가 제공된 표면 장착용 반도체 디바이스의 단면도 및 사시도이다. 본 명세서에서 표면은 상면(3), 하면(4) 및 측면(5)을 포함한다. 상면(3)에는 약 13°의 각도로 경사진 벽(8)을 갖는 테이퍼진 홈(7)이 제공된다. 컨덕터 트랙이 벽(8)에 존재하며 기판 운반체(1)의 표면위로, 이 경우 상면(3), 하면(4), 및 측면(5)위로 연속된다. 컨덕터 트랙(9)은 상면(3), 하면(4), 및 측면(5)에서 디바이스의 접속 컨덕터를 형성한다. 장착 도중, 디바이스는 인쇄 회로 기판상에 예컨대 하면(4)으로 장착되고, 컨덕터 트랙(9)은 납땜으로 인쇄 회로 기판의 컨덕터 트랙에 접속된다. 인식할 수 있는 바와 같이, 변형예로서 반도체 디바이스는 측면(5) 또는 상면(3)으로 장착될 수도 있다. 디바이스에는 주 표면(11)이 벽(8)에 평행하게 홈(7)내에 도입된 반도체 소자(10)가 제공된다. 본 명세서에 있어서 반도체 소자의 주 표면은 반도체 소자가 제조된 반도체 웨이퍼의 주 표면에 상응하는 표면을 의미하는 것으로 이해되어야 한다. 이러한 위치설정이 주어지면, 접점체(12)가 아직 웨이퍼상에 있는 동안 접점체(12)가 반도체 소자에 제공될 수 있으며, 접점체는 벽(8)의 컨덕터 트랙과 접속한다. 즉, 반도체 소자(10)의 주 표면 이외의 표면은 반도체 웨이퍼의 분할시 생성되는 절단 또는 톱질 표면에 상응한다. 반도체 소자(10)는 이 경우에 있어서 와이어 본딩(wire bonding)에 의해 공지된 방식으로 제조된, 이른바 충돌 접점(bump contact)의 형태인 변형가능한 접점체(12)를 통해 벽(8)의 컨덕터 트랙(9)과 전기적으로 접촉한다. 홈(7)은 에폭시 래커(lacquer) 또는 유리층(도시하지 않음)과 같은 보호 재료로 충전된다.
본 발명에 따르면, 기판 운반체(1)에는 반도체 소자(10)의 양측에 측벽(15', 15")이 제공되며, 이 측벽은 홈(7)의 서로 대향된 벽(8)을 상호 접속시킨다. 따라서, 폐쇄된 힘의 시스템이 기판 운반체(1)의 두 개의 반부(17', 17")와 측벽(15', 15")사이에 생성된다. 이러한 폐쇄된 힘의 시스템이 제조 도중 및 제조 후 발생하는 힘을 흡수할 수 있다. 본 실시예의 홈(7)은 저면을 구비하지 않는다. 두 개의 측벽(15', 15") 및 두 개의 기판 반부(17', 17")를 가진 폐쇄된 힘의 시스템으로 인해 홈(7)의 저면 아래에 재료가 없을지라도 충분한 기계적 강성이 확보된다. 이에 따라 디바이스의 치수가 매우 작게 선택될 수 있다. 따라서, 도 1 및 도 2의 반도체 디바이스는 0.6×1.0×0.7mm의 길이×폭×높이의 치수를 갖는다(SMD 기술의 0402로 공지됨).
반도체 디바이스는 미국 특허 제 5,198,886 호에 기술된 것과 유사한 방식으로 제조된다. 그 방법은 컨덕터 트랙(9)이 제공된 벽(8)을 가진 홈(7)을 구비한 캐리어 로드(1)로 시작한다(도 3에 도시됨). 컨덕터 트랙은, 예컨대, 땜납층을 포함한다. 반도체 소자(10)에는 제 1 주 표면상에 땜납층이 제공되고 다른 주 표면상에 금으로된 변형가능한 접점체(12)가 제공되며 그 후 홈(7)내에 클램핑 끼워맞춤으로 도입되어, 반도체 소자(10)가 벽(8)의 컨덕터 트랙(9)과 전기적으로 접촉하게 된다. 이 실시예에 있어서, 클램핑 힘은 실질적으로 변형가능한 접점체(12)에 의해 제공된다. 그 후 납땜에 의해 반도체 소자(10)는 추가적으로 고정된다. 그 후, 홈(7)내의 반도체 소자(10)는, 예컨대, 수분과 같은 주위 영향으로부터 반도체 소자(10)를 보호하도록 공지된 에폭시 래커 또는 유리 현탁액으로 덮여진다. 그 후, 캐리어 로드(1)는 예컨대 톱질 또는 절단으로 개개의 반도체 디바이스로 분할된다. 미국 특허 제 5,198,886 호에 반도체 디바이스 및 제조 방법이 더 상세히개시되어 있다. 반도체 소자(10)가 홈(7)내에 도입되기 전에, 캐리어 로드(1)에 측벽(15)이 제공된다. 측벽(15)은 추가 구성요소로서 캐리어 로드(1)상에 제공될 수 있다. 도 3은 측벽(15)이 캐리어 로드(1)에 일체로 구비된 캐리어 로드(1)의 유리한 실시예를 도시한다. 캐리어 로드(1)는 측벽(15)에 의해 격실로 세분되는 홈(7)을 포함한다. 측벽(15)은 캐리어 로드(1)와 동일한 재료로 이루어진다. 본 실시예에 따르는 디바이스를 제조하기 위해 캐리어 로드(1)가 사용된다. 바람직하게는, 캐리어 로드(1)는 예컨대 폴리에테르 술폰(PES), 폴리에테르 이미드(PEI), 실리콘 카바이드(SiC), 실리콘 질화물 또는 알루미나로 제조된 합성 수지 또는 세라믹 재료로 제조된다. 따라서 사출 성형 또는 압출 공정에 의해 간단한 방식으로 측벽을 갖는 기판 운반체를 제조하는 것이 가능하며, 세라믹 재료의 경우 그 뒤 소결이 행해진다. 캐리어 로드(1)의 제조 도중 측벽(15)이 동시에 형성된다. 따라서 측벽(15)의 제조 비용은 매우 제한될 것이다.
본 발명이 전술한 실시예에 한정되지는 않는다. 따라서 도 1 및 도 2의 실시예 있어서 홈(7)은 저면을 구비하지 않는다. 홈(7)은 홈(7)의 저면 아래에 재료를 구비할 수도 있음이 분명하다. 그렇다면 반도체 디바이스는 약간 큰 치수를 가질 것이지만, 홈(7)의 상면(3)만이 덮여질 필요가 있기 때문에, 예컨대, 홈(7)내의 반도체 소자의 커버링은 보다 단순해진다. 본 실시예에 있어서, 벽(8)의 컨덕터 트랙(9)이 우선 상면(3)으로, 그 후 측면(5)으로, 마지막으로 하면(4)으로 연속되며, 다른 대향된 벽(5)의 컨덕터 트랙(9)은 우선 하면(4)으로 그 후 측면(5)으로 연속된다. 홈(7)의 벽(8)의 양 컨덕터 트랙(9)이 우선 기판 운반체(1)의 상면(3)으로 그 후 측면(5) 및 하면(4)으로 연속되거나, 역으로 우선 기판 운반체(1)의 하면(4)으로 그 후 측면(5) 및 상면(3)으로 연속되는 것이 가능하다. 컨덕터 트랙(9)이 상면(3) 또는 하면(4)으로만 연속되는 것이 또한 가능하다. 따라서, 컨덕터 트랙(9)이 측면(5)을 덮을 필요는 없다. 기판 운반체(1)의 상면(3) 또는 하면(4) 부분이 컨덕터 트랙(9)으로 덮여지는 경우 인쇄 회로 기판상의 컨덕터 트랙과의 전기적 접촉이 충분히 달성된다. 본 실시예의 접점체(12)는 와이어 본딩으로 제조되었다. 변형예로서, 예컨대 전기 도금 또는 층의 전기 화학적 용착에 의한 선택 성장과 사진 석판술에 의한 이 층의 패턴화와 같은 다른 기술로 접점체(12)를 제조하는 것이 가능하다. 홈(7)내의 반도체 소자(10)는 예컨대 다이오드, 트랜지스터, 또는 집적회로와 같은 복수개의 반도체 소자(10)를 포함할 수 있다. 이 경우 벽(8)은 특정한 반도체 소자(10)에 적합한 다수의 컨덕터 트랙(9)을 포함한다. 따라서, 예컨대, 다이오드의 경우 각각의 벽(8)에 하나의 컨덕터 트랙이 존재하는 반면, 트랜지스터의 경우 하나의 벽(8)에 하나의 컨덕터 트랙이 또한 다른 벽(8)에 두 개의 컨덕터 트랙(9)이 필요하다. 반도체 디바이스는 또한 복수개의 반도체 소자(10)를 포함할 수 있다. 반도체 소자(10)가 제공된 캐리어 로드(1)를 절단하는 동안, 이 캐리어 로드(1)가 각각 하나의 반도체 소자(10)를 포함하는 반도체 디바이스가 아니라, 각각 두 개 이상의 반도체 소자(10)를 포함하는 반도체 디바이스로 세분되므로, 반도체 디바이스는 매우 간단히 제조될 수 있다.
Claims (5)
- 컨덕터 트랙이 존재하는 벽을 가진 홈이 제공된 표면을 구비한 기판 운반체를 갖는 표면 장착용 반도체 디바이스로서, 상기 컨덕터 트랙은 상기 기판 운반체의 표면위로 연속되어 상기 디바이스의 접속 컨덕터를 형성하며, 상기 디바이스에 주 표면이 상기 홈의 벽에 평행하게 배열되는 반도체 소자가 제공되며, 상기 반도체 소자는 상기 벽의 컨덕터 트랙과 전기적으로 접촉하고 상기 홈은 보호 재료로 충전되는 반도체 디바이스에 있어서,상기 기판 운반체에 홈의 서로 대향된 벽을 상호 접속시키는 측벽이 제공되는 것을 특징으로 하는 반도체 디바이스.
- 제 1 항에 있어서,상기 홈이 저면을 구비하지 않는 것을 특징으로 하는 반도체 디바이스.
- 제 1 항 또는 제 2 항에 있어서,상기 측벽이 상기 기판 운반체와 일체로 되는 것을 특징으로 하는 반도체 디바이스.
- 제 1 항 또는 제 2 항에 있어서,상기 기판 운반체가 세라믹 재료 또는 합성 수지로 제조되는 것을 특징으로 하는 반도체 디바이스.
- 컨덕터 트랙이 존재하는 벽을 구비한 홈이 제공된 표면을 구비한 표면 장착용 반도체 디바이스의 제조에 적합한 캐리어 로드로서, 상기 컨덕터 트랙이 상기 캐리어 로드 표면위로 연속되는 캐리어 로드에 있어서,상기 캐리어 로드내의 홈이 측벽에 의해 서로 구분되는 격실로 세분되는 것을 특징으로 하는 캐리어 로드.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP95201203.7 | 1995-05-10 | ||
| EP95201203 | 1995-05-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970705181A KR970705181A (ko) | 1997-09-06 |
| KR100372136B1 true KR100372136B1 (ko) | 2003-03-15 |
Family
ID=8220281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970700110A KR100372136B1 (ko) | 1995-05-10 | 1996-05-07 | 반도체디바이스및그제조에적합한캐리어로드 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US5703401A (ko) |
| EP (1) | EP0775369B1 (ko) |
| JP (1) | JPH10503330A (ko) |
| KR (1) | KR100372136B1 (ko) |
| CN (1) | CN1097852C (ko) |
| DE (1) | DE69615792T2 (ko) |
| MY (1) | MY112050A (ko) |
| WO (1) | WO1996036075A2 (ko) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
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- 1996-05-07 DE DE69615792T patent/DE69615792T2/de not_active Expired - Fee Related
- 1996-05-07 EP EP96910163A patent/EP0775369B1/en not_active Expired - Lifetime
- 1996-05-07 JP JP8533916A patent/JPH10503330A/ja active Pending
- 1996-05-07 WO PCT/IB1996/000411 patent/WO1996036075A2/en active IP Right Grant
- 1996-05-07 CN CN96190469A patent/CN1097852C/zh not_active Expired - Fee Related
- 1996-05-07 KR KR1019970700110A patent/KR100372136B1/ko not_active IP Right Cessation
- 1996-05-08 MY MYPI96001746A patent/MY112050A/en unknown
- 1996-05-10 US US08/644,093 patent/US5703401A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| WO1996036075A2 (en) | 1996-11-14 |
| DE69615792D1 (de) | 2001-11-15 |
| EP0775369B1 (en) | 2001-10-10 |
| EP0775369A2 (en) | 1997-05-28 |
| CN1153579A (zh) | 1997-07-02 |
| US5703401A (en) | 1997-12-30 |
| WO1996036075A3 (en) | 1997-02-13 |
| DE69615792T2 (de) | 2002-05-23 |
| MY112050A (en) | 2001-03-31 |
| JPH10503330A (ja) | 1998-03-24 |
| KR970705181A (ko) | 1997-09-06 |
| CN1097852C (zh) | 2003-01-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |