KR100371295B1 - 반도체 장치 - Google Patents

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KR100371295B1 KR10-2000-0059011A KR20000059011A KR100371295B1 KR 100371295 B1 KR100371295 B1 KR 100371295B1 KR 20000059011 A KR20000059011 A KR 20000059011A KR 100371295 B1 KR100371295 B1 KR 100371295B1
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닛본 덴기 가부시끼가이샤
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Abstract

본 발명에 따른 반도체는 소자 영역들과 이 소자 영역들을 분리하는 소자 분리 영역들을 포함하는 디바이스부, 및 마크 형성 영역들과 이 마크 형성 영역들을 분리하는 마크 분리 영역들을 포함하는 정렬 마크부를 포함하되, 마크 분리 영역의 면적에 대한 마크 형성 영역의 비율은 소자 분리 영역의 면적에 대한 소자 영역의 면적의 비율보다 작다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 특히 레지스트레이션(registration)용 정렬 마크가 제공되는 트렌치 분리에 의해 소자 분리 구조를 갖는 반도체 장치에 관한 것이다.
반도체 장치의 종래의 제조 공정에 따르면, 웨이퍼 상의 마스크 정렬을 통한 패턴의 형성에서, 선행 단계에서 형성된 패턴과의 정렬시 배치될 제2 및 후속 마스크가 요구되었다.
정렬시키기 위해, 디바이스부의 외부 주변에 형성된 인덱싱(indexing) 패턴(정렬 마스크)과 마스크 상에 형성된 인덱싱 패턴에 기초한 위치 정보를 확인하면서 디바이스부 내의 패턴과 마스크 패턴을 정렬함으로써 패턴 형성이 진행된다.
이하에 도시될 정렬 마스크들은 층내의 소스/드레인 영역과 MOS(Metal-Oxide-Semiconductor) 트랜지스터의 상부층 내에 형성된 게이트 전극용 소자 영역의 정렬용으로 사용된 패턴의 마스크이고, 소자 영역과 소자 분리 영역 내에 형성된다. 정렬 마크부 내의 소자 분리 영역이 소자 분리의 역할을 하지 않는다고 할지라도, 편의상 그렇게 불릴 것이며 소자 영역에도 유사하게 적용된다.
도 11은 종래의 반도체 장치용 디바이스 레이아웃의 일례를 나타낸 평면도이다. 도 11에 나타난 바와 같이, 웨이퍼(100)는 디바이스부(2), 리소그라피 공정시 오버랩용으로 사용될 정렬 마크부(3), 스크라이브(scribe) 영역(13)를 포함한다. 사각형 디바이스부(2)는 스크라이브 영역(13)으로 둘러싸임으로써 구획되고, 정렬 마크부(3)는 스크라이브 영역(13)내에 매 수평 및 수직측마다, 예를 들면 각 디바이스부마다 배치된다. 반도체 장치(1)는 스크라이버(scriber)로 스크라이브 라인(13a)을 따라 웨이퍼(100)를 절단하고, 반도체 칩에 절단된 조각을 분리하거나 이 절단된 조각을 밀봉된 패키지에 올려놓음으로써 얻어진다. 만일 스크라이브 라인(13a)의 정확한 위치를 벗어난 라인을 따라 절단이 이루어진다면, 반도체 장치(1)는 조각난 정렬 마크를 가지거나 이들을 상실할 수도 있지만, 그러한 부정확한 조각도 다음 논의에서 반도체 장치(1)로서 언급될 것이다.
도 12는 소자 영역이 형성되는 종래의 패턴의 일례를 나타내며, 도 12a는 디바이스부의 평면도이고 도 12b는 정렬 마크부의 평면도이다. 도 12a에 나타난 바와 같이, 디바이스부(2)(도 11)는 수직 및 수평 방향으로 나란히 놓여진 복수 개의 소자 영역들(2a)과, 소자 영역(2a)이외의 소자 분리 영역(2b)를 갖는다. 디바이스부에는, DRAM(Dynamic Random Access Memory)의 메모리 셀 어레이부와 같은 일반적인 패턴이 형성되고, MOS 트랜지스터는 각 소자 영역(2a)에 형성된다.
각 소자 영역(2a)은 도 12의 페이퍼의 평면에서 약 0.20㎛의 수평폭과 약1.00㎛의 수직폭을 갖는 사각형으로 형성되고, 이들 영역들(2a)은 수평 방향으로 약 0.20㎛의 간격으로 그리고 수직 방향으로는 0.60㎛의 간격으로 인접하여 형성되며, 소자 영역들(2a)의 컬럼들은 수직 방향으로 교대로 어긋나게 배열된다.
도 12b에 나타난 바와 같이, 정렬 마크부(3)는 수평 방향으로 나란히 배열된 복수개의 소자 영역들(3a)과, 이 소자 영역들(3a) 사이에 형성된 소자 분리 영역들(3b)을 갖는다. 각각의 소자 영역들(3a)은 약 6.00㎛의 수평 폭을 갖는 사각형으로 형성되고, 이들은 약 6.00㎛ 떨어져서 서로 인접하도록 배열된다. 바꾸어 말하자면, 정렬 마크부(3)는 1 대 1 라인 및 공간 배열을 갖는다.
여기서, 소자 영역들과 소자 분리 영역용으로, 소정 영역 S내에서 소자 영역들에 의해 점유된 면적의 비율은 데이터율로서 정의될 것이다. 이 소정 영역 S이 소자 영역에 포함된 면적과 소자 분리 영역에 포함된 면적을 포함할 때, 데이터율은 다음과 같이 표현된다: 데이터율 = 소자 영역의 면적/(소자 영역의 면적 + 소자 분리 영역의 면적). 도 12에 나타난 경우에서, 데이터율은 디바이스부(2)에서는 약 31.25％(도 12a)이고, 정렬 마크부(3)에 대해서는 약 50％(도 12b)이다.
이제, 웨이퍼(100)의 실리콘 기판 상에 형성된 소자 분리용 필드 산화막으로서의 LOCOS(local oxidation of silicon)막은 통상적으로 사용되어 왔다. 그러나, LOCOS막이 사용되는 경우, 소자 분리 영역의 폭은 한조각의 실리콘 산화막으로 인해 커지며, 현재의 디바이스 구조의 미세화의 진전 경향에 비추어 볼 때 단점이 된다. 이러한 이유로, 절연 산화막이 얕은 트렌치 내에 형성되는 STI(shallow trench isolation) 구조가 최근 채택되고 있다.
도 13 내지 도 15는 종래의 정렬 마크의 일반적인 트렌치 절연 구조의 제조 공정을 도시한 도면이다. 도 13은 도 12b의 화살표 B와 B'의 방향에 접하여 보았을 때의 공정(파트 1)의 단면도이고 도 15는 상기 공정의 유사 단면도이다.
우선, 반도체 기판(4)상에는, 약 5 내지 30nm의 두께까지, 바람직하게는 약 20nm의 두께까지 열 산화에 의해 실리콘 산화막(5a)을 성장하고, 이 상부에 예를 들어 저압 화학 기상 증착(LPCVD)에 의해 실리콘 질화막(6)을 약 100 내지 250nm의 두께까지, 바람직하게는 약 200nm까지 성장하며, 레지스트 패턴(7)은 소자 분리 영역의 형성을 위해 예정한 곳에 포토리소그라피로써 형성한다(도 13a).
다음으로, 실리콘 질화막(6)과 실리콘 산화막(5a)은 건식 에칭에 의해 순차적으로 에칭되고, 레지스트 패턴(7)이 제거된다(도 13b). 다음으로, 실리콘 기판(4)은 패턴된 실리콘 질화막(6)을 마스크로써 사용하여 건식 에칭함으로써 소정 깊이까지 에칭되어 트렌치(8)가 형성된다(도 13c). 트렌치(8)의 깊이는 약 200 내지 400nm, 바람직하게는 약 300nm이다. 잔류된 실리콘 질화막(6)의 두께는 막 두께의 감소를 나타내는(100 내지 250nm의 성장된 두께) - (약 10 내지 50nm의 에칭된 두께) (약 10 내지 50nm, 바람직하게는 약 20nm)로 주어진다.
다음으로, 실리콘 산화막(5b)은 트렌치(8)의 내부 표면의 열 산화에 의해 트렌치(8)의 내부 표면 상에 약 10 내지 30nm, 바람직하게는 약 20nm까지 성장된다. 그 후, 실리콘 산화막(5c)은 본 실시예에서 고밀도 플라즈마(HDP) 산화막 성장 방법에 의해 약 450 내지 650nm의 두께, 바람직하게는 약 500nm의 두께까지 성장되고, 실리콘 산화막(5c)은 트렌치(8)내에 매립된다(도 14d)
다음으로, 원치않은 양의 실리콘 산화막(5c)은 CMP(Chemical Mechanical Polishing)에 의해 제거되고, 나머지 실리콘 질화막(6)의 두께는 약 120 내지 170nm, 바람직하게는 약 150nm까지 제어된다(도 14e). 다음으로, 실리콘 산화막(5c)의 표면과 실리콘 산화막(5c)의 하부 표면간의 높이 차 d는 버퍼된 플르오르화수소 산 등에 의해 약 45 내지 95nm, 바람직하게는 약 75nm로 조절된다. 이러한 조절은, CMP에 의해 정확한 막 두께 제어가 어렵기 때문에, CMP 후의 막 두께를 검사하고, 조사된 막 두께와 소정 막 두께와의 차이에 기초한 계산에 의해 에칭 시간을 결정함으로써 이루어진다. 다음으로, 나머지 실리콘 산화막(6)은 약 60 내지 100분 동안, 바람직하게는 약 80분 동안 핫 인산(hot phosphoric acid)으로 에칭함으로써 완벽하게 제거되고, 소자 영역상의 실리콘 산화막(5a)이 습식 에칭에 의해 제거된다. 습식 에칭의 조건은 실리콘 산화막(5a)의 약 20 내지 40nm, 바람직하게는 약 30nm의 제거이다(도 14f).
다음으로, 실리콘 산화막(5d)은 약 10 내지 30nm, 바람직하게는 약 20nm까지 1번 이상의 열 산화에 의해 소자 영역 상에 형성되고, 불순물은 MOS 트랜지스터의 채널 영역(도시되지 않음)에 주입된다(도 15g). 다음으로, 실리콘 산화막(5d)은 습식 에칭에 의해 제거된다. 습식 에칭의 조건은 약 20 내지 40nm, 바람직하게는 약 30nm까지 막(5d)이 제거된다. 이 경우 디바이스부(2)에 있어서, 제조 조건들은 실리콘 산화막(5c)의 표면이 실리콘 산화막(5c)이외의 영역에서의 실리콘 기판(4)의 표면과 단차 부분 없이 수평이 되도록 설정된다. 또한, 디바이스부(2)용 게이트 산화막으로서 기능하게 될 실리콘 산화막(5e)은 열 산화에 의해 약 6 내지 12nm, 바람직하게는 약 10nm까지 성장된다(도 15h).
다음으로, 다결정 실리콘(9a)은 약 50 내지 150nm, 바람직하게는 약 100nm까지 성장되어 디바이스부(2)의 게이트 전극을 형성하고, 텅스텐 실리사이드(9b)는 약 50 내지 200nm, 바람직하게는 약 150nm까지 성장된다(도 15i). 도시되지 않았지만, 텅스텐 실리사이드(9b)의 표면 상에 포토레지스트가 코팅되어 게이트 전극용 패턴을 형성하고, 이 포토레지스트는 소정 마스크 패턴을 사용하는 정렬기에 의해 노출된다. 이 경우, 웨이퍼 상의 정렬 마크와 마스크 상의 정렬 마크에 대한 위치 정보는 정렬기 내에 제공된 정렬 마크 검출기에 의해 판독되고, 마스크 위치 또는 웨이퍼 위치를 조절하여 이들의 위치를 정렬한다.
다음으로, 정렬 마크 검출기의 구성 및 동작을 도시하는 도 18을 참조하여, 정렬 마크 검출의 방법이 기술될 것이다. 광원(31)으로부터 방출된 광(i)은 웨이퍼(100)의 표면에 의해 반사되고 반사된 광 r의 강도를 검출하는 정렬 마크 검출기(32)에 진입한다. 정렬 마크 검출기(32)는 반사된 광 r의 강도가 지면의 수평 방향에서 광원(31)으로부터의 입사광 i을 주사함으로써 변화하는 포인트를 검출하여 이를 정렬 마크의 경계로서 결정한다.
이제, 막(9)이 입사광 i의 파장에 대한 투과성을 가질 경우, 즉, 투과된 광 t1의 강도가 반사된 광 r2의 강도보다 더 높은 경우, 층의 표면이 평탄하다고 할지라도 더 낮은 층의 경계를 검출할 수 있다. 예를 들면, 소자 분리 영역(5)으로부터 반사된 광 r3이 영역 k에서 약해지면, 정렬 검출기(32)의 검출 레벨은 도 18에 나타난 바와 같이 낮아진다. 그 반면에, 만일 소자 영역(4)으로부터 반사된 광 r3이 영역 m에서 더 강해지면, 정렬 검출기(32)의 검출 레벨은 도 18에 나타난 바와 같이 높아진다. 정렬 마크 검출기(32)는 검출 레벨에 대한 곡선이 소정의 임계치 라인을 정렬 마크의 경계로서 교차하는 포인트를 결정한다.
이와는 반대로, 막(9)이 입사광(1)의 파장에 대한 강한 반사성을 가질 경우, 즉, 반사돤 광 r2의 강도가 투과된 광 t1의 강도보다 더 높을 경우, 검출기(32)는 표면이 평탄하다면 하부층의 경계를 검출할 수 없다. 예를 들면, 소자 분리 영역(5)로부터의 영역 k에서의 반사된 광 r3과 소자 영역(4)으로부터 영역 m에서의 반사된 광 r3 양측은 강하고, 정렬 마크 검출기(32)의 검출 레벨은 도 18에 나타난 바와 같이 하이 레벨로 유지된다. 이 때문에, 정렬 마크 검출기(32)는 정렬 마크의 경계(소자 분리 영역(5)과 소자 영역(4)의 경계)를 검출할 수 없는데, 그 이유는 검출 레벨용 곡선이 소정의 임계치 라인과 결코 교차할 수 없을 것이기 때문이다.
나아가, 막(9)의 반사성이 강하다고 할 경우에도, 정렬 마크의 경계(소자 분리 영역(5)과 소자 영역(4)의 경계)는 사이즈 d의 소정 레벨 차이가 있는 경우 검출될 수 있다. 예를 들면, 영역 m과 영역 o에서 반사된 광 r은 강하고, 검출 레벨은 도 18에 나타난 바와 같이 하이 레벨이다. 영역 n에서, 반사된 광 r1은 정렬 마크 검출기(32)쪽 이외의 한 방향으로 반사되어 검출 레벨이 떨어진다. 정렬 마크 검출기(32)는 검출 레벨용 곡선이 소정의 임계치 곡선과 교차하는 포인트, 또는 정렬 마크의 경계로서의 2개의 교차점들 간의 중간 포인트를 결정한다.
그러나, 레벨 차이 d가 특정값보다 작은 경우, 정렬 마크의 경계(소자 분리 영역(5)과 소자 영역(4)간의 경계)는 검출될 수 없다. 예를 들면, 만일 레벨 차이 d가 작은 경우, 영역 n에 의해 불규칙하게 반사된 반사 광 r1은 정렬 마크 검출기(32)상에 입사되어, 도 18에 나타난 바와 같이 검출율이 너무 많이 하락하지 않을 것이다. 검출 레벨용 곡선이 임계치 라인과의 교차점을 갖지 않기 때문에, 정렬 마크 검출기(32)는 정렬 마크의 경계를 검출할 수 없다.
따라서, 정렬 광(i)에 대해 특히 큰 반사율(r/i)을 갖는 텅스텐 실리사이드(WSi) 또는 티타늄 실리사이드(TiSi)의 막이 하부층 내에 형성될 때, 리소그라피 공정의 정렬 작업시 높은 정확도를 가진 정렬 마크부(3)를 인식할 수 없는데, 그 이유는 실리사이드막의 하부층을 정확하게 볼 수 없기 때문이다.
바꾸어 말하자면, 만일 텅스텐 실리사이드(WSi)막이 게이트 전극으로서 형성되지 않고 다결정 실리콘막(9a)만이 있다면, 정렬 마크(소자 영역)을 검출할 수 있는데, 이는 하부층 내의 소자 영역과 소자 분리 영역을 관통해서 볼 수 있기 때문이다.
그러나, DRAM의 게이트 전극이 워드 라인으로서 사용되고, 낮은 저항값을 가질 필요가 있어서, 게이트 전극은 일반적으로 실리사이드(WSi)로 형성된다. WSi의 막이 형성될 때, 반사성이 너무 강해서 하부층의 경계는 보기 힘들고, 그 결과 제품 수율의 저하를 초래하는 정렬 정확도의 저하로 이어진다.
도 15i에 나타난 바와 같이, 정렬 마크가 낮은 트렌치(8)내의 절연 산화막(5c)의 형성을 통한 트렌치 절연에 의해 형성될 때, 소자 분리 영역(3b)과 소자 영역(3a)간의 레벨 차이는 약 20nm이고, 표면이 거의 평탄하고 층의 경계를 알아보기 힘들기 때문에, 높은 정확도의 정렬은 구하기 어렵다.
즉, 만일 낮은 트렌치내에 매립된 산화막의 초과된 부분의 CMP에 의한 제거 결과가 예를 들면 디바이스부(2)에 대해서는 약 31.25％의 데이터율과 정렬 마크부에 대해서는 약 50％의 데이터율을 가지는 경우에, 디바이스부(2)와 정렬 마크부(3)의 데이터율의 실질적인 차이가 없도록 한 경우(도 12), CMP후의 나머지 질화막의 두께의 차는 미소하고, 정렬 마크의 레벨 차는 소자 분리의 최종 상태에서도 매우 작다.
이러한 상황에 대처하기 위하여, 소자 분리의 형성 후의 단차 부분을 정렬 마크부(3)의 소자 분리 영역 내의 매립된 산화막을 에칭함으로써 형성하는 기술이 알려져 있다.
도 16은 다른 타입의 종래의 정렬 마크용 트렌치 절연의 제조 공정의 일부를 나타내는 도 12b에서 화살표 B와 B'를 접하여 보았을 때의 단면도를 나타내고, 도 17은 도 16에 나타난 제조 공정의 일부를 설명하기 위한 평면도이다. 도 16의 공정 (j), (k) 및 (l)은 도 15의 공정 (h) 및 (i) 대신에 도 15의 공정 (g)이 있다.
정렬 마크부(3)만의 소자 분리 영역의 매립 산화막이 소자 분리의 형성 후에 에칭되는 경우, 약 10 내지 30nm의 두께, 바람직하게는 약 20nm의 두께까지 열산화에 의해 소자 영역 상에 실리콘 산화막(5d)을 한번 더 성장한 후 에칭된다(도 15g).
실리콘 산화막(5d)의 형성 후, 실리콘 산화막(5c)은 습식 또는 건식 에칭에 의해 약 100 내지 250nm, 바람직하게는 약 150nm까지 제거된다. 이 경우, 도 17에 나타난 바와 같이, 메모리 셀 어레이부는 이를 레지스트 마스크로 도포함으로써 보호되고, 레지스트를 제거하여 정렬 마크부(3)만의 윈도우(도면에서 굵은 선으로 둘러싸인 영역)를 개구시킨다. 따라서, 매립된 산화막(5c)은 정렬 마크부(3)의 소자 분리 영역 내에만 에칭된다(도 16j).
다음으로, 디바이스부의 게이트 산화막으로서 기능하게 될 실리콘 산화막(5e)(도 11)은 열 산화에 의해 약 6 내지 12nm의 두께, 바람직하게는 10nm의 두께까지 성장된다(도 16k). 다음으로, 다결정 실리콘(9a)은 약 50 내지 150nm, 바람직하게는 약 100nm까지 성장되고, 텅스텐 실리사이드(9b)는 약 50 내지 200nm, 바람직하게는 약 150nm까지 성장되어, 디바이스부(2)의 게이트를 형성한다(도 16l). 그 결과, 소자 분리 영역과 소자 영역간의 단차는 이를 검출하는 정렬 마크 검출기(32)가 허용하는 약 150nm가 되어, 높은 정확도의 정렬을 행한다.
전술된 바와 같이, 정렬 마크부(3)만의 소자 분리 영역의 매립된 산화막을 에칭할 때, 정렬 마크부(3)만이 노출되고 디바이스부(2)가 도포되는 리소그라피 공정을 부가할 필요가 있게 되어 공정의 수가 증가하게 된다.
인덱싱 패턴으로서 기능하는 단차를 갖는 종래의 반도체 장치로서, ① 일본 특허 출원 공개 번호 평11-87488호에 개시된 반도체 장치 및 그 제조 방법과, ② 일본 특허 출원 공개 번호 평11-67894호에 개시된 반도체 및 그 제조 방법이 있다.
①번의 반도체 장치 및 그 제조 방법에서 정렬 마크 영역의 트렌치에 매립될 SiO2의 양은 다른 부분에 비해 감소되고, 습식 에칭은 트렌치 내의 산화막의 양을 미리 감소시키기 위해, SiO2의 양이 감소되지 않아야 하는 부분들을 레지스트 패턴으로 도포함으로써 수행된다. ②번의 반도체 장치 및 그 제조 방법에 있어서 상기 상황은 다른 부분들보다 두께가 얇은 부분의 두께를 감소시킴으로써 유사하게 다루어진다.
그러나, 전술된 반도체 장치 및 그 제조 방법들 중 어느 하나에서, 단차를 가지기 위해서는 막의 일부를 에치백하여야 하기 때문에 마스크가 반드시 필요하고, 각기 리소그라피 및 에칭 공정의 회수를 각 1회 만큼 증가시켜야만 한다. 또한, ②번의 반도체 장치 및 그 제조 방법의 경우에, CMP에 의한 단차 부분의 기울기는 불균형을 이루게 되고, 웨이퍼면의 기울기의 불균일성(발생된 에러가 일정하지 않고 정렬의 정확도가 균일할 수 없음)이 발생한다.
즉, 공정 회수의 증가가 억제되면, 정렬 정확도가 감소하고, 제품의 수율은 현저하게 하락한다. 한편, 정렬 정확도를 향상시키기 위하여, 리소그라피 공정을 포함하는 수회의 공정을 추가하여야 하기에, 제조 비용이 상승하게 된다.
본 발명의 목적은 게이트 형성을 위한 리소그라피 공정에서 공정 회수의 증가없이 높은 정확도의 정렬을 행하는 반도체 장치를 제공하는 것이다.
본 발명에 따른 반도체 장치는 소자 영역들과 상기 소자 영역들을 분리하는 소자 분리 영역을 포함하는 디바이스부와, 마크 형성 영역들과 상기 마크 형성 영역들을 분리하는 마크 분리 영역을 포함하는 정렬 마크부를 포함하되, 상기 마크분리 영역의 면적에 대한 마크 형성 영역의 면적의 비율은 소자 분리 영역의 면적에 대한 소자 영역의 면적의 비율보다 작다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 디바이스 정렬의 일례를 나타낸 평면도.
도 2는 소자 영역들을 형성하기 위한 정렬 마크부의 평면도.
도 3은 스톱퍼막으로서 기능하는 실리콘 질화막(15)의 초기 두께가 200nm로 설정되고 실리콘 산화막이 특정 조건하에서 CMP될 때의 데이터율과 실리콘 질화막의 나머지 막 두께간의 관계를 나타낸 도면.
도 4a 내지 도 4c는 도 1의 디바이스부의 제조 공정을 나타낸 도 12a의 라인 A-A'를 따라 절단한 공정 단면도(파트 1).
도 5d 내지 도 5f는 도 1의 디바이스부의 제조 공정을 나타낸 도 12a의 라인 A-A'를 따라 절단한 공정 단면도(파트 2).
도 6g 내지 도 6i는 도 1의 디바이스부의 제조 공정을 나타낸 도 12a의 라인 A-A'을 따라 절단한 공정 단면도(파트 3)이고, 도 6j는 도 12a의 라인 C-C'를 따라 절단한 단면도.
도 7a 내지 도 7c는 도 1의 정렬 마크부의 제조 공정을 나타낸 도 2의 인접한 화살표 B-B'의 공정 단면도(파트 1).
도 8d 내지 도 8f는 도 1의 정렬 마크부의 제조 공정을 나타내는 도 2의 인접한 화살표 B와 B'의 공정 단면도(파트 2).
도 9g 내지 도 9i는 도 1의 정렬 마크부의 제조 공정을 나타내는 도 2의 화살표 인접한 화살표 B와 B'의 공정 단면도(파트 3).
도 10은 정렬 마크부의 다른 예를 나타낸 평면도.
도 11은 종래의 반도체 장치의 디바이스 정렬의 일례를 나타낸 평면도.
도 12는 소자 영역이 형성된 종래 패턴의 일례를 나타낸 도면으로서, 도 12a는 디바이스부의 평면도이고 도 12b는 정렬 마크부의 평면도임.
도 13a 내지 도 13c는 종래의 정렬 마크의 일반적인 트렌치 분리의 제조 공정을 나타낸 도 12b의 인접한 화살표 B와 B'의 공정 단면도(파트 1).
도 14d 내지 도 14f는 종래의 정렬 마크의 일반적인 트렌치 분리의 제조 공정을 나타낸 도 12b의 인접한 화살표 B와 B'의 공정 단면도(파트 2).
도 15g 내지 도 15i는 종래의 정렬 마크의 일반적인 트렌치 분리의 제조 공정을 나타낸 도 12b의 인접한 화살표 B와 B'의 공정 단면도(파트 3).
도 16j 내지 도 16l은 다른 종래 정렬 마크의 트렌치 분리의 제조 공정의 일부를 나타낸 도 12b의 인접한 화살표 B와 B'의 공정 단면도.
도 17은 도 16의 제조 공정의 일부를 도시한 평면도.
도 18은 정렬 마크 검출기의 구성 및 동작을 설명하기 위한 도면.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 장치
11 : 디바이스부
12 : 정렬 마크부
12a : 소자 영역
12b : 소자 분리 영역
13 : 스크라이브 영역
13a : 스크라이브선
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
본 발명의 실시예에 따른 반도체 장치의 장치 구성예의 평면도를 도시하는 도 1에 도시된 바와 같이, 웨이퍼(100)는 디바이스부(11), 스크라이브 영역(a scribe region; 13) 및 리소그라피 공정에서 오버래핑하는데(overlapping) 사용되는 정렬 마크부(12)를 갖는다. 직사각형 디바이스부(11)는 스크라이브 영역(13)에 의해 둘러싸여 분리되고, 정렬 마크부(12)는 수평 및 수직측, 예를 들면 각 디바이스부(11)마다 스크라이브 영역(13) 내에 배열된다. 반도체 장치(10)는 스크라이버로 스크라이브선(13a)을 따라 웨이퍼(100)를 절단하고, 절단 조각을 분리하며 그 조각을 반도체 칩 형태로 형성하거나, 또는 패키지로 밀봉함으로써 얻어진다. 웨이퍼(100)가 정확한 스크라이브선(13a)으로부터 이탈된 선들을 따라 절단된 경우, 얻어진 반도체 장치(10)는 조각들로 절단되거나 잘못된 정렬 마크들을 가질 수 있지만, 이러한 조각도 반도체 장치(10)로서 다음에 언급될 것이다.
디바이스부(11)는 수평 및 수직 방향으로 나란히 놓여진 복수의 소자 영역, 및 인접하는 소자 영역들을 분리하는 소자 분리 영역들을 갖는다( 도 12a). 소자 영역들은 약 0.20㎛의 가로폭 및 약 1.00㎛의 세로폭의 직사각형으로 형성되고, 교대로 스태거형으로(staggered) 배열된 열들을 따라, 수평 방향으로 약 0.20㎛ 그리고 수직 방향으로 약 0.60㎛로 분리되어 서로 인접하게 배열된다. 디바이스부(11)에는, DRAM, CPU 또는 각종의 논리 회로가 형성된다.
정렬 마크부(12)의 평면도를 도시하는 도 2에 도시된 바와 같이, 정렬 마크부(12)는 수평 방향으로 나란히 놓여진 마크 형성 영역으로서 복수의 소자 영역(12a)을 갖는다. 각각의 소자 영역들(12a)은, 프레임인 경우와 같이, 한 쌍의 좌우 수직선들과 한 쌍의 상하선들로 이루어진 직사각형 프레임으로 형성되고, 약 6.00㎛의 인접하는 수직선들의 중심선들 사이에 공간을 갖도록 나란히 배열된다.
정렬 마크부(12) 내의 특정 영역 S의 데이터율은 직사각형 프레임의 폭이 약 0.2㎛이라고 가정할 때 약 3.33%이다. 이 값은 디바이스부(11) 내의 패턴의 특정 영역 S에 대한 약 31.25%(도 12a)의 데이터율의 약 1/10이다. 즉, 정렬 마크부(12)는 단위 면적 당 소자 영역의 면적이 소자 분리 영역의 면적보다 작도록 형성된다. 또한, 본 실시예에서의 정렬 마크부에 대한 데이터율은 종래의 정렬 마크부에 대한 데이터율(약 50%, 도 12b 참조)의 거의 1/17이다. 이러한 데이터율의 차이는 후술하는 바와 같이 반도체 장치의 제조 공정에서 CMP 후 잔류하는 실리콘 질화막의 두께차를 초래한다.
요약하면, 정렬 마크부(12)에서 소자 분리 영역(12b)의 면적에 대한 소자 영역(12a)의 면적비는, 단위 면적 당 소자 영역(12a)의 면적이 단위 면적 당 소자 분리 영역(12b)의 면적보다 작게 형성함으로써 디바이스부에 대한 대응비보다 작게 된다.
도 3은 실리콘 산화막의 CMP가 스톱퍼막으로서 기능하는 실리콘 질화막의 최초 두께가 200nm인 특정 조건 하에서 수행된 때 잔류하는 실리콘 질화막의 두께와 데이터율 간의 그래프를 나타낸 설명도이다. 도 3에 도시된 바와 같이, 동일한 조건 하에서 CMP가 실시된 때, CMP 후 잔류하는 실리콘 질화막의 두께는 데이터율의 증가에 따라 증가되고, 예를 들면 약 50%의 데이터율에서 그 두께는 약 140nm이다.
또한, 잔류하는 막의 두께는 30% 근방 이하의 데이터율에 대하여 데이터율이 작을수록 감소율이 더 커지지만, 30% 근방 이상의 데이터율에 대해서는 감소율이 매우 작다. 예를 들면, 잔류하는 막의 두께는 약 30%의 데이터율에 대하여 약 130nm이고, 약 3%의 데이터율에 대하여 약 30 nm로서, 그들의 차이는 거의 100nm이다.
즉, 소자 분리 패턴에서, 디바이스부(11)와 정렬 마크부(12)의 데이터율들 간의 차이가 크고, 정렬 마크부(12) 내의 소자 영역들에 의해 점유된 비율이 디바이스부(11) 내의 소자 영역들에 의해 점유된 비율에 비해 매우 작게 된 경우, CMP 후 소자 영역들 상에 잔류하는 실리콘 질화막의 두께는 다른 부분들에 비해 작게 되고, 감소율은 작은 데이터율에 대하여 크다.
차후의 제조 공정에서, 실제 디바이스부의 소자 영역의 표면의 높이가 소자 분리 영역의 표면의 높이와 같아지도록 산화막의 습식 에칭 등의 조건이 설정된다. 따라서, 정렬 마크부(12)에서, 소자 분리 영역의 표면의 높이는 소자 영역의 표면의 높이에 비해 낮게 되고, 레벨차 검출 장치의 검출 능력을 초과하는 충분히 큰 레벨차, 예를 들면 상술한 약 20nm의 종래 레벨차보다 거의 5배 큰 약 100nm의 레벨차가 생긴다.
다음에, 도 1의 반도체 장치의 제조 공정에 대하여, 우선 디바이스부(11)에 대하여 설명하고 나서 정렬 마크부(12)에 대하여 설명한다. 도 4는 도 1의 디바이스부의 제조 공정을 도시하는 도 12a의 A-A'선에 따른 공정 단면도(파트 1)를 도시하고, 도 5는 유사한 공정 단면도(파트 2)를 도시하며, 도 6g 내지 도 6i는 유사한 공정 단면도(파트 3)를 도시한다. 도 6j는 도 12a의 C-C'선에 따른 단면도이다.
우선, 실리콘 기판(14) 상에, 실리콘 산화막(15)이 약 5 내지 40nm의 두께, 바람직하게는 약 20nm의 두께로 열 산화에 의해 성장되고, 그 후 실리콘 산화막(15) 상에, 실리콘 질화막(16)이 예를 들면 약 100 내지 250nm, 바람직하게는 약 200nm의 두께로 LPCVD에 의해 성장되며, 레지스트 패턴(17)이 소자 영역의 형성의 예정된 곳에 포토리소그라피에 의해 형성된다(도 4a).
다음에, 실리콘 질화막(16) 및 실리콘 산화막(15)이 순차 에치백되고 레지스트 패턴(17)이 건식 에칭에 의해 제거된다(도 4b). 그 다음, 실리콘 기판(14)이 패턴된 실리콘 질화막(16)을 마스크로서 이용하여 건식 에칭에 의해 미리 정해진 깊이로 에칭되어 트렌치(18)를 형성한다(도 4c). 트렌치(18)의 깊이는 약 200 내지 400nm, 바람직하게는 300nm이다. 잔류하는 실리콘 질화막은 (100 내지 250nm의 성장막 두께) - (약 10 내지 50nm의 에칭량)의 두께를 가지며, 여기서 (약 10 내지 50nm, 바람직하게는 20nm)는 막의 감소 성분을 나타낸다. 다음에, 트렌치(18)의 내면이 열 산화되어 트렌치(18)의 내면 상에 약 10 내지 30nm, 바람직하게는 약 20nm의 두께로 실리콘 산화막(19)을 성장시킨다. 그 후, 본 예에서는, 실리콘 산화막(20)이 고밀도 플라즈마 산화막 성장법에 의해 약 450 내지 650nm, 바람직하게는 약 500nm의 두께로 성장되어 트렌치(18) 내에 실리콘 산화막(20)이 매립된다(도 5d). 다음에, 불필요한 부분의 실리콘 산화막(20)이 제거되고, CMP에 의해 잔류하는 실리콘 질화막(16)이 약 100 내지 150nm, 바람직하게는 약 130nm의 두께를 갖는다(도 5e). 이 경우, 실리콘 산화막(20)과 실리콘 질화막(16) 간의 연마 속도차에 기인하여, 실리콘 산화막(20)의 표면이 실리콘 질화막(16)의 표면보다 양 (A)(20 내지 30nm)만큼 낮아질 것이다. 그 후, 실리콘 산화막(20)의 표면이 습식 에칭에 의해 실리콘 기판(14)보다 약 45 내지 95nm, 바람직하게는 약 75nm만큼 높아지도록 조정된다. 이를 위해, 실리콘 산화막(20)은 양 (B)(약 75 내지 100nm)만큼 에칭된다. 높이 조정 후, 실리콘 질화막(16)이 약 60 내지 100분, 바람직하게는 약 80분 동안 열인산으로 에칭하여 제거되고, 소자 영역 상의 실리콘 산화막이 습식 에칭에 의해 제거된다. 습식 에칭의 조건은 약 20 내지 40nm, 바람직하게는 약 30nm만큼의 막 제거이다(도 5f).
다음에, 실리콘 산화막(21)이 또 한번의 열 산화에 의해 약 10 내지 30nm, 바람직하게는 약 20nm의 두께로 소자 영역 상에 성장된다(도 6g). 그 후, 트랜지스터의 임계 전압 Vt의 조정을 위한 웰 형성 및 채널 주입이 실리콘 산화막(21)을 마스크로서 이용하여 실시되고, 여기서 리소그라피 공정이 필요에 따라 이용된다. 그 후, 소자 영역 상의 실리콘 산화막(21)이 습식 에칭에 의해 제거된다. 습식 에칭의 조건은 약 20 내지 40nm, 바람직하게는 30nm만큼의 막 제거이다. 이 경우, 실리콘 산화막(20)과 실리콘 질화막(16) 간의 연마 속도차에 기인하여, 실리콘 산화막(20)의 표면이 실리콘 질화막(16)의 표면보다 양 (A)(약 20 내지 30nm)만큼 낮아질 것이다. 또한, 게이트 산화막으로서 기능하는 실리콘 산화막(22)이 열 산화에 의해 약 6 내지 12nm, 바람직하게는 10nm의 두께로 소자 영역 상에 성장된다(도 6h).
다음에, 다결정 실리콘(23)을 약 50 내지 150nm, 바람직하게는 약 100nm의 두께로 성장시키고, 또한 텅스텐 실리사이드(24)를 약 50 내지 200nm, 바람직하게는 약 150nm의 두께로 성장시켜 게이트가 형성된다(도 6i). 다결정 실리콘(23) 및 텅스텐 실리사이드(24)가 본 실시예에서 사용되지만, 티타늄 실리사이드 또는 코발트 실리사이드 등의 실리사이드막이 금속 게이트로서 형성될 수 있다.
도 7은 도 1의 정렬 마크부의 제조 공정을 도시하는 도 2의 대향하는 화살표 B 및 B'을 보았을 때의 공정 단면도(파트 1)를 도시하고, 도 8은 유사한 공정 단면도(파트 2)를 도시하며, 도 9는 유사한 공정 단면도(파트 3)를 도시한다. 상기 디바이스부(도 4 내지 도 6)의 제조 공정과 유사한 공정들에 대한 반복 설명은 생략한다.
우선, 실리콘 기판(14) 상에, 실리콘 산화막(15) 및 실리콘 질화막(16)이 성장되고, 레지스트 패턴(17)이 소자 영역에 대하여 예정된 곳에 형성된다(도 7a). 다음에, 실리콘 질화막(16) 및 실리콘 산화막(15)을 순차 에칭하고 레지스트 패턴(17)을 제거한 후(도 7b), 실리콘 기판(14)을 미리 정해진 깊이로 에칭하여 트렌치(18)가 형성된다(도 7c). 다음에, 트렌치(18)의 내면 상에 실리콘 산화막(19)을 형성한 후, 트렌치(18) 내에 실리콘 산화막(20)이 매립된다(도 8d). 도 7a 내지 도 8d의 공정들은 각각 도 4a 내지 도 5d의 공정들에 대응한다.
다음에, 불필요한 양의 실리콘 산화막(20)이 제거되고 잔류하는 실리콘 질화막(16)의 두께가 CMP에 의해 약 0 내지 50nm로 된다(도 9e). 즉, 정렬 마크부(12)에서, 잔류하는 실리콘 질화막(16)의 두께는 디바이스부(11)의 약 100 내지 150nm, 바람직하게는 약 130nm의 두께에 비해 최적값으로 약 1/4이 된다(도 5e). 이 경우, 실리콘 산화막(20)의 표면은 실리콘 산화막(20) 및 실리콘 질화막(16)의 에칭 속도차에 기인한 양 (A)(약 20 내지 30nm)에 의해 실리콘 질화막(16)의 표면보다 낮다. 그리고, 실리콘 산화막(20)의 높이가 습식 에칭에 의해 조정된다. 습식 에칭의 조건은 도 5f와 관련한 설명과 마찬가지로, 디바이스부(11)의 조건에 의해 결정되고, 실리콘 산화막(20)이 약 20 내지 40nm만큼 제거된다.
높이 조정 후, 실리콘 질화막(16)이 제거되고, 소자 영역 상의 실리콘 산화막(15)이 제거된다. 이 경우, 실리콘 산화막(15)의 완전 제거에 대해서는 실리콘 산화막(15)의 두께 변동을 고려하여 40nm 이상 막을 에칭하여 오버에칭을 보증할 필요가 있다. 이 때문에, 소자 분리 영역 내의 실리콘 산화막(20)이 유사한 범위 (C)(40nm 이상)로 또 에칭된다(도 8c). 또한, 실리콘 산화막(21)이 소자 영역 상에 다시 한번 성장된다(도 9g). 도 8f 및 도 9g의 공정들은 각각 도 5f 및 도 6g에 대응한다.
그 후, 소자 영역 상의 실리콘 산화막(21)이 BHF로 습식 에칭에 의해 제거된다. 이러한 공정에서 소자 분리 영역 상의 실리콘 산화막(20)이 상기와 마찬가지의 이유 때문에 유사한 범위 (D)(30nm 이상)로 또 에칭된다. 또한, 실리콘 산화막(22)이 열 산화에 의해 소자 영역 상에 성장되어 게이트 산화막으로서 제공된다(도 9h). 이 공정은 도 6h의 공정에 대응한다. 에칭량 (B) 내지 (D)의 합은 145 내지 170nm로 된다. 실리콘 산화막(20)의 표면은 높이차 (A)가 상기한 합에 가산되기 때문에 실리콘 질화막(16)의 표면보다 약 165 내지 200nm 정도 낮아진다. 또한, 소자 형성 영역을 위한 실리콘 기판의 표면으로부터 측정된 실리콘 산화막(20)의 표면은 약 110 내지 145nm 정도 낮다. 이와 같이, 약 100nm의 레벨차가 게이트 산화막(22)의 표면과 소자 분리 영역 내에 충전되는 실리콘 산화막(20)의 표면 사이에 발생될 것이다.
이러한 방법으로, 디바이스부(11) 내에 형성될 게이트 패턴용 마스크를 정렬하기 위한 정렬 마크가 스크라이브 영역(13) 내에 배열된다. 이 경우, 약 100nm의 레벨차가 소자 분리 영역과 소자 영역 사이에 확보되어, 정렬 마크 검출기(32)가 레벨차를 검출할 수 있게 한다. 즉, CMP 후 실리콘 질화막의 잔류막의 두께가 데이터율의 차에 따라 변동하는 사실에 주목하여, 정렬 마크부(12)만의 데이터율을 큰 범위로 감소시킴으로써 정렬 마크부(12)에만 레벨차가 형성된다.
이는 얕은 트렌치(18) 내에 매립된 실리콘 산화막(20) 내의 초과 부분을 제거하기 위한 CMP를 실시할 때(도 8d), 패턴이 조밀하게 형성되는 부분을 연마하는 경우와 패턴이 드물게 형성되는 부분을 연마하는 경우의 연마율의 차가 약간 존재한다는 사실에 기인하는 CMP의 고유 특징이다.
따라서, 약 3%로 낮은 데이터율로, CMP 후 잔류하는 실리콘 질화막(16)의 두께 감소 결과에 따라, 정렬 마크부(12)의 소자 영역의 면적 감소에 기인하여 연마가 고속으로 진행된다. 최종 형태에서는, 성막에 의해 약 100nm의 레벨차가 생긴다. 요약하면, 트렌치 분리로서 상기 패턴을 갖는 소자 분리를 형성함에 있어서, 정렬마크부(12) 내의 소자 분리 영역과 소자 영역 간의 스텝 사이즈는 실제 디바이스 영역(11)에 비해 크게 배열된다.
그 결과, 종래 행해진 초과 공정들의 부가없이 정렬기 등으로 이루어진 정렬 마크 검출기(32)의 검출 능력보다도 충분히 큰 레벨차 d0를 얻을 수 있다.
CMP의 연마 속도의 선택비는 슬러리, 연마 패드 등의 다양한 조건에 따라 변한다. 현재의 트렌치 분리에서, 실리콘 질화막의 연마 속도와 실리콘 산화막의 연마 속도의 선택비를 예를 들어 5라고 가정하면, 산화막은 질화막보다 쉽게 연마된다. 요약하면, 실리콘 질화막은 CMP에 의한 연마를 정지하기 위한 연마 스토퍼 역할을 한다. 쉽게 결정되는 선택비를 갖는 재료가 연마 스토퍼로서 이용된다.
도 10은 정렬 마크부의 다른 예를 나타낸 평면도이다. 도 10에 도시된 바와 같이, 이 정렬 마크부(25)는 도 2의 정렬 마크부(12)의 프레임선들을 간헐적인 파선들로 변형하여 얻어진다. 그 결과, 데이터율을 더욱 감소시킬 수 있고, 정렬 마크부(25)의 규정된 영역 S에 대한 데이터율이 1.66%로 감소될 수 있다. 이 경우, 신호 강도가 어느 정도 약하게 되지만, 정렬 마크부의 패턴이 완전히 사용 가능한 레벨이다. 또한, 이 경우, 하나의 사이트 상의 정렬 마크부에 대해서도, 광선 i를 X 방향 뿐만 아니라 Y 방향으로도 스캐닝함으로써 2차원 정렬이 가능해진다.
즉, 적분된 출력값이 신호로서 이용되기 때문에, 정렬 마크는 반드시 연속하는 선 형태일 필요는 없고, 파선 형태일 수도 있으며, 충분히 큰 S/N값이 확보될 수 있으면 된다. 또한, 소자 영역은 직사각형 프레임선들로부터 상부 및 하부의 한 쌍의 수평 프레임선들을 제거함으로써 얻어지는 좌우 한 쌍의 수직 프레임선들에 의해 형성될 수 있다. 어느 경우에도, 피크의 출현을 통해 위치 정보를 얻는다는 의미에서는 문제가 생기지 않고, 또한 수직 프레임선의 폭을 변경함으로써 데이터율을 임의로 조정할 수 있다.
상기와 같이, 본 발명에 따르면, 마스크 패턴의 배열 변형을 통해 데이터율을 변경함으로써 CMP 후의 공정에서 연마 스톱퍼막으로서 기능하는 잔류막의 두께차가 생길 수 있다. 따라서, 게이트 산화막의 최종 형태에서는, 디바이스부에서는 평탄하게 되지만, 정렬 마크부(12)에서 약 100nm의 레벨차가 생길 수 있다. 따라서, 실제 제조 공정에서의 변경 없이, 즉 공정들의 추가없이 완전히 사용 가능한 레벨차를 자동적으로 형성할 수 있다.
또한, 종래 방법에서는, 소자 영역의 폭이 6㎛로 크기 때문에, CMP 중에 좌우 소자 영역의 경사에 차가 생겼고, 소자 영역의 중심 위치에 에러가 생기는 경향이 있었다. 그러나, 본 발명에 따르면, 소자 영역의 폭은 도 9i의 소자 영역의 좌우 경사가 거의 같도록 0.2㎛의 작은 값을 갖고, 소자 영역의 중심 위치의 오차가 감소될 수 있다.
상기 실시예에서는, 소자 분리 영역 내에 충전되는 실리콘 산화막(20)의 표면과 게이트 산화막(22)의 표면 사이에서 얻어진 레벨차(도 9i 참조)가 100nm로 한정되는 것이 아니라, 사용되는 정렬기 등으로 이루어진 정렬 마크 검출기(32)의 검출 능력보다도 큰 레벨차이면 된다. 따라서, 정렬기 등으로 이루어진 정렬 마크검출기(32)의 검출 능력이 향상된 경우, 요구되는 레벨차가 작게 될 수 있다.
또한, 데이터율이 CMP의 조건 및 스톱퍼막의 재질 조합에 의해 변하기 때문에, CMP 동안의 잔류하는 실리콘 질화막의 두께와 데이터율 간의 관계(도 3 참조)가 데이터율의 변화에 따라 변경될 것이다.
또한, 데이터율은 디바이스부 내에 더미 소자 영역이나 소자 분리 영역을 형성함으로써 규정된 값으로 설정될 수 있다.
더욱이, 상기 실시예에서는 예로서 DRAM에 대하여 설명했지만, 본 발명은 이 경우에 한정되는 것이 아니라, 마이크로 컴퓨터나 ASIC(Application Specific integrated circuit)과 같은 반도체 장치에 적용될 수 있다.
또한, 상기 실시예에서는 예로서 소자 영역 또는 소자 분리 영역에 대해 설명했지만, 본 발명은 이 경우에 한정되는 것이 아니라, 배선 공정에서와 같이 데이터율의 차에 기초하여 레벨차가 형성되는 공정이면 적용될 수 있다.
상술한 바와 같이, 본 발명에 따르면, 정렬 마크부의 소자 분리 영역에 대한 소자 영역의 비가 디바이스부보다 작다. 따라서, 반도체 장치의 제조에서 게이트를 형성하기 위한 리소그라피 공정에서, 공정 수를 증가시키지 않고서 정렬 마크를 형성할 수 있고, 고 정밀도로 정렬을 수행할 수 있다.

Claims (7)

  1. 반도체 장치에 있어서,
    소자 영역들과 상기 소자 영역들을 분리하는 소자 분리 영역들을 포함하는 디바이스부, 및
    마크 형성 영역들과 상기 마크 형성 영역들을 분리하는 마크 분리 영역들을 포함하는 정렬 마크부
    를 포함하되,
    상기 마크 분리 영역의 면적에 대한 상기 마크 형성 영역의 면적의 비율은 상기 소자 분리 영역의 면적에 대한 상기 소자 영역의 면적의 비율보다 작은 반도체 장치.
  2. 제1항에 있어서,
    상기 마크 형성 영역은 사각 프레임 형태로 형성되는 반도체 장치.
  3. 제1항에 있어서,
    상기 마크 형성 영역의 표면 높이와 상기 마크 분리 영역의 표면 높이의 차이에 의해 발생된 단차는 정렬 마크 검출기의 검출 능력치보다 큰 반도체 장치.
  4. 제1항에 있어서,
    상기 소자 영역들과 상기 마크 형성 영역들은 트렌치 분리 구조에 의해 분리되는 반도체 장치.
  5. 제1 영역들과 제2 영역들을 포함하는 디바이스부, 및 상기 제1 영역들 및 상기 제2 영역들과 각기 동일한 공정으로 형성된 제3 영역들과 제4 영역들로 이루어진 정렬 마크부를 포함하는 반도체 장치에 있어서,
    상기 제3 영역들과 상기 제4 영역들의 합에서 차지하는 상기 제3 영역의 면적 비율은 상기 제1 영역들과 상기 제2 영역들의 합에서 차지하는 상기 제1 영역의 면적 비율보다 작은 반도체 장치.
  6. 제3항에 있어서,
    상기 단차를 커버하는 높은 반사율의 막을 더 포함하는 반도체 장치.
  7. 제6항에 있어서,
    높은 반사율을 갖는 상기 막은 실리사이드막 또는 금속막인 반도체 장치.
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