KR19980060524A - 중첩도 측정 마크 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자 제조공정중 리소그라피 공정에서 중첩도를 측정하는 중첩도 측정 마크 제조방법에 관한 것으로, CMP(Chemical Mechanical Polishing) 공정에 의하여 웨이퍼가 평탄화되어 중첩도를 측정하기 어려운 경우에 CMP와 관련된 공정이전에 미리 단차를 형성시키고 이단차가 CMP 공정후에도 중첩 마크의 외부 박스의 경계면이 확인되도록 하는 측정 마크 제조방법이다.
Description
본 발명은 반도체 소자 제조공정중 리소그라피 공정(Lithography Process)에서 중첩도를 측정하는 방법에 관한 것으로, 특히 트렌치 소자분리 공정을 진행할때 박스 인 박스 구조의 측정 마크를 제조할때 CMP(Chemical Mechanical Polishing)에 의해 웨이퍼가 평탄화되는 것을 방지하기 위하여 측정 마크를 제조하기 전에 실리콘 기판에 단차가 구비되도록 하는 중첩도 측정 마크 제조방법에 관한 것이다.
일반적으로 반도체소자 제조공정으로 리소그라피 공정을 수행하게 되는데 이때 마스크를 정렬할때 웨이퍼의 기준이 되는 곳으로 얼라인 키를 이용하는데 이 얼라인 키는 칩의 스크라이브 라인에 실리콘기판의 일정 깊이를 식각하여 형성한다. 또한, 하부층 패턴과 상부층 패턴의 정렬이 정확하게 되었는지 여부를 검사하기 위해 중첩도 측정 마크를 칩의 스크라이브 라인 또는 칩의 여유 공간에 형성하게 된다.
한편, 반도체소자의 트렌치 소자분리 공정으로 트렌치를 형성한 다음, 상기 트렌치에 산화막을 채운 다음, 후속 공정으로 평탄화 공정을 실시할때 CMP 공정을 수행한다. 이때 스크라이브 라인에 형성된 측정 마크의 홈에도 상기 산화막이 채워져서 후속 공정으로 게이트 전극용 폴리 실리콘층과 금속막을 증착하게 되는 경우 측정 마크의 외부 박스로 이용되는 하부 산화막의 경계면이 구분되지 않아서 하부 패턴과 중첩도를 측정하는데 문제가 발생된다.
트렌치 소자분리 공정을 진행할때 중첩도 측정 마크로 박스 인 박스 구조를 제조하는 종래의 공정단계를 도 1과 도 2에 도시하였다.
도 1의 (가) 내지 (다)에서 도시된 것은 트렌치 소자분리 공정이 사용되는 마스크를 도시하되 외부 박스(Outer Box) 및 내부 박스(Inner Box)로 이루어지는 박스 인 박스 구조의 측정 마크가 형성될 지역만 도시한 것이다.
도 1의 (가)는 실리콘 기판에 얼라인 키를 제조하기 위한 마스크의 일부분을 도시한 것으로, 측정 마크 지역에는 아무런 패턴이 형성되지 않는다.
도 1의 (나)는 실리콘 기판에 트렌치를 형성하기 위한 트렌치 소자분리 마스크의 일부분을 도시한 것으로, 외부 박스의 경계를 나타내기 위하여 외부 박스의 경계면에서 바깥으로 일정 거리 실리콘 기판에 홈을 형성하기 위한 패턴이다.
도 1의 (다)는 게이트 전극을 형성하기 위한 게이트 마스크의 일부분을 도시한 것으로, 내부 박스를 형성하기 위해 상기 외부 박스의 중앙부에 내부 박스 패턴을 남기고, 상기 외부 박스 보다 더 넓게 개구가 형성되도록 한 것이다.
도 2는 트렌치 소자 분리(Isolation) 공정을 진행할때 측정 마크가 형성되는 위치에서 단면구조를 도시한 것이다. 이하에서는 칩 영역에 이루어지는 것은 생략하기로 한다.
얼라인 키를 형성하기 위하여 실리콘기판(1)의 상부에 감광막(5)을 도포하고, 도 1의 (가) 마스크를 사용하여 노광하고, 현상 공정을 진행하여 감광막(5) 패턴을 형성한다. (도 2의 가) 그리고, 식각 공정으로 진행한 다음, 다시 감광막(5)을 제거한 것을 도시한다(도 2의 가). 상기 감광막(5)이 측정 마크 지역에는 완전히 덮고 있기 때문에 실리콘기판(1)에는 아무런 변화가 없고, 단지 얼라인 키 지역에만 실리콘기판(1)이 일정 깊이 식각되어 홈이 형성된다(도시안됨).
실리콘 기판(1)에 질화막(11)을 증착하고, 그 상부에 감광막(5)을 도포하고, 도 1의 (나) 마스크를 이용하여 노광하고, 현상 공정으로 감광막 패턴을 형성한다. (도 2의 다 참조). 그리고, 노출된 질화막(11)과 그 하부의 실리콘 기판(1)을 식각하여 홈을 형성한 다음 상기 감광막(5)을 제거한 것이다.(도 2의 라 참조).
참고로, 상기 홈을 형성하는 공정에서 칩의 내부에는 트렌치(도시안됨)가 형성되며, 상기 홈의 내측 경계면이 외부 박스로 사용된다.
후속 공정으로 칩의 트렌치와 상기 홈에 산화막(12)을 증착하고(도 2의 마 참조), CMP 공정을 진행하여 상기 산화막(12)의 돌출된 부분을 제거하여 평탄화를 형성한다.(도 2의 바 참조), 그리고 노출된 질화막(11)을 제거하고, (도 2의 사 참조) 돌출된 산화막(12)의 일정 두께를 식각하여 상기 실리콘 기판에 형성된 홈에 산화막(12)이 채워져서 실리콘 기판(1)의 표면은 평탄화된 상태가 된다.(도 2의 아 참조) 이렇게 평단화가 된 후에 게이트 전극으로 폴리실리콘층과 금속막(15)을 증착하고, 그 상부에 감광막(5)을 도포하고, 게이트 전극을 패턴닝하기 위하여 도 1의 (다) 마스크를 이용하여 노광 공정을 실시하고 현상 공정으로 감광막 패턴을 형성한 것이다.(도 2의 자 참조). 이때 상기 외부 박스의 중앙부에 내부 박스로 이용되는 감광막 패턴이 구비되며, 상기 불투명한 폴리실리콘층과 금속막(15)에 의해 외부 박스로 이용되는 산화막(12)의 내측 경계면이 보이지 않게 된다. 그로 인해 외부 박스와 내부 박스의 중첩도를 측정할 수가 없는 문제가 발생된다.
본 발명은 트렌치 소자분리 공정시 CMP 공정을 적용하면 실리콘 기판의 표면이 평탄화되어 중첩도를 측정하는 박스 인 박스의 외부 박스의 경계면이 보이지 않게 되는 문제를 해소하기 위하여 실리콘 기판에 얼라인 키를 제조할때 외부 박스 보다 큰 홈을 미리 형성하여 단차를 구비시킨 다음, 후속 공정을 진행하는 중첩도 측정 마크 형성방법을 제공하는데 그 목적이 있다.
도 1은 종래의 방법에 의해 중첩도 측정마크를 이용하여 박스 인 박스 구조의 측정 마크를 제조할때 사용되는 마스크의 레이 아웃도.
도 2는 종래의 공정 방법으로 박스 인 박스 구조의 측정 마크를 제조하는 단계를 도시한 단면도이다.
도 3은 본 발명에서 사용하는 중첩도 측정마크를 이용하여 박스 인 박스 구조의 측정 마크를 제조할때 사용되는 마스크의 레이 아웃도.
도 4는 본 발명에 의한 방법으로 박스 인 박스 구조의 측정 마크를 제조하는 단계를 도시한 단면도이다.
*도면의 주요 부분에 대한 부호의 설명*
1:실리콘기판5:감광막
11:질화막12:산화막
15:폴리실리콘층 및 금속층
상기한 목적을 달성하기 위한 본 발명은 얼라인 키를 제조하는 공정에서 중첩도 측정 마크에 해당되는 지역의 실리콘 기판에 외부 박스 보다 넓은 면적을 가지고 중앙부 전체를 일정 깊이 식각한 제1홈을 형성하는 단계와, 패드 산화막과 질화막을 증착한 다음, 트렌치 소자분리 공정에서 외부 박스의 경계면에서 상기 제1홈의 가장자리 밖으로 일정 길이 학장되는 마스크를 이용하여 상기 질화막, 패드 산화막 및 실리콘 기판의 일정 깊이를 식각하여 상기 외부 박스의 경계면 바깥으로 더 깊은 깊이를 갖는 제2홈을 형성하는 단계와, 상기 제2홈과 실리콘 기판 상부에 산화막을 증착하는 단계와, CMP 공정으로 제1홈의 바깥에 있는 질화막이 노출되기 까지 상기 산화막을 제거하는 단계와, 노출된 질화막을 제거하는 단계와, 게이트 전극으로 이용되는 폴리실리콘층과 금속층을 증착하여 외부 박스의 경계면이 구별되도록 하는 단계를 포함한다.
CMP 공정을 수행하는 경우에 종래 방법의 문제는 중첩도 측정 마크의 평탄화이다. 그러므로 CMP 공정을 통하여 칩은 평탄화를 이루면서도 중첩마크는 단차를 유지하는 방법이 필요하다. 즉 중첩정밀도 측정마크를 단차가 깊게 파인 위치에 놓이게 한다면 CMP 공정에 의하여 갈려지지 않는 부분을 만들 수 있어서 중첩정밀도 측정마크를 보호할 수 있게 된다.
상술한 목적 및 특징들, 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 3 및 도 4는 본 발명에서 사용하려는 중첩도 측정마크를 제조하기 위한 마스크의 레이아웃과 트렌치 소자 분리 공정에서 박스 인 박스 구조의 측정 마크를 제조하는 공정 단계를 도시한 것이다.
도 3의 (가) 내지 (다)에서 도시된 것은 트렌치 소자분리 공정시 사용되는 마스크를 도시하되 외부 박스(Outer Box) 및 내부 박스(Inner Box)로 이루어지는 박스 인 박스 구조의 측정 마크가 형성될 지역만 도시한 것이다.
도 3의 (가)는 실리콘 기판에 얼라인 키를 제조하기 위한 마스크의 일부분을 도시한 것으로, 측정 마크 지역에도 홈을 만들기 위해 넓은 면적의 개구가 구비되어 있음을 도시한다.
도 3의 (나)는 실리콘 기판에 트렌치를 형성하기 위한 트렌치 소자분리 마스크의 일부분을 도시한 것으로, 외부 박스의 경계를 나타내기 위하여 외부 박스의 경계면에서 바깥으로 일정 거리 실리콘 기판에 홈을 형성하기 위한 패턴이다.
도 3의 (다)는 게이트 전극을 형성하기 위한 게이트 마스크의 일부분을 도시한 것으로, 내부 박스를 형성하기 위해 상기 외부 박스의 중앙부에 내부 박스 패턴을 남기고, 상기 외부 박스 보다 더 넓게 개구가 형성되도록 한 것이다.
도 4는 트렌치 소자 분리(Isolation) 공정을 진행할때 측정 마크가 형성되는 위치에서 단면구조를 도시한 것이다. 이하에서는 칩 영역에 이루어지는 것은 생략하기로 한다.
얼라인 키를 형성하기 위하여 실리콘기판(1)의 상부에 감광막(5)을 도포하고, 도 3의 (가) 마스크를 사용하여 노광하고, 현상 공정을 진행하여 개부가 구비된 감광막(5) 패턴을 형성한다. (도 4의 가) 그리고, 식각 공정으로 진행한 것으로 노출되는 실리콘기판(1)을 식각하여 제1홈을 형성하고 상기 감광막 패턴을 제거한 것이다. (도 4의 나) 이때 얼라인 키가 형성되는 지역에도 실리콘기판(1)이 일정 깊이 식각되어 홈이 형성된다(도시안됨).
참고로, 상기 제1홈의 면적은 40×40μ㎡ 정도이다.
실리콘 기판(1)에 패드 산화막(도시안됨)과 질화막(11)을 증착하고, 그 상부에 감광막(5)을 도포하고, 도 3의 (나) 마스크를 이용하여 노광하고, 현상 공정으로 감광막 패턴을 형성한다.(도 4의 다 참조). 그리고, 노출된 질화막(11)과 그 하부의 실리콘 기판(1)을 식각하여 상기 외부 박스의 경계면 바깥으로 더 깊은 깊이를 갖는 제2홈을 형성한 다음 상기 감광막(5)을 제거한 것이다.(도 4의 라 참조).
참고로, 상기 홈을 형성하는 공정에서 칩의 내부에는 트렌치(도시안됨)가 형성되며, 상기 홈의 내측 경계면이 외부 박스로 사용된다. 상기 제2홈의 내측면의 크기는 20×20μ㎡ 정도이며, 외측면의 크기는 60×60μ㎡ 정도이다.
후속 공정으로 칩의 트렌치와 상기 홈에 산화막(12)을 증착하고(도 4의 마 참조), CMP 공정을 진행하여 상기 산화막(12)의 돌출된 부분을 제거하여 평탄화를 형성한다.(도 4의 바 참조) 그리고 노출된 질화막(11)을 제거하고, (도 4의 사 참조) 돌출된 산화막(12)의 일정 두께를 식각하여 상기 실리콘 기판에 형성된 제2홈에 산화막(12)이 채워진 상태로 남되, 외부 박스의 경계면에서 단차가 발생된다.(도 4의 아 참조). 상기 공정후 게이트 전극으로 폴리실리콘층과 금속막(15)을 증착하고, 그 상부에 감광막(5)을 도포하고, 게이트 전극을 패턴닝하기 위하여 도 3의 (다) 마스크를 이용하여 노광 공정을 실시하고 현상 공정으로 내부 박스로 이용되는 감광막 패턴을 형성한 것이다.(도 2의 자 참조).
상기 내부 박스의 면적은 10×10μ㎡ 정도이다.
상기 금속막(15)을 증착한 경우 외부 박스의 경계면에서 하부에 있는 산화막(12)에서 단차가 발생되어 그 상부에 형성하는 폴리실리콘층과 금속막(15)에서도 단차가 발생되어 외부 박스의 경계면을 기존 측정장비에서 이 단차에 의한 외부 박스를 검출할 수 있다.
참고로, 도 4의 마에서 “a”부분은 도 3의 (가) 마스크와 도 3의 (나) 마스크에 의하여 실리콘 기판(1)이 식각되는데, 식각되는 깊이가 외부 박스의 경계면에서 더 깊게 형성되어 산화막(11)을 두껍게 증착하고, 후속 CMP 공정을 거쳐도 단차가 남아 있는 상태로 존재한다.
스테퍼(Stepper) 장비에서 웨이퍼를 정렬할 때 이전 공정에서 형성된 측정 마크를 사용하려면 단차가 존재하거나 반사율이 달라야 하는데, 평탄화된 하부층에 금속막이 증착되면 하부층의 상태를 전혀 감지할 수 없다. 이러한 경우에도 본 발명과 같이 얼라인 키를 제조하는 공정에서 측정 마크를 형성할 지역에 기본적으로 단차를 형성해 주면 중첩정밀도 측정 마크를 감지하는 것과 같이 스테퍼 정렬 마크도 감지할 수 있게 된다.
CMP 공정 및 후속 공정에 의하여 웨이퍼가 평탄화된 후 금속막처럼 불투명한 층이 쌓이게 되면 중첩정밀도 측정마크 및 스테퍼 정렬마크 등을 구분할 수 없게 되어 정렬을 할 수 없게 된다. 이러한 경우에 본 발명에 의해 그 이전 공정인 얼라인 키 마스크에서 측정 마크를 형성할 지역에 넓은 면적으로 단차를 만들어주면 추가공정도 없이 이 문제를 해결할 수 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.
Claims (6)
- 얼라인 키를 제조하는 공정에서 중첩도 측정 마크에 해당되는 지역의 실리콘 기판에 외부 박스 보다 넓은 면적을 가지고 중앙부 전체를 일정 깊이 식각한 제1홈을 형성하는 단계와,패드 산화막과 질화막을 증착한 다음, 트렌치 소자분리 공정에서 외부 박스의 경계면에서 상기 제1홈의 가장자리 밖으로 일정 길이 확장되는 마스크를 이용하여 상기 질화막, 패드 산화막 및 실리콘 기판의 일정 깊이를 식각하여 상기 외부 박스의 경계면 바깥으로 더 깊은 깊이를 갖는 제2홈을 형성하는 단계와,상기 제2홈과 실리콘 기판 상부에 산화막을 증착하는 단계와,CMP 공정으로 제1홈의 바깥에 있는 질화막이 노출되기 까지 상기 산화막을 제거하는 단계와,노출된 질화막을 제거하는 단계와,게이트 전극으로 이용되는 폴리실리콘층과 금속층을 증착하여 외부 박스의 경계면이 구별되도록 하는 단계와,그 상부에 내부 박스로 이용되는 감광막 패턴을 형성하는 단계를 포함하는 중첩도 측정 마크 제조방법.
- 제1항에 있어서,상기 제1홈은 산화막이 증착된 후 CMP 공정에서 갈려나가지 않는 충분한 깊이인 것을 특징으로 하는 중첩도 측정 마크 제조방법.
- 제1항에 있어서,상기 제1홈의 중앙부에 증착되는 질화막이 CMP 공정에서 제거되지 않도록 하는 것을 특징으로 하는 중첩도 측정 마크 제조방법.
- 제1항에 있어서,상기 제1홈의 면적은 400×40μ㎡ 정도인 것을 특징으로 하는 중첩도 측정 마크 제조방법.
- 제1항에 있어서,상기 제2홈의 내측면의 크기는 20×20μ㎡ 정도이며, 외측면의 크기는 60×60μ㎡ 정도인 것을 특징으로 하는 중첩도 측정 마크 제조방법.
- 제1항에 있어서,상기 내부 박스로 이용되는 감광막 패턴의 면적은 10×10μ㎡ 정도인 것을 특징으로 하는 중첩도 측정 마크 제조방법.
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1996
- 1996-12-31 KR KR1019960079886A patent/KR100447257B1/ko not_active IP Right Cessation
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| KR100447257B1 (ko) | 2004-11-09 |
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