KR100367162B1 - 디스플레이장치 - Google Patents

디스플레이장치 Download PDF

Info

Publication number
KR100367162B1
KR100367162B1 KR1019970701332A KR19970701332A KR100367162B1 KR 100367162 B1 KR100367162 B1 KR 100367162B1 KR 1019970701332 A KR1019970701332 A KR 1019970701332A KR 19970701332 A KR19970701332 A KR 19970701332A KR 100367162 B1 KR100367162 B1 KR 100367162B1
Authority
KR
South Korea
Prior art keywords
signal
data
electrode
sampled
data signal
Prior art date
Application number
KR1019970701332A
Other languages
English (en)
Other versions
KR970705811A (ko
Inventor
제임스 하롤드 아더톤
Original Assignee
사르노프 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 사르노프 코포레이션 filed Critical 사르노프 코포레이션
Publication of KR970705811A publication Critical patent/KR970705811A/ko
Application granted granted Critical
Publication of KR100367162B1 publication Critical patent/KR100367162B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2007—Display of intermediate tones
    • G09G3/2011—Display of intermediate tones by amplitude modulation
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3685—Details of drivers for data electrodes
    • G09G3/3688—Details of drivers for data electrodes suitable for active matrices only
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0289—Details of voltage level shifters arranged for use in a driving circuit

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

본 발명은 LCD(4)용 데이터 구동기 회로(3)는 데이터 채널로부터 제 1데이터 라인(PDATA) 및 제 2데이터 라인(PDATA')에 데이터 신호를 전송하는 스위칭 수단(210, 202)과; 각각의 제 1 및 제 2주기동안 제 1 및 제 2샘플링 데이터 신호를 발생 및 기억시키기 위해 상기 제 1데이터 라인(PDATA)과 상기 제 2데이터 라인(PDATA')으로부터 데이터 신호를 선택적으로 샘플링하는 샘플회로(2)를 포함하며, 제 2시간주기동안의 제 1샘플링된 데이터 신호와 제 1시간주기동안의 제 2샘플링된 데이터 신호를 샘플 회로(2)로부터 검색하고 상기 제 1샘플링된 데이터 신호 및 상기 제 2샘플링된 데이터 신호중 한 신호에 대응하는 구동펄스를 상기 디스플레이(4)에 전송한다.

Description

디스플레이 장치{DISPLAY ARCHITECTURE}
설계 및 제조기술의 빠른 발달에 따라, 최근에는 음극선관과 같은 디스플레이 품질을 가진 액정 디스플레이(LCD)가 이용가능하게 되었다. 그러나, LCD에 고해상도를 달성하기 위해서는 가속된 속도로 LCD를 구동하는 것이 필요하다. 결과적으로, 가속된 속도로 LCD를 구동하기위한 회로를 만들기 위해 다양한 시도가 행해졌다.
이러한 LCD에서는 화소를 제어하기 위해 아날로그 또는 디지털 비디오 신호와 같은 신호가 사용된다. 이와같은 신호는 버스 또는 "디스플레이 라인"에 의해 다수의 열에 공급되며, 열 또는 공급 버스에 공급된 게이트 신호에 의해 적절한 시간에 디스플레이의 각 화소에 선택적으로 입력된다.
이러한 디스플레이는 전형적으로 디스플레이 라인마다 때때로 "데이터 구동기"로 언급되는 하나의 라인 구동기를 사용한다. 이 데이터 구동기는 전형적으로 수인치의 거리만큼 디스플레이 기판의 에지를 따라 배열된다. 데이터 구동기는 행의 화소 어레이에 데이터를 동시에 공급한다. 특정행은 데이터 구동기로부터 데이터를 수신하기 위해 화소 에레이의 각 열을 순차적으로 선택하는 선택스캐너에 의해 식별된다.
바람직한 설계에 있어서, LCD는 샘플/홀드(S/H)회로를 포함한다. 일반적으로, 각각의 S/H회로는 비디오 신호를 샘플링하기 위해 아날로그 스위치로서 사용하는 금속 산화물 반도체(MOS)트랜지스터와, 샘플링된 신호 전하는 홀딩하는 홀딩 커패시터를 포함한다. 샘플링된 데이터는 데이터 구동기를 통해 화소 어레이에 공급된다.
고해상 디스플레이는 광대역폭 데이터 채널을 필요로 한다. 채널상 대역폭은 대스플레이에 대한 입력 채널의 수를 증가시킴으로서 감소될 수 있다. 소정수의 채널에 대한 최소 대역폭은 화소 어레이의 각 화소에 데이터를 제공하기 위해 할당된 시간이 화소의 수 곱하기 채널의 수에 의해 나누어진 디스플레이 리프레쉬 시간과 동일할때 달성된다.
종래 LCD에서는 화소의 수에 의해 나누어진 디스플레이 리프레쉬 시간이 각 화소에 데이터를 제공하기 위해 할당된 시간보다 크다. 결과적으로, 고해상도 품질 및 최소채널 대역폭의 디스플레이는 제조하는 것은 매우어렵다. 그럼에도 불구하고, 액정 디스플레이와 같이 행 및 열로 최적화된 디스플레이를 어드레싱하기 위한 수단은 계속 요구되었다.
도1은 본발명의 실시예를 포함하는 LCD의 블럭도.
도2는 트랜지스터 레벨에서 함께 합병된 도1의 디멀티플레서 및 샘플/홀드 회로도.
도3은 도2에 도시된 합병된 디멀티플렉서 및 샘플/홀드 회로에 타이밍 신호를 공급하기에 적합한 데이터 스캐닝 타이밍 회로의 논리 회로도.
도4a 및 도4b는 도1의 LCD에 대한 동작을 설명하기 위한 파형도.
도5a, 도5b,도5c, 도5d및 도5e는 도3의 회로에 사용하기에 적합한 인버터(703), 인버터(704), NAND게이트, 제1레벨 시프터, 및 제2레벨 시프터에 대한 각각의 개략적인 블럭도.
도6은 도2의 합병된 디멀티플렉서 및 샘플/홀드 회로에 샘플링 펄스를 공급하는 포인터 레지스터의 블럭도.
도7은 도6의 포인터 레지스터의 개략적인 블럭도.
도8은 도7에 도시된 포인터 레지스터의 동작을 설명하기 위한 파형도.
도9는 본발명의 전형적인 실시예에 따른 데이터 구동기의 회로도.
도10은 도9의 비교기에 대한 트랜지스터 레벨의 개략도.
도11은 선택 스캐너 회로의 동작을 설명하기 위한 파형도.
도12a및 도12b는 도11에 도시된 타이밍 파형을 발생시키기 위한 전형적인 회로의 논리도.
도13은 도12의 D플립플롭에 대한 회로도.
도14a-도14e는 도9의 데이터 구동기에 대한 타이밍 신호를 발생시키는 회로를 나타내는 논리도.
도15는 도1의 선택 스캐너 회로에 대한 트랜지스터 레벨의 개략도.
본 발명은 데이터 채널로부터 상부 및 하부 데이터 라인에 데이터 신호를 공급하는 수단을 포함하는 디스플레이 구동기에 관한 것이다. 또한, 디스플레이 장치는 제 1및 제2시간 주기동안 제1샘플링 데이터 신호 및 제2샘플링 데이터 신호를 발생 및 기억하기 위해 상부 데이터 라인 및 하부 데이터라인으로부터의 데이터 신호를 선택적으로 샘플링하는 샘플링 수단을 포함한다. 제1샘플 신호 및 제2샘플신호는 각각의 제1샘플 데이터 및 제2샘플 데이터에 대응하는 전달 구동펄스는 발생시키기 위해 제2시간 주기 및 제1시간 주기동안 데이터 구동기 회로에 의해 각각 검색된다. 각각의 전달 펄스는 화소 어레이에 공급된다.
본 발명은 첨부된 도면을 참조로하여 이하의 실시예에 의해 더 상세히 설명될 것이다.
도1은 데이터 구동기 회로(3)에 차례로 접속된 샘플/홀드 회로(2)에 접속된 디멀티플렉서 회로(1)를 포함하는 LCD에 대한 블록도이다. 타이밍 회로(5)는 각각의 디멀티플렉서(1), 샘플/홀드회로(2) 및 선택 스캐너회로(6)에 접속된다. 또한, 타이밍 회로(5)는 스캐너 회로(6)를 선택하도록 결합된다. 데이터 구동기(3)및 스캐너 회로(6)는 둘다 화소 어레이(4)에 접속된다.
동작중에, 디멀티플렉서(1)에는 화소 어레이(4)의 M열에 대응하는 데이터 라인을 통해 샘플/홀드 회로(2)에 제공되는 M데이터 신호를 발생시키기 위해 디멀티플렉싱되는 P데이터 채널을 통해 오디오 또는 디지털 비디오 신호와 같은 데이터 신호가 제공된다. P데이터 채널에 의해 제공되는 신호는 0내지 5볼트의 범위내에 있다. 샘플/홀드 회로(2)및 데이터 구동기 회로(3)는 화소 어레이(4)의 M열에 적절한 신호를 제공하기 위해 데이터의 조건을 설정하다.
샘플/홀드 회로(2)는 M병렬 데이터 신호를 발생하기 위해 디멀티플렉싱된 데이터 신호의 M채널을 샘플링한다. 회로(3)는 샘플링된 신호를 수신하며 화소 어레이의 M열에 제공되는 샘플링된 각각의 신호에 대한 대응하는 구동 펄스신호를 발생시킨다.
구동 펄스 신호는 화소 어레이(4)의 열에 동시에 공급된다. 화소 어레이(4)에 대한 열 액세스는 스캐너회로(6)에 의해 제어된다. M병렬 구동펄스가 화소 어레이(4)에 공급될때, 선택 스캐너 회로(6)는 M병렬 펄스를 수신하기 위해 화소 어레이의 N행중 하나를 선택한다.
타이밍 회로(5)는 디멀티플렉싱, 샘플링, 데이터구동 및 화소 어레이에 대한 열선택을 조정하기 위해 디멀티플렉서(1), 샘플/홀드회로(2), 데이터 구동기(3)및 선택 스캐너 회로(6)에 타이밍 제어 신호를 공급한다.
이하에서 기술되는 도2-13은 도1의 LCD를 더 상세히 기술한다.
도2는 트랜지스터 레벨에서 함께 합병된 디멀티플렉서(1) 및 샘플/홀드회로(2)로서 사용하는 전형적인 회로를 도시한다. 합병된 디멀티플렉서 및 샘플/홀드 회로는 두세트의 커패시터를 사용하여 데이터 채널로부터 데이터를 선택적으로 샘플링한다. 따라서, 한 세트의 커패시터는 제1시간 주기동안 샘플링하며, 다른 세트의 커패시터는 제2시간 주기동안 샘플링한다. 커패시터의 세트를 인터리빙하는 시간의 결과로서, 한세트가 동일한 데이터 채널로부터 데이터 구동기 회로에 이전에 샘플링하는 다른 세트의 커패시터를 가지는 것이 가능하다. 이 핑퐁 동작(Ping-pong operation)은 신호를 둘다 샘플링하고 화소 어레이의 행라인을구동하기 위해 최대 시간을 허용한다.
아날로그 신호는 P데이터 채널로부터 데이터 입력채널 D1내지 DP에 공급된다. 입력데이터 채널 D3내지 DPM과 그들에 대응하는 회로는 설명을 단순 명료하게 하기위해 도2로부터 생략된다. 더우기, 도2의 회로는 화소 어레이의 M열에 대응하는 P데이터 채널을 디멀티플렉싱하기 위해 복사된다. 예를들어, 만일 화소 어레이(4)가 1280열을 가진다면, 도2의 디멀티플렉싱 및 샘플링회로에 대해 1280/P가 존재한다.
합병된 디멀티플렉서(1)및 샘플/홀드 회로(2)는 각각의 데이터 채널(D1 내지 DP)에 접속된 소오스 전극을 가진 한쌍의 PMOS트랜지스터(201, 202)를 포함한다. 각 그룹의 PMOS트랜지스터(201, 202, 203, 204)는 채널 디멀티플렉서를 형성한다.
P 데이터 채널(D1내지 DP)중 각 채널에 대응하여 P쌍의 PMOS트랜지스터(201, 202)가 존재한다. 각 트랜지스터(201, 202)의 드레인 전극은 대응하는 PMOS 트랜지스터(201,204)에 접속된다. 트랜지스터(203, 204)는 램프 신호라인 (RAMP)에 차례로 접속된다. RAMP 신호는 -5볼트 내지 5.5볼트 사이에서 변화하며, 샘플링 신호가 데이터 구동기 회로에 공급될때 데이터 채널로부터 샘플링된 신호를 램핑하기 위해 사용된다. 트랜지스터(201, 202)의 게이트에는 타이밍 신호(SU, SL)가 각각 공급된다. 트랜지스터 (203, 204)에는 각각의 타이밍 신호(SL, SU)가 공급된다.
트랜지스터(201, 203)에는 커패시터(205)및 트랜지스터(207, 208)를 포함하는 상부라인 샘플링 회로가 접속되어 있다. 트랜지스터(202, 204)사이에는 하부 라인 샘플회로가 접속되어 있다. 커패시터(205)는 +VDD에 접속되고 샘플링신호(VCIN)를 통해 데이터 구동회로(3)에 접속된 드레인 전극을 가진 PMOS 트랜지스터(207, 208)의 소오스 전극에 접속된다.
커패시터(206)및 트랜지스터(209, 210)는 하부라인 샘플링 회로를 형성한다. 커패시터(206)는 +VDD에 그리고 샘플출력(VCIN)을 통해 데이터 구동기회로(3)에 각각 접속된 드레인 전극을 가진 PMOS 트랜지스터(209, 210)의 소오스 전극에 접속된다.
동작중에, P입력 D1 내지 DP는 트랜지스터(201, 202)에 의해 상부 DIU 및 DPN및 하부 DIL내지 DPL데이터 경로로 분할된다. 이것은 도4a및 도4b에 도시된 바와같은 다른 방식으로, 트랜지스터(201, 202)에 타이밍 신호(SU, SL)를 각각 공급함으로써 달성된다. 결과적으로, 트랜지스터(201, 202)는 선택적으로 활성화된다. 더욱이, 상부 데이터라인 DIU내지 DPU및 하부 데이터 라인 DIL내지 DPL에는 트랜지스터(203, 204)가 각각의 타이밍 신호(SL, SU)에 의해 선택적으로 활성화될때, 도4a에 도시된 램프(RAMP)가 선택적으로 공급된다.
예를들어, 도4a-4b에 도시된 시간 T1에서, 트랜지스터(202)는 타이밍 신호(SL)에서 활성화되었다. 따라서, 채널 (D1)로부터의 신호는 하부 데이터라인(DIL)에 공급된다. 동일한 시간에, 램프 신호(RAMP)는 타이밍 신호(DL)에 대해 활성화된 트랜지스터 (203)을 통해 상부 신호라인(DIU)에 공급된다. 또한, 시간T1에서, PMOS 트랜지스터(208)는 커패시터(205)가 샘플 출력단자(VCIN)를 통해 상부 신호라인 (DIU)으로부터 데이터 구동기 회로(3)에 이전에 샘플링된 데이터를 공급하도록, 타이밍 신호(SR)에 의해 활성화된다. 이 샘플링된 데이터는 샘플링된 신호가 데이터 구동기 회로에 공급될때 그것에 더해지는 RAMP신호를 가진다.
합병된 디멀티플렉서(1)및 샘플/홀드 회로(2)의 계속적인 동작이 시간T2에 도시된다. 시간T2에서, 타이밍 신호(SU)는 PMOS 트랜지스터(201)의 게이트 전극에 음전압을 공급하여, PMOS트랜지스터(201)를 활성화시킨다. 또한, 시간T2에서, 타이밍신호(SL)는 PMOS트랜지스터(202)의 게이트에 양의 전압을 공급한다.
커패시터(205)는 제1데이터 채널(D1)로부터의 신호에 대응하는 상부 데이터라인(DIU)상의 신호를 샘플링한다. 타이밍 신호(SIP)에 의해 PMOS 트랜지스터(207)를 활성화시킴으로써 커패시터(205)가 +VDD)에 접속될때, 커패시터(205)는 상부 데이터 라인(DIU)을 샘플링한다. 시간T2에서, 커패시터(205)는 PMOS트랜지스터(208)의 게이트 전극에 양의전극(SR)을 공급함으로써 데이터 구동기 회로로부터 분리된다.
신호펄스(STP)가 커패시터(206)를 +VDD에 접속하는 PMOS트랜지스터(209)를 활성화 시킬때, 커패시터(206)는 하부 데이터 라인 (DIL)을 샘플링한다. 커패시터(206)로부터 샘플링된 데이터는 타이밍 신호(SR)를 사용하여 PMOS트랜지스터(210)를 활성화 시킴으로써 샘플 출력단자(VCIN)를 통해 데이터 구동기 회로에 공급된다.
데이터 채널D2내지 DP를 디멀티플렉싱 및 샘플링하는 나머지 채널 디멀티플렉서와 상부 및 하부 샘플링 라인 회로는 제1데이터 채널(D1)에 대한 디멀티플렉서(1)와 상부 및 하부 샘플링 라인회로(2)와 동일한 방식으로 동작한다.하부 샘플링 회로는 상부 샘플링 회로가 각각의 상부 데이터 라인(DU)의 상부 샘플링하는 시간에 각각의 하부 데이터 라인(DL)으로부터 데이터 구동기 회로에 샘플링된 데이터를 제공한다. 동일한 방식으로, 상부 샘플링 회로는 하부 샘플링 회로가 각각의 하부 데이터라인(DL)의 신호를 샘플링하는 시간에 각각의 상부 데이터라인(DU)로부터 데이터 구동기 회로에 샘플링된 데이터를 제공한다.
타이밍신호 U/(L)(여기서,"()"는 역신호를 나타냄)는 0볼트 내지 5볼트 사이에서 변화한다. 0볼트 내지 5볼트 사이에서 타이밍 신호 U/(L)의 각 변화는 화소 어레이에서 채널로부터 새로운 행으로 샘플링된 데이터를 기록하는 새로운 주기에 대응한다. 예를들어, 데이터는 비디오 신호의 짝수 및 홀수 행으로서 교번하는 화소 어레이에 선택적으로 기록될수 있다.
따라서, 제1및 제2 교번시간 주기에서, 한 커패시터는 제1시간 주기동안 샘플링하며, 다른 커패시터는 제2시간 주기동안 샘플링한다. 전술한 커패시터(205, 206)를 인터리빙하는 시간 결과에 따라, 한 커패시터가 동일한 데이터 채널로부터 데이터 구동기 회로(3)로 이전에 샘플링된 신호를 제공하는 동안 데이터 채널로부터의 신호를 샘플링하는 다른 커패시터를 가지는것은 가능하다. 이것은 신호를 둘다 샘플링하고 화소 어레이(4)의 열라인을 구동하는 최대시간을 허용한다.
도3은 도4a-도4b에 도시된 몇몇의 타이밍 신호를 발생하는 논리도이다. 도3에 도시된 논리는 타이밍 회로(5)에 포함된다.
U/(L)타이밍 신호는 0볼트내지 +5볼트사이에서 변화하는 인버터(703e)및 NAND게이트(702b 내지 702f)에 차례로 접속되는 레벨 시프터(706a)에 접속된다.레벨 시프터는 레벨 시프터에 공급되는 신호의 전압 레벨을 시프트한다. 인버터(703e)의 출력은 NAND게이트(702a)에 공급된다. NAND 게이트 (702a, 702b)는 과도를 지연시키기 위해 인버터를 가진 크로스 접속 래치를 형성한다. NAND게이트(702c, 702d)에는 레벨시프터(706b)를 통해 타이밍 신호(OMP)가 입력된다. 타이밍 신호 (COM)는 0볼트 내지 5볼트사이에서 변화한다. NAND게이트(702e, 702f)에는 레벨 시프터(702c)를 통해 타이밍 신호(DDIN)가 각각 공급된다. 타이밍신호(DDIN)는 0볼트 내지 5볼트 사이에서 변화한다.
NAND게이트(702a, 702b)의 각 출력은 각각의 인버터(704a, 704b)에 차례로 접속된 각각의 인버터(703a, 703b)에 공급된다. 각각의 NAND게이트(702c, 702d)는 타이밍 신호(SR', SR)를 각각 발생시키기 위해 인버터(704c, 704d)에 차례로 접속되는 각각의 레벨 시프터(705a, 706b)에 출력을 공급한다. NAND게이트(702e, 702f)는 타이밍신호(PDATA, PDATA')를 발생시키기 위해 각각의 인버터(703h, 703i)에 차례로 접속된 각각의 레벨 시프터(705c, 705d)에 출력을 각각 공급한다.
동작중에, 타이밍 신호(SL, SU, SR, SR', PDATA, PDATA')는 도4a 및 도4b의 파형도에 도시된 타이밍 신호(U/(L), COMP, DDIN)에 응답하여 발생된다.
도5a, 도5b, 도5c, 도5d 및 도5e는 인버터(703), 인버터(704), NAND게이트(702), 레벨 시프터(706, 705)에 대한 트랜지스터 레벨의 개략도이다. 도5a, 도5b, 도5c, 도5d 및 도5e에 도시된 트랜지스터 레벨 회로도가 그 도면에 도시된 인버터(703), 인버터(704), NAND게이트(702), 및 레벨 시프터(706, 705)에 의해 만들어질 수 있다는 것은 당업자에게 공지된 사실이다. 전압원(±VDD)은 ±5V이며, 전압원 (±VCC)은 ±15V이다.
도 6에 도시된 포인터 레지스터는 타이밍 신호(S1P, S2P, S3P, ...SnP 및 S1'P, S2'P, S3'P...Sn'P)를 발생시키기 위해 제공되며, 여기서, n은 자연수이다. 이들 타이밍 신호는 상부 및 하부 라인 샘플링 회로가 P 데이터 채널을 샘플링할 때를 결정하기 위해 사용된다. 전술한 것처럼, 상부 및 하부 라인 샘플링 회로는 P 데이터 채널에 대응하는 P의 그룹으로 배열된다. P라인 샘플링 회로의 그룹을 순차적으로 활성화시킴으로서, 데이터 채널에 의해 제공된 멀티플렉싱된 데이터 신호를 디멀티플렉싱 및 샘플링하는 것이 가능하다.
신호(S1P, S1'P)는 각각의 데이터 채널D1 내지 DP에 차례로 접속되는 상부 및 하부 샘플 라인회로의 P쌍의 각각의 제 1그룹에 공급된다. 신호(S2P, S2'P)는 각각의 데이터 채널D1 내지 DP에 차례로 공급된 P쌍의 상부 및 하부 샘플라인 회로의 각각의 제 2그룹에 공급된다. 이 과정은 화소 어레이(4)가 1280열을 가지는 경우 1280/P 및 1280/P까지 각 그룹의 타이밍 신호를 위해 반복된다. 결과적으로, 화소 어레이의 다른 열에 대응하는 데이터 라인으로부터 신호를 샘플링하는 것이 가능하다.
도 8의 파형도는 타이밍 신호(S1P, S2P, S3P, S4P)에 대한 타이밍을 기술한다. 각각의 타이밍 신호는 앞선 타이밍 신호가 로우로 스위칭된후 102나노초에서 로우로 스위칭된다(102ns는 8채널 및 60Hz동작을 포함한다). 예를들어, 도 8의 T0에서, S1P는 상부 데이터 라인D1U 내지 DPU를 샘플링하기 우해 PMOS 트랜지스터(207)가 활성화되도록 로우로 스위칭된다. 다음 타이밍 신호(S2P)는 도8에 도시된 시간T1에서 상부 데이터 라인D1U 내지 DPU를 샘플링하기 위해 PMOS 트랜지스터(207)의 다음 그룹에 102ns에 공급된다.
포인터 레지스터는 타이밍 회로(610)의 그룹을 포함하며, 각각의 타이밍 회로는 N 타이밍 회로(620, 630)를 각각 포함하며, 여기서 N은 자연수이다. 만일 화소 어레이(1280)가 1280열라인을 가진다면, N은 1280/P이다. 각각의 그룹(610, 611)에서 타이밍 회로(620, 630)는 직렬로 접속된다. 예를들어, 타이밍 회로(620a)는 620a에 차례로 접속되는 620b에 접속된다. 더욱이, 그룹(610)에서 각각의 타이밍 회로(620)는 그룹(611)의 대응 타이밍 회로(630)에 접속된다. 예를들어, 타이밍 회로(610)의 타이밍 회로(620a)는 두 개의 신호 라인을 통해 타이밍 회로(611)의 타이밍 회로(630a)에 접속된다.
타이밍 회로(610, 611)의 각 그룹사이에 접속된 각각의 신호 라인은 타이밍 신호(S1P, S2P,...)가 이전 타이밍 회로로부터 공급된 출력신호에 응답하여 정확한 시간에 발생되도록 기준 타이밍 신호를 제공하기 위해 4개의 위상클럭(도시안됨)으로부터 각각의 타이밍 신호(C1, C2, C3, C4)에 접속된다. 4개의 위상 클럭으로부터의 타이밍 신호(C1, C3, C2, C4)는 메이크전 브레이크(break-before-make)이며, C1, C2, C3 및 C4는 -5볼트 및 +15볼트사이에서 교번한다.
타이밍 회로(620a, 630a)사이의 각각의 신호라인은 각각의 타이밍 신호라인(C1) 또는 (C2)에 접속된다. 타이밍 회로(620b, 630b)사이의 각각의 신호라인은 각각의 타이밍 신호라인(C1) 또는 (C2)에 접속된다. 타이밍 회로(620c, 630c)사이의 각각의 신호라인은 각각의 타이밍 신호라인(C2) 또는 (C3)에 접속된다. 최종적으로, 다음 타이밍 회로(도시안됨)사이의 각각의 신호라인은 각각의 타이밍 신호 라인(C3) 또는 (C4)에 접속된다. C1 및 C4 다음, C1 및 C2 다음, C2 및 C3 다음, C3 및 C4 다음으로의 진행은 기준 타이밍 신호를 나머지 타이밍 회로에 제공하기 위해 4개의 타이밍 회로마다 반복된다.
각 그룹의 제 1타이밍 회로(620a, 630a)는 타이밍 입력신호(PDATA, PDATA')를 각각 수신한다. 4개의 위상클럭 및 PDATA 및 PDATA' 타이밍 신호에 응답하여, 포인터 레지스터는 일련의 출력 타이밍 펄스(S1P, S2P', S2P, S2P', ...)를 발생시킨다. 이들 타이밍 출력은 각 타이밍 회로의 출력단자(Z)로부터 공급된다.
도 8의 타이밍 도는 DIN이 PDATA 또는 PDATA'중 하나인 포인터 레지스터의 동작을 나타낸다. 도 8에 도시된 대시선은 나중 포인트에서 입력신호(DIN)의 변화에 응답하여 제시간에 발생된 일련의 새로운 신호라인 출력S1P 내지 S4P의 발생을 나타낸다.
도 7은 대시 박스로 식별되는 개별 타이밍 회로(620, 630)의 구조를 도시한다. 타미잉 회로(620, 630)는 동일한 구조를 가져서, 타이밍 회로의 구조는 4개의 제 1타이밍 회로(620a, 620b, 620c, 620d)를 참조로하여 설명될 것이다.
타이밍 회로(620a)는 PMOS 트랜지스터(710a)의 드레인에 공급되는 입력 타이밍 신호(PDATA)를 수신한다. PMOS 트랜지스터(710a)은 PMOS 트랜지스터(710c)의 게이트에 공급되는 타이밍 신호(C4)를 그것의 게이트에서 수신한다.
PMOS 트랜지스터(710a)의 소오스는 PMOS 트랜지스터(710a)의 게이트에 접속된다. PMOS 트랜지스터(710c)의 드레인은 타이밍 신호(C1)에 접속되며, 그것의 소오스는 출력 신호라인(S1P)에 접속되는 PMOS 트랜지스터(710c)의 드레인에 접속된다. PMOS 트랜지스터(720c)의 소오스는 VCC에 접속된다.
트랜지스터(710c)는 직렬인 장치에 비해 좁은 채널을 가진다. 결과적으로, 소정의 게이트 대 소오스 전압에 대해, 트랜지스터(710c)는 작은 전류로 도통된다. 따라서, 만일 트랜지스터(710c, 710b)가 둘다 활성화된다면, PMOS 트랜지스터(710b)는 트랜지스터에 공통인 노드를 조절한다. 따라서, -5볼트 전압 타이밍 신호(C1)가 트랜지스터(710b)의 드레인에 공급되기 때문에 트랜지스터(710b)가 감소(pulling down)하면, 노드에서는 트랜지스터(710b)에 의해 전압이 감소한다. 결과적으로, 타이밍 신호(S1P)는 음전압으로 스위칭한다.
나머지 타이밍 회로의 구조는 트랜지스터(710a, 710c)의 게이트와 PMOS 트랜지스터(710b)의 드레인에 공급된 타이밍 신호(C)가 다른 타이밍 신호(C)에 접속되고 트랜지스터(710a)의 드레인이 이전 타이밍 회로의 출력 신호라인(Z)에 접속되는 것을 제외하고, 동일하다.
예를들어, 타이밍 회로(620b)는 타이밍 신호라인(C1)에 접속된 트랜지스터(710a, 710c)의 게이트와 타이밍 신호라인(C2)에 접속된 트랜지스터(710b)의 드레인을 가진다. 더욱이, 트랜지스터(710a)의 드레인은 타이밍 회로(620a)에 의해 제공된 출력 타이밍 신호라인(S1P)에 접속된다.
다음 타이밍 회로(620c)는 타이밍 신호라인(C2)에 접속된 트랜지스터(710a, 710c)의 게이트와 타이밍 신호라인(C3)에 접속된 트랜지스터(710b)의 드레인을 가진다. 더욱이, 트랜지스터(710a)의 드레인은 타이밍 회로(620b)에 의해 공급된 출력 타이밍 신호라인(S2P)에 접속된다.
다음 타이밍 회로(620c)는 타이밍 신호라인(C3)에 접속된 트랜지스터(710a, 710c)의 게이트와 타이밍 신호라인(C4)에 접속된 트랜지스터(710b)의 드레인을 가진다. 더욱이, 트랜지스터(710a)의 드레인은 타이밍 회로(620c)에 의해 공급된 출력 타이밍 신호라인(S3P)에 접속된다.
타이밍 회로(620a, 620b, 620c, 620d)에 대한 구조는 PDATA 및 PDATA'가 그룹(610, 611)에서 타이밍 회로(620a)에만 공급되는 것을 제외하고 4개의 타이밍회로마다 반복된다. 나머지 타이밍 회로는 앞의 타이밍 회로로부터 트랜지스터(710a)의 드레인에 출력신호(SP)를 공급한다.
샘플/홀드 회로(2)로부터의 출력신호는 데이터 구동기회로(3)에 공급된다. 화소 어레이의 각 열은 구동 펄스를 공급하기 위해 도 9에 도시된 대응하는 데이구동기를 가진다. 데이터 구동기는 출력 트랜지스터에 의해 발생되는 에러가 비선형보다 오히려 오프셋으로 나타나도록 구성된다.
MOS 기술에서 실행되는 종래 데이터 구동기 회로의 한 문제점은 램프 전압신호가 트랜지스터의 소오스에 공급되는 장치와 같은 장치의 동작에서 발생하는 것처럼 열 트랜지스터의 임피던스가 소오스 대 게이트 전압으로서 변화한다는 것이다.
본 발명의 전형적인 일 실시예는 임피던스 변화를 제거하여, 열 트랜지스터의 게이트가 초기에 대략 -VCC로 세팅된후 부동함으로서 신호의 비선형성을 제거한다. 결과적으로, 비선형성은 램프신호가 열 트랜지스터의 소오스 전극에 공급될때VGS가 일정하게 유지되기 때문에 제거된다.
데이터 구동기는 데이터 램프에 접속된 소오스 및 화소 어레이(4)의 열에 접속된 데이터 구동기의 출력신호 데이터라인에 접속된 드레인를 가진 출력 트랜지스터(901f)를 포함한다. 트랜지스터(901f)의 게이트가 전압레벨 -VCC로 설정된후, 게이트에 고임피던스를 형성함으로서 그 게이트는 부동한다. 그때, 램프신호는 트랜지스터의 소오스에 공급된다. 데이터 라인의 신호 레벨은 열 트랜지스터가 활성화되는 동안 램프신호를 따른다. 데이터 라인의 신호 레벨은 열 트랜지스터의 비활성화에 의해 결정된다. 열 트랜지스터는 샘플링된 신호에 의해 결정된 한 포인트에서 비활성화된다.
게이트를 부동함으로서, 출력 트랜지스터에 의해 발생된 에러는 비선형성으로서 나타나는 것이 방지된다. 발생된 에러는 용이하게 검출될 수 있는 오프셋 에러로서 나타날 것이다.
도 9의 데이터 구동기는 양의 입력단자에서 VCIN에 접속되고 음의 입력단자에서 커패이터(911)를 통해 +VDD에 접속되는 비교기(910)를 포함한다. 양 및 음의 입력포트는 PMOS 트랜지스터(901a, 901b)의 소오스에 또한 접속된다. 트랜지스터(901a)의 드레인은 +VDD에 접속되며, 트랜지스터(901b)의 드레인은 비교기(910a)의 출력단자(COMP1)에 접속된다. 트랜지스터(901a, 901b)의 게이트는 타이밍 신호((Z2)) 및 ((Z3))에 각각 접속되는데, 여기서 "()"는 역신호를 나타낸다.
비교기(910a)는 제 2비교기(910b)의 음의 입력단자에 비교기 신호(COMP1)를공급한다. 비교기(910b)의 출력단자는 트랜지스터(901d)의 게이트에 비교기 신호(COMP2)를 공급한다. 트랜지스터(901d)의 소오스는 트랜지스터(901c)의 드레인에 접속된다. 트랜지스터(901c)의 게이트에는 타이밍 신호(R)가 공급되며, 그것의 소오스는 +VDD에 접속된다. 트랜지스터(901d)의 드레인은 트랜지스터(901e)의 소오스와 트랜지스터(901f)의 게이트에 접속된다. 트랜지스터(901e)의 게이트는 -VDD에 접속된다. 트랜지스터(901g)의 드레인은 RP에 접속되며, 그것의 게이트는 트랜지스터(901h)의 소오스에 접속된다. 트랜지스터(901h)의 소오스는 (R)에 접속되며, 그것의 게이트는 -VCC에 접속된다. 열 트랜지스터(901f)의 소오스는 램프신호(DATARAMPX)에 접속되며, 그것의 드레인은 화소 어레이(4)의 대응하는 열을 구동시키기 위해 열 데이터 라인(DATALINE)에 접속된다. 램프신호(DATARAMPX)는 -1볼트 및 -1볼트 + 또는 -6볼트사이에서 변화한다.
데이터 구동기의 동작은 초기화 주기 및 동작주기를 포함하는 두 개의 시간주기로 나누어질 수있다. 초기화 주기동안 데이터 구동기 회로는 초기화되며, 동작주기동안 데이터 구동기는 화소 어레이에 신호를 공급한다.
초기화 주기동안, 도 4a 및 도 4b에 도시된 시간T3에서, 트랜지스터(901c)는 타이밍 신호(R)이 +VDD이기 때문에 턴오프된다. 결과적으로, 비교기(901b)에 의해 공급된 비교기 신호(COMP2)는 데이터 구동기에 의해 공급된 신호출력(DATALINE)에 영향을 미치지 않는다.
더욱이, 시간T3에서, ()가 역 타이밍 신호(R)를 나타내는 타이밍 신호((R))는 -VDD이다. -VDD는 -15볼트이다. 결과적으로, PMOS 트랜지스터(901g)의 게이트는 -VCC의 임계값내에 있게된다. 트랜지스터(901g)의 게이트가 -VCC쪽으로 이동함에 따라, PMOS 트랜지스터(901h)는 트랜지스터(901g)의 게이트를 부동함으로서 턴오프된다.
그다음에, RP가 -VCC일 때, 트랜지스터(901g)의 게이트가 -VCC이하로 되게 하는 트랜지스터(901h)의 소오스에서의 전위는 낮아진다. 결과적으로, 트랜지스터(901g)의 소오스에서의 전위는 -VCC가 된다. -VCC는 트랜지스(901f)상에 최대 게이트 대 소오스 전압을 만드는 트랜지스터(901f)의 게이트에 공급된다.
동작주기동안, 도 4a 및 도 4b에 도시된 시간T4에서, 타이밍 신호(R)는 +VDD이다. 따라서, 열 트랜지스터(901f)의 게이트를 부동하게 하는 트랜지스터(901g)를 차례로 턴오프하는 트랜지스터(901h)가 활성화된다. 동시에, 타이밍 신호(R)는 열 트랜지스터가 비교기(901b)에 응답하게 하는 트랜지스터(901c)를 활성화하는 -VCC이다.
열 트랜지스터(901f)의 게이트가 -VCC의 전위에서 부동하는 시간동안, 비교기(901b)에 의해 공급된 비교된 신호(COMP2)는 트랜지스터(901d)를 턴오프한다. 트랜지스터(901e)는 트랜지스터(901d)의 드레인 대 소오스 전압을 제한하기 위해 사용된다. 결과적으로, 트랜지스터(901d)로부터 부동 노드로의 누설전류는 트랜지스터(901f)의 최대 게이트 대 소오스 전압이 유지될 수 있도록 감소된다.
비교기(901a, 901b)는 비교된 신호(COMP2)가 트랜지스터(901d)를 턴오프하도록 초기에 세팅되어, 열 트랜지스터의 게이트는 대략 -VCC에서 부동한다. 램프신호(DATARAMPX)가 트랜지스터(901f)의 소오스에 공급될 때, 게이트 대 소오스 전압은 DATARAMP 신호가 전압레벨로 증가 또는 감소하도록 일정하게 유지한다.
비교기가 샘플링된 신호(VCIN)에 응답할 때, 비교된 신호(COMP2)는 트랜지스터(901d)를 활성화한다. 결과적으로, 양의 전압은 열 트랜지스터가 램프신호(DATARAMPX)로부터 화소 어레이의 열라인을 분리하기 위해 턴오프되도록 열 트랜지스터(901f)의 게이트에 공급된다.
비록 도 9가 두 개의 트랜지스터를 포함할지라도, 도 9에 도시된 데이터 구동기는 하나의 비교기에 의해 실행될 수있다.
비교기(910)의 개략적인 결합된 트랜지스터 레벨은 도 10에 도시되어 있다. PMOS 트랜지스터(1010b, 1010c)는 차동 쌍을 형성한다. PMOS 트랜지스터(1010b)의 게이트는 PMOS 트랜지스터(1010a)를 통해 VCIN 및 +VDD에 접속된다. 트랜지스터(1010a)의 게이트는 타이밍 신호(Z2)에 접속된다. 트랜지스터(1010b)는 또한 +VDD에 접속된 드레인을 가진다. 트랜지스터(1010d)는 차동쌍의 공통 소오스 전극에 접속된다. 트랜지스터(1010c)는 PMOS 트랜지스터(1010f)의 드레인에 접속된 드레인, PMOS 트랜지스터(1010g)의 게이트 및 전류 로드(1040a)의 q단자를 가진다. 트랜지스터(1010c)의 게이트는 트랜지스터(1010e) 및 커패시터(1020)를 통해 +VDD에 접속되며, 트랜지스터(1010f)의 소오스에 접속된다. 트랜지스터의 게이트(1010a, 1010f)는 타이밍 신호(Z1) 및 (Z3)에 각각 접속된다.
트랜지스터(1010g, 1010r)는 제 2차동쌍을 형성한다. 제 2차동쌍의 공통 소오스 전극은 PMOS 트랜지스터(1010q)에 접속된다. PMOS 트랜지스터(1010r)의 게이트 및 드레인은 +VDD에 접속된다. 트랜지스터(1010g)는 비교기(901b)에 의해 공급된 출력신호(COMP2)와 전류로드(1040b)의 q단자에 접속된 드레인을 가진다.
트랜지스터(1010h, 1010i)는 전류로드(1040)를 형성한다. 트랜지스터(1010h)의 소오스는 q단자이며, 트랜지스터(1010i)의 게이트는 전류싱크(1040)의 r단자이다. 트랜지스터(1010h)의 게이트는 PMOS 트랜지스터(1010i)를 통해 -VDD에 접속되며, 트랜지스터의 드레인은 -VDD에 접속된다.
전류로드(1040a)의 q단자는 트랜지스터(1010g)의 트랜지스터의 게이트와 장치(1010c, 1010f)에 접속된다. 전류로드(1040a)의 r단자는 ((Z1))에 접속된다. 전류로드(1040b)의 q단자는 트랜지스터(1010g)의 드레인과 비교기의 비교기 신호(COMP2)에 접속된다. 전류(1040)의 r단자는 타이밍 신호(Z4)에 접속된다.
PMOS 트랜지스터(1010j, 1010k)는 전류싱크(1030)를 형성한다. PMOS 트랜지스터(1040k)의 소오스는 PMOS 트랜지스터(1010l)의 드레인 및 소오스에 접속되며, 트랜지스터(1010i)의 게이트는 -VDD에 접속된 N단자이다.
PMOS 트랜지스터(1010d, 1010q)는 PMOS 트랜지스터(1010l)를 통해 흐르는 전류를 각각 반영하는 제 1 및 제 2차동쌍에 대한 전류 소오스이다. 이 전류는 전류싱크(1030)에 의해 결정된다. 트랜지스터(1010l, 1010d,1010q)의 소오스는 +VCC에 접속된다. 트랜지스터(1010l, 1010d,1010q)의 게이트는 서로에 그리고 트랜지스터(1010l)의 드레인에 접속된다.
동작중에, 전류싱크(1030)에 대해, 타이밍 신호(Z1)가 -VCC일 때, PMOS 트랜지스터(1010k)는 활성화되어, -VDD는 PMOS 트랜지스터(1010j)의 게이트에 공급된다. 따라서, 전류(i1)는 트랜지스터(1010j)를 통해 흐른다. 전류(i1)는 +VCC 및 -VCC와 PMOS 트랜지스터의 임피던스 레벨사이의 차이에 의해 결정된다. 타이밍 신호(Z1)가 +VDD가 될 때, PMOS 트랜지스터(1010i)는 비활성화되어, PMOS 트랜지스터(1010h)의 게이트는 부동한다. 결과적으로, 전류(i1)는 트랜지스터(1010j)의 게이트 대 소오스 전압이 일정하게 유지되기 때문에 일정하게 유지된다.
게이트 전압은 게이트 및 소오스사이에 존재하는 커패시턴스 때문에 소오스 전압을 따른다. 결과적으로, 전류싱크(1030)는 제 1크기이상 변화하지 않는 일정전류를 가진다. 게이트는 게이트 대 소오스 커패시턴스가 게이트 및 임의의 다른 전극사이의 와류 커패시턴스보다 크다.
PMOS 트랜지스터(1010j)를 통해 흐르는 전류는 PMOS 트랜지스터(1010l)를 통해 흐른다. 이 전류는 두 개의 차동 스테이지에 대한 전류 소오스(1010d, 1010g)로 반영된다. 이것은 PMOS 트랜지스터(1010l, 1010d, 1010q)에 대한 게이트 대 소오스 전압이 동일하기 때문에 발생한다. 타이밍 신호((Z1)가 +VDD일 때, 타이밍 신호((Z2))는 차동 스테이지에 대한 입력이 +VDD에 둘다 접속되도록 -VDD이다. 제 1차동쌍은 전류 소오스(1010d)로부터 흐르는 전류를 취하며, 전류(i2)이 절반이 트랜지스터(1010b)를 통해 흐르고 전류(i3)의 다른 절반이 트랜지스터(1010c)를 통해 흐르도록 상기 전류를 절반으로 나눈다.
전류(i3)는 전류로드(1030)를 통해 흐른다. 타이밍 신호(Z1)가 +VDD일 때, 트랜지스터(1010h)의 게이트는 부동한다. 결과적으로, 일정 전류(i3)는 전류로드(1040a)에 의해 유인된다.
제 2차동쌍은 전류 소오스(1010q)로부터 흐르는 전류를 취하며, 전류(i5)의 절반이 PMOS 트랜지스터(1010g)를 통해 흐르고 전류(i6)의 절반이 PMOS 트랜지스터(1010r)를 통해 흐르도록 상기 전류를 절반으로 나눈다. 타이밍 신호((Z4))가 -VCC일 때, 전류 로드(1040b)는 전류(i5)를 유인하도록 세팅된다. 그러나, 전류가 대략 최기화되도록, 타임 신호((Z4))는 우선 -VDD로 만들어져서, PMOS 트랜지스터(1010c)의 게이트 및 드레인을 함께 구속한다. 결과적으로, 제 1차동쌍은 그것의 출력이 대략 +VDD인 점을 탐색한다. 따라서, +VDD는 제 2차동쌍의 게이트에 공급된다.
전류 소오스(1010q)에 의해 공급된 전류는 차동쌍의 양측아래로 흐르도록 동일하게 분할된다. 따라서, 전류로드(1040b)는 전류(i5)로 초기화될 수있다. 타이밍 신호((Z4))가 +VDD일 때, 전류 로드 트랜지스터를 통해 흐르는 전류는 전류로드(1040a)와 동일한 방식으로 일정한 레벨로 세팅된다.
상기 전류 소오스 및 전류 로드는 대략 1280/60 마이크로 초의 주기에서 발생하는 초기화 과정을 세팅한다. 화소 어레이에 화소 데이터의 한 행을 공급하는 시간은 대략 16마이크로 초이다. 초기화 과정은 제 1 1280/60 마이크로초에서 발생한다.
비교기의 초기화가 완료될 때, 타이밍 신호(Z2, 23, Z4)는 각각 +VDD, +VCC, +VCC 및 +VDD이다. 동시에, 비교기(910a, 910b)는 전류 소오스 로드를 가진 두 개의 차동쌍으로서 제공된다. 따라서, 비교기는 샘플링된 신호(VCIN)를 수신할 수있는 상태에 있다.
선택적으로, 도 9 및 도 10의 회로는 단일 비교기(910a)를 사용하고, 비교기(910b)를 제거하며, 비교기(910a)에 대한 입력신호의 극성을 반전하도록 조립될 수있다.
데이터 구동기 회로에 의해 각각의 열에 제공된 데이터는 선택 스캐너 회로에 따라 특정 행을 위해 선택된다. 선택 스캐너는 직렬로 접속된 4개의 D 플립-플롭(1200a 내지 1200d), 인버터(703) 및 최종 D 플립-플롭(120e)에 의해 제어된다. 도 2에 도시된 인버터(703) 및 인버터(704)는 동일한 기준부호를 사용하는 다른 도면에 언급되어 있는 동일한 부호를 가지는 논리회로로 언급된다. 출력신호(S) 및 (R)는 비동기적으로 반전되도록 세트 및 리세트되며, 입력 신호(C) 및 ((C))는 도 12b에 도시된 논리회로에 이해 발생된 클럭신호이다. 타이밍 입력신호(SDIN, SCLK)는 0 및 5볼트사이에서 변화한다.
D 플립-플롭( 1200)는 도 13에 도시된 것처럼 구성된다. D 플립-플롭은 입력단자(D)에 접속된 PMOS 트랜지스터( 1301l)의 드레인과 입력 단자(C)에 접속된 상기 트랜지스터의 게이트를 포함한다. PMOS 트랜지스터(1301a)의 소오스는 인버터(1302a)에 접속된다. 인버터(1302)는 인버터(703)와 동일하다. D 플립-플롭이 어떤 타이밍 신호((S)) 또는 ((R))를 수신하는 지에 따라, PMOS 트랜지스터(1301a)의 드레인은 또한 PMOS 트랜지스터(1301c)의 소오스와 PMOS 트랜지스터(1301b)의 드레인에 접속된다. PMOS 트랜지스터(130c)의 드레인은 -VCC에 접속되며, 상기 트랜지스터의 게이트는 ((R))에 접속된다. PMOS트랜지스터(1301b)의 소오스는 +VDD에 접속되며, 상기 트랜지스터의 게이트는 ((S))에 접속된다. 인버터(1302a)의 출력은 ((C))에 접속된 게이트와 단자(Q)에서 출력시호를 공급하는 인버터(1302a)에 접속된 드레인을 가지는 PMOS 트랜지스터(1301d)의 소오스에 접속된다.
도 14a-도 14e의 논리도는 도 9의 데이터 구동기 회로에 타이밍 신호를 발생하는 논리회로를 도시한다. LSD(706), LSU(705), NAND(702) 및 인버터(704)는 동일한 기준부호를 사용하는 다른 도면에서 언급되었던 동일한 부호를 가진 논리회로로 언급된다. ZEROA, ZEROB 및 RESET는 0볼트 및 5볼트사이에서 변화한다.
도 15에 도시된 선택 스캐너 회로는 PMOS 트랜지스터로서 구성된다.
당업자는 도 12a, 도 12b, 도 13, 도 14a-14e 및 도 15에 도시된 논리장치를 만들고 사용할 수있다.
더욱이, 비록 상기 도면에 도시된 회로가 PMOS 트랜지스터만을 사용하여 구현될지라도, 당업자는 전형적인 실시예를 실시하기 위해 다른 형태의 트랜지스터 기술을 대신할 수있다. 그러나, PMOS 트랜지스터 기술만을 사용함으로서, 데이터 구동기 회로는 용이하게 제조될 수있으며 저비용으로 생산될 수있다. 그러나, NMOS 장치는 만들기 어려워서, 그것을 제조하는데 매우 어려우며 LCD의 비용을 상승시킨다.
비록 임의의 특정 실시예를 참조로하여 기술 및 설명될지라도, 본 발명은 결코 실시예에 의해 제한되지 않는다. 예를들어, 본 발명은 데이터가 능동 매트릭스 전장발광 디스플레이와 같은 행 및 열로 구성된 디스플레이의 라인으로 판독되는디스플레이에 응용할 수있다. 오히려, 본 발명의 사상을 벗어나지 않고 본 발명의 청구범위내에서 다양한 변형이 만들어질 수있다.

Claims (10)

  1. 고해상 디스플레이용 데이터 구동기에 있어서,
    데이터 채널로부터 제 1데이터 라인 및 제 2데이터 라인에 데이터 신호를 공급하는 수단과;
    (1) 제 1시간주기동안 제 1샘플링된 데이터 신호를 발생 및 기억시키기 위해 상기 제 1데이터 라인과 (2) 제 2시간주기동안 제 2샘플링된 신호를 발생 및 기억시키기 위해 상기 제 2데이터 라인으로부터 데이터 신호를 선택적으로 샘플링하는 샘플수단과;
    상기 샘플링 수단으로부터 제 2시간주기동안의 상기 제 1샘플링된 데이터 신호 및 제 1시간주기동안의 제 2샘플링된 데이터 신호를 검색하고 상기 제 1샘플링된 데이터 신호 및 상기 제 2샘플링된 데이터 신호중 한 신호에 대응하는 구동펄스를 상기 디스플레이에 전송하는 데이터 구동기 수단을 포함하는 것을 특징으로 하는 데이터 구동기.
  2. 제 1항에 있어서, 상기 데이터 구동기 수단은 제 1전극 및 제 2전극사이에 도전경로를 가진 스위칭 수단을 가지며, 상기 도전경로를 조절하기 위해 제어신호를 수신하는 제 3전극을 가지는 스위칭 수단과, 램프신호가 상기 제 1전극에 공급될 때 동일한 전위를 유지하도록 상기 제 1전극 및 상기 제 3전극사이에 전압을 공급하는 수단을 포함하는 것을 특징으로 하는 데이터 구동기.
  3. 제 2항에 있어서,
    상기 도전경로를 차단시키기 위해 상기 제 3전극에 제 1제어신호를 일시적으로 공급하는 수단과;
    램프신호가 상기 제 1전극에 공급되는 시간에 상기 제 3전극이 부동하도록 상기 제 3전극에 고임피던스를 제공하는 수단을 포함하는 것을 특징으로 하는 데이터 구동기.
  4. 제 1항에 있어서,
    상기 데이터 구동기 수단은 비교기 수단을 포함하며,
    상기 비교기 수단은,
    상기 구동펄스의 발생을 제어하기 위해, 상기 제 1 및 제 2샘플링된 신호중 한 신호를 기준신호와 비교하는 차동쌍 수단과;
    상기 차동쌍 수단에 일정한 전류신호를 발생시키며 스위칭 수단을 가진 전류 소오스 수단을 포함하며,
    상기 스위칭 수단은 제 1전극 및 음전압 소오스에 접속된 제 2전극사이에 도전경로를 가지며, 상기 도전경로를 흐르는 소오스 전류 신호가 일정하게 유지되도록 상기 도전경로를 조절하기 위해 전류 소오스 제어신호를 수신하는 제 3전극을 가지는 것을 특징으로 하는 데이터 구동기.
  5. 고해상 디스플레이용 데이터 구동기에 있어서,
    데이터 채널로부터 제 1데이터 라인 및 제 2데이터 라인으로 데이터 신호를 공급하는 수단과;
    (1) 제 1샘플링된 데이터 신호를 발생 및 기억시키기 위해 상기 제 1데이터 라인과 (2) 제 2샘플링된 신호를 발생 및 기억시키기 위해 상기 제 2데이터 라인으로부터 데이터 신호를 샘플링하는 샘플수단과;
    상기 샘플링 수단으로부터 제 2시간주기동안의 상기 제 1샘플링된 데이터 신호 및 제 1시간주기동안의 상기 제 2샘플링된 데이터 신호를 검색하고, 상기 제 1샘플링된 데이터 신호 및 상기 제 2샘플링된 데이터 신호중 한 신호에 대응하는 구동펄스를 상기 디스플레이에 전송하며, 제 1전극 및 제 2전극사이에 도전경로를 가지며 상기 도전경로를 조절하기 위해 제어신호를 수신하는 제 3전극을 가지는 스위칭 수단을 가지며, 램프신호가 제 1전극에 공급될 때 동일한 전위를 유지하도록 상기 제 1전극 및 상기 제 3전극사이에 전압을 공급하는 수단을 가지는 데이터 구동기 수단을 포함하는 것을 특징으로 하는 데이터 구동기.
  6. 제 12항에 있어서,
    도전경로를 차단시키기 위해 상기 제 3전극에 제 1제어신호를 일시적으로 공급하는 수단과;
    램프신호가 상기 제 1전극에 공급되는 시간에 상기 제 3전극이 부동하도록 상기 제 3전극에 고임피던스를 제공하는 수단을 더 포함하는 것을 특징으로 하는데이터 구동기.
  7. 제 12항에 있어서, 상기 제 1제어신호는 상기 제 1샘플 데이터 및 상기 제 2샘플 데이터중 한 데이터에 대응하는 것을 특징으로 하는 데이터 구동기.
  8. 고행상 디스플레이를 구동하기 위한 방법에 있어서,
    데이터 채널로부터 제 1데이터 라인 및 제 2데이터 라인에 데이터 신호를 공급하는 단계와;
    (1) 제 1시간주기동안 제 1샘플링된 데이터 신호를 발생 및 기억시키기 위해 상기 제 1데이터 라인과 (2) 제 2시간주기동안 제 2샘플링된 신호를 발생 및 기억시키기 위해 상기 제 2데이터 라인으로부터 상기 데이터 신호를 선택적으로 샘플링하는 단계와;
    상기 샘플링 수단으로부터 상기 제 1시간동안의 상기 제 1샘플링된 데이터 신호 및 상기 제 2시간주기동안의 상기 제 2샘플링된 데이터 신호를 검색하는 단계와;
    상기 제 1샘플링된 데이터 신호 및 상기 제 2샘플링된 데이터 신호중 한 신호에 대응하는 구동펄스를 상기 디스플레이에 전송하는 단계를 포함하는 것을 특징으로하는 디스플레이를 구동하는 방법.
  9. 고해상 디스플레이를 구동하는 방법에 있어서,
    데이터 채널로부터 제 1데이터 라인 및 제 2데이터 라인으로 데이터 신호를 공급하는 단계와;
    제 1샘플링된 데이터 신호를 발생 및 기억시키기 위해 상기 제 1데이터 라인으로부터 상기 데이터 신호를 샘플링하며 상기 제 2샘플링된 신호를 발생 및 기억시키기 위해 상기 제 2데이터 라인으로부터 상기 데이터 신호를 샘플링하는 단계와;
    상기 제 1샘플링된 데이터 신호 및 상기 제 2샘플링된 데이터 신호를 검색하는 단계와;
    램프신호가 제 1전극에 공급될 때 상기 제 1전극 및 제 3전극사이에 일정한 전위를 유지함으로서 제 3전극에 의해 제어되는 상기 제 1전극 및 제 2전극사이의 도전경로를 가진 스위칭 수단을 통해 제 1샘플링된 데이터 신호 및 상기 제 2샘플링된 데이터 신호중 한 신호에 대응하는 구동펄스를 상기 고해상 디스플레이에 전송하는 단계를 포함하는 것을 특징으로하는 디스플레이를 구동하는 방법.
  10. 비교 신호를 발생시키기 위해 입력신호를 기준신호에 비교하는 차동쌍 수단과;
    상기 차동쌍 수단에 일정한 전류신호를 발생시키는 전류 소오스 수단을 포함하며,
    상기 전류 소오스 수단은
    (1) 제 1전극 및 제 2전극사이의 도전경로를 가지는데 상기 제 2전극이 음전압 소오스에 접속되며, 제 3전극을 가진 스위칭 수단과;
    (2) (a) 상기 도전경로를 통해 흐르는 소오스 전류신호를 초기화시키며 (b) 상기 도전경로를 통해 흐르는 상기 소오스 전류신호가 일정하게 유지되도록 상기 도전경로를 조절하기 위해 상기 스위칭 수단의 제 3전극을 부동하는 수단을 포함하는 것을 특징으로 하는 비교기.
KR1019970701332A 1994-08-31 1995-08-31 디스플레이장치 KR100367162B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/298,295 US5633653A (en) 1994-08-31 1994-08-31 Simultaneous sampling of demultiplexed data and driving of an LCD pixel array with ping-pong effect
US08/298,295 1994-08-31

Publications (2)

Publication Number Publication Date
KR970705811A KR970705811A (ko) 1997-10-09
KR100367162B1 true KR100367162B1 (ko) 2003-02-19

Family

ID=23149887

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970701332A KR100367162B1 (ko) 1994-08-31 1995-08-31 디스플레이장치

Country Status (7)

Country Link
US (1) US5633653A (ko)
EP (1) EP0777900B1 (ko)
JP (1) JPH10507843A (ko)
KR (1) KR100367162B1 (ko)
DE (1) DE69529569T2 (ko)
MY (1) MY112171A (ko)
WO (1) WO1996007174A1 (ko)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6674562B1 (en) * 1994-05-05 2004-01-06 Iridigm Display Corporation Interferometric modulation of radiation
US5768624A (en) * 1996-02-28 1998-06-16 Opti Inc. Method and apparatus for employing ping-pong buffering with one level deep buffers for fast DRAM access
JP3396448B2 (ja) * 1999-09-07 2003-04-14 株式会社 沖マイクロデザイン ドライバ回路
JP4046015B2 (ja) * 2002-06-07 2008-02-13 セイコーエプソン株式会社 電子回路、電子装置、電気光学装置及び電子機器
JP3810364B2 (ja) * 2002-12-19 2006-08-16 松下電器産業株式会社 表示装置用ドライバ
JP4066360B2 (ja) * 2003-07-29 2008-03-26 松下電器産業株式会社 電流駆動装置及び表示装置
KR100578911B1 (ko) * 2003-11-26 2006-05-11 삼성에스디아이 주식회사 전류 역다중화 장치 및 이를 이용한 전류 기입형 표시 장치
KR100589381B1 (ko) * 2003-11-27 2006-06-14 삼성에스디아이 주식회사 역다중화기를 이용한 표시 장치 및 그 구동 방법
KR100578913B1 (ko) * 2003-11-27 2006-05-11 삼성에스디아이 주식회사 역다중화기를 이용한 표시 장치 및 그 구동 방법
KR100578914B1 (ko) * 2003-11-27 2006-05-11 삼성에스디아이 주식회사 역다중화기를 이용한 표시 장치
KR100600350B1 (ko) * 2004-05-15 2006-07-14 삼성에스디아이 주식회사 역다중화 및 이를 구비한 유기 전계발광 표시 장치
KR100622217B1 (ko) * 2004-05-25 2006-09-08 삼성에스디아이 주식회사 유기 전계발광 표시장치 및 역다중화부
KR100667075B1 (ko) * 2005-07-22 2007-01-10 삼성에스디아이 주식회사 주사 구동부 및 이를 포함하는 유기 전계발광 표시장치
KR100646992B1 (ko) * 2005-09-13 2006-11-23 삼성에스디아이 주식회사 발광제어선 구동부 및 이를 이용한 유기 발광 표시장치
EP2008264B1 (en) * 2006-04-19 2016-11-16 Ignis Innovation Inc. Stable driving scheme for active matrix displays
US8823625B2 (en) * 2010-10-18 2014-09-02 Shenzhen China Star Optoelectronics Technology Co. Ltd. LCD device capable of changing the scan order and driving method thereof
KR20150026288A (ko) * 2013-09-02 2015-03-11 에스케이하이닉스 주식회사 반도체 장치 및 테스트 방법

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60218627A (ja) * 1984-04-13 1985-11-01 Sharp Corp カラ−液晶表示装置
JPS6180226A (ja) * 1984-09-28 1986-04-23 Toshiba Corp アクテイブ・マトリツクス駆動装置
US4845482A (en) * 1987-10-30 1989-07-04 International Business Machines Corporation Method for eliminating crosstalk in a thin film transistor/liquid crystal display
US4781437A (en) * 1987-12-21 1988-11-01 Hughes Aircraft Company Display line driver with automatic uniformity compensation
US4922240A (en) * 1987-12-29 1990-05-01 North American Philips Corp. Thin film active matrix and addressing circuitry therefor
JPH0275623U (ko) * 1988-11-30 1990-06-11
US5111195A (en) * 1989-01-31 1992-05-05 Sharp Kabushiki Kaisha Driving circuit for a matrix type display device
JP2767858B2 (ja) * 1989-02-09 1998-06-18 ソニー株式会社 液晶ディスプレイ装置
US5170158A (en) * 1989-06-30 1992-12-08 Kabushiki Kaisha Toshiba Display apparatus
US5166771A (en) * 1990-01-12 1992-11-24 Paradigm Technology, Inc. Self-aligning contact and interconnect structure
FR2657987B1 (fr) * 1990-02-06 1992-04-10 Commissariat Energie Atomique Procede de commande d'un ecran matriciel comportant deux parties independantes et dispositif pour sa mise en óoeuvre.
US5170155A (en) * 1990-10-19 1992-12-08 Thomson S.A. System for applying brightness signals to a display device and comparator therefore
JPH04179996A (ja) * 1990-11-15 1992-06-26 Toshiba Corp サンプルホールド回路およびこれを用いた液晶ディスプレイ装置
GB9207527D0 (en) * 1992-04-07 1992-05-20 Philips Electronics Uk Ltd Multi-standard video matrix display apparatus and its method of operation
US5627557A (en) * 1992-08-20 1997-05-06 Sharp Kabushiki Kaisha Display apparatus
US5287070A (en) * 1992-09-02 1994-02-15 Ncr Corporation Balanced voltage comparator
US5426447A (en) * 1992-11-04 1995-06-20 Yuen Foong Yu H.K. Co., Ltd. Data driving circuit for LCD display
US5352937A (en) * 1992-11-16 1994-10-04 Rca Thomson Licensing Corporation Differential comparator circuit
GB9314849D0 (en) * 1993-07-16 1993-09-01 Philips Electronics Uk Ltd Electronic devices

Also Published As

Publication number Publication date
EP0777900A1 (en) 1997-06-11
JPH10507843A (ja) 1998-07-28
EP0777900B1 (en) 2003-02-05
DE69529569T2 (de) 2003-11-20
WO1996007174A1 (en) 1996-03-07
EP0777900A4 (en) 1997-09-10
US5633653A (en) 1997-05-27
KR970705811A (ko) 1997-10-09
DE69529569D1 (de) 2003-03-13
MY112171A (en) 2001-04-30

Similar Documents

Publication Publication Date Title
KR100367162B1 (ko) 디스플레이장치
US7233308B2 (en) Shift register
KR101057891B1 (ko) 쉬프트 레지스터
US7098882B2 (en) Bidirectional shift register shifting pulse in both forward and backward directions
KR100445675B1 (ko) 픽셀의사전충전을사용하여평면화면의어드레스를지정하는방법,상기방법을수행하는구동기,및대형화면에서의상기방법의응용
US6339631B1 (en) Shift register
JP5063706B2 (ja) シフトレジスタおよび表示装置
US6335721B1 (en) LCD source driver
KR101137852B1 (ko) 구동 회로가 내장된 액정 표시 패널
US7365727B2 (en) Two-way shift register and image display device using the same
US7400320B2 (en) Digital/analog converter circuit, level shift circuit, shift register utilizing level shift circuit, sampling latch circuit, latch circuit and liquid crystal display device incorporating the same
KR101030528B1 (ko) 쉬프트 레지스터 및 이를 사용한 액정표시장치
US6891916B2 (en) Shift register with built-in level shifter
JP2005293817A (ja) シフトレジスタとその駆動方法及び液晶表示パネルの駆動装置
KR101341010B1 (ko) 쉬프트 레지스터
KR20050068284A (ko) 액티브 매트릭스 표시장치
KR20060134530A (ko) 게이트 드라이버
KR19980056458A (ko) 박막트랜지스터 액정표시장치
KR100541059B1 (ko) 액티브매트릭스형 표시장치와, 그 데이터선 절환회로,스위칭부 구동회로, 및 주사선 구동회로
US5166960A (en) Parallel multi-phased a-Si shift register for fast addressing of an a-Si array
KR20190069182A (ko) 시프트레지스터 및 이를 포함하는 표시장치
KR101073263B1 (ko) 쉬프트 레지스터 및 그 구동 방법
KR20050054333A (ko) 쉬프트 레지스터와 그 구동방법
JP2006113143A (ja) 表示装置
US20240194151A1 (en) Scanning signal line drive circuit and display device provided with same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20051221

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee