KR100356242B1 - 이미지형성장치및그제조방법 - Google Patents

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가즈오 구로다
요시마사 오까무라
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Abstract

본 발명의 이미지 형성 장치는 복수개의 전자 방출 소자들이 배열된 기판을 갖는 전자 소스와, 상기 전자 방출 소자들에 의한 전자들의 조사(irradiation)에 따라 다른 컬러들의 빛을 방출하고 컬러 이미지를 형성하는 역할을 하는 형광 물질들이 제공된 정면 플레이트를 포함한다. 직사각형의 스페이서들은, 상기 기판과 상기 정면 플레이트 사이에 배열되는데, 상기 정면 플레이트에는 고정되고 상기 기판에는 소프트 부재들(soft members)을 통해 접촉된다.

Description

이미지 형성 장치 및 그 제조방법{IMAGE FORMING APPARATUS AND METHOD OF MANUFACTURING THE SAME}
본 발명은 멀티-전자 소스(multi-electron source) 및 형광 물질을 가지는 이미지 형성 장치 및 그 제조 방법에 관한 것이다.
플랫형(flat) 디스플레이 장치들은 얇고 경량이다.
따라서 이들은 CRT 타입 디스플레이 장치들을 대신하는 장치들로서 주목을 받고 있다. 전자 방출 소자(electron-emitting device) 및 전자 빔을 받아서 빛을 방사하는 형광 물질의 조합을 이용한 디스플레이 장치는 특히 다른 종래의 구성에근거한 디스플레이 장치들보다 더 나은 특성을 가지는 것으로 기대된다. 예를 들어, 최근 유행하는 액정 디스플레이 장치들과 비교할 때, 상기 디스플레이 장치는 셀프-방출형(self-emission type)이라서 백라이트(backlight)를 필요로 하지 않고 게다가 넓은 시야각을 가진다는 점에서 더 우수하다.
통상적으로, 두 가지 타입의 디바이스들, 즉 핫 및 콜드 캐소드 디바이스들(hot and cold cathode devices)이 전자 방출 소자들(electron emitting devices)로서 공지되어 있다. 콜드 캐소드 디바이스의 공지예는 표면-도전 방출형(surface-conduction emission type) 전자 방출 소자들, 필드 방출형(field emission type) 전자 방출 소자들(나중에 FE 타입 전자 방출 소자로 언급됨), 및 금속/절연체/금속 타입 전자 방출 소자들(나중에 MIM 타입 전자 방출 소자로 언급됨)이다.
표면-도전 방출형 전자 방출 소자의 공지예는, 예를 들어, M.I. Elinson, "Radio Eng. Electron phys.", 10, 1290 (1965)에 기술되어 있고 다른 예들은 나중에 설명될 것이다.
표면-도전 방출형 방출 소자는 막 표면을 통해 병렬로 전류를 흐르게 함으로써 기판상에 형성된 작은 영역의 박막으로부터 전자가 방출되는 현상을 이용한다. 표면-도전 방출형 방출 소자는 Au 박막[G. Dittmer, "Thin Solid films", 9, 317 (1972)], In2O3/SnO2박막[M. Hartwell and C.G. Fonstad, "IEEE Trans. ED Conf.", 519(1975)], 탄소 박막[Hisashi Araki et al., "Vacuum", Vol . 26, No. 1, p. 22(1983)], 기타 등등과 상기 언급된 엘린슨(Elinson)에 의한 SnO2박막을 이용한 전자 방출 소자들을 포함한다.
도 15는 이 표면-도전 방출형 방출 소자 구조들의 전형적인 예로서 상기 기술된 엠 하트웰(M. Hartwell) 등에 의한 디바이스를 도시한 평면도이다. 도 15를 참조하면, 참조 번호 3001은 기판을 나타내고; 3004는 스퍼터링에 의해 형성된 금속 옥사이드로 만들어진 도전성 박막을 나타낸다. 이 도전성 박막(3004)은 도 15에 도시된 바와 같이 H-형 패턴을 가진다. 전자 방출 영역(3005)은 도전성 박막에 대해 대전(electrification) 공정(나중에 형성(forming) 공정으로서 언급됨)을 수행함으로써 형성된다. 도 15에서 간격(L)은 0.5 내지 1 mm, 그리고 너비(W)는 0.1 mm로 지정된다. 전자 방출 영역(3005)은 설명의 편의를 위해 도전성 박막(3004)의 중앙에 직사각 모양으로 도시된다. 그러나, 이것은 전자 방출 영역의 실제 위치 및 모양을 정확하게 나타내지는 않는다.
상기 하트웰(Hartwell) 등과 기타 등등의 표면-도전 방출형 방출 소자들에서, 전자 방출 영역(3005)은 전형적으로 전자 방출 전에 도전성 박막(3004)의 형성 공정으로 불리는 대전 공정을 수행함으로써 형성된다. 형성 과정에서, 예를 들면, DC 전압이 또는 예를 들어 1V/min의 매우 낮은 비율로 증가하는 DC 전압이 도전성 박막(3004)의 두 양끝단을 가로질러 인가되어 도전성 박막(3004)을 부분적으로 파괴하거나 변형시키고, 이로 인해 전기적으로 높은 저항을 갖는 전자 방출 영역(3005)을 형성한다. 도전성 박막(3004)이 파괴되거나 변형된 부분은피져(fisure)를 갖는 것을 주지한다. 형성 공정 후 도전성 박막(3004)에 적절한 전압을 인가하면, 전자들이 피져 근처에서 방출된다.
FE 타입 전자 방출 소자들의 공지예들은 W.P. Dyke and W.W. Dolan, "Field emission", Advance in Electron Physics, 8, 89(1956) 및 C.A. Spindt, "Physical properties of thin-film field emission cathodes with molybdenum cones", J. Appl. Phys., 47, 5248 (1976)에 기술되어 있다.
도 16은 FE 타입 디바이스 구조의 전형적인 예로서 상술한 C.A. Spindt 등에 의한 디바이스를 나타낸 단면도이다. 도 16을 참조하면, 참조 번호 3010은 기판을 나타내고; 3011은 도전 물질로 만들어진 이미터 배선(emitter wiring); 3012는 이미터 콘(cone); 3013은 절연층; 그리고 3014는 게이트 전극을 나타낸다. 이 디바이스에서, 전압이 이미터 콘(3012)과 게이트 전극(3014)의 사이에 인가되어 이미터 콘(3012)의 말단 끝 영역으로부터 전자들을 방출한다. 도 16의 멀티-층 구조에 부가하여, 또 다른 FE 타입 디바이스 구조로서, 기판의 표면에 거의 평행하도록 기판상에 배열된 이미터 및 게이트 전극의 예가 있다.
MIM 타입 전자 방출 소자들의 공지예는 C.A. Mead, "Operation of Tunnel-Emission Devices", J. Appl. Phys., 32,646 (1961)에 기술되어 있다. 도 17은 MIM 타입 디바이스 구조의 전형적인 예를 나타낸다. 도 17은 MIM 타입 전자 방출 소자의 단면도이다. 도 17을 참조하면, 참조 번호 3020은 기판을 나타내고; 3021은 금속으로 만들어진 하부 전극; 3022는 약 100Å의 두께를 갖는 얇은 절연층; 그리고 3023은 금속으로 만들어지고 약 80 내지 300Å의 두께를 갖는 상부 전극을 나타낸다. MIM 타입 전자 방출 소자에서는, 적절한 전압이 상부 전극(3023)과 하부 전극(3021) 사이에 인가되어 상부 전극(3023)의 표면으로부터 전자들을 방출한다.
상술한 콜드 캐소드(cold cathode) 디바이스는 핫 캐소드(hot cathode) 디바이스에 비해 더 낮은 온도에서 전자를 방출하기 때문에, 어떠한 히터도 필요없다. 그러므로 콜드 캐소드 디바이스는 핫 캐소드 디바이스에 비해 더 간단한 구조를 가지며 미세하게 패턴화될 수 있다(micropatterned). 비록 많은 디바이스들이 고밀도로 기판상에 배열되더라도, 기판의 열병합과 같은 문제들은 거의 발생하지 않는다. 게다가, 핫 캐소드 디바이스의 응답 속도는 이 디바이스가 히터에 의한 가열에 의해 동작되기 때문에 낮은 반면, 콜드 캐소드 디바이스의 응답 속도는 높다. 이러한 이유 때문에, 콜드 캐소드 디바이스에 대한 응용이 활발하게 연구되어 왔다.
콜드 캐소드 디바이스들 가운데, 상기 표면-도전 방출형 방출 소자는, 간단한 구조를 가지고 용이하게 제조될 수 있기 때문에 잇점을 갖는다. 이러한 이유 때문에 많은 디바이스들이 넓은 영역 상에 형성될 수 있다. 본 출원인에 의해 출원된 일본 특허 공개 공보 제64-31332호에 개시된 바와 같이, 많은 디바이스들을 배열하고 구동하는 방법이 연구되어 왔다.
예를 들어 이미지 디스플레이 장치 및 이미지 기록 장치와 같은 이미지 형성 장치들에, 표면-도전 방출형 방출 소자를 응용하는 것에 관하여, 멀티-전자 소스 및 기타 등등이 연구되어 왔다.
이미지 디스플레이 장치에 대한 응용으로서, 특히, 본 출원인에 의해 출원된미국 특허 제5,066,883호 및 일본 특허 공개 공보 제2-257551호 및 제4-28137호에 개시된 바와 같은, 표면-도전 방출형 방출 소자와 전자 빔의 수신시 빛을 방사하는 형광 물질의 조합을 이용한 이미지 형성 장치가 연구되어 왔다. 표면-도전 방출형 방출 소자와 형광 물질의 조합을 이용한 이러한 유형의 이미지 형성 장치는 다른 종래의 이미지 형성 장치보다 더 우수한 특성을 갖는 것으로 기대된다. 예를 들어, 최근 유행하는 액정 디스플레이 장치들과 비교할 때, 상기 디스플레이 장치는 셀프-방출형(self-emition type)이라서 백라이트(backlight)를 필요로 하지 않고 게다가 넓은 시야각을 가진다는 점에서 더 우수하다.
나란히 배열된 복수개의 FE 타입 전자 방출 소자를 구동하는 방법이, 예를 들면, 본 출원인에 의해 출원된 미국 특허 제4,904,895호에 개시되어 있다. 이미지 디스플레이 장치에 FE 타입 전자 방출 소자를 응용하는 공지된 예로서는 R. Meyer et al.[R. Meyer : "Recent Development on Microtips Display at LETI", Tech. Digest of 4th Int. Vacuum microelectronics Conf., Nagahama, pp. 6-9 (1991)]에 의해 보고된 플랫형 디스플레이 장치가 있다.
이미지 디스플레이 장치에 나란히 배열되는 많은 갯수의 MIM 타입 전자 방출 소자를 응용한 예가 본 출원인에 의해 출원된 일본 특허 공개 공보 제3-55738호에 개시되어 있다.
도 18은 플랫형 이미지 디스플레이 장치의 구성 요소로서 디스플레이 패널 영역의 일부를 부분적으로 잘라낸 투시도이며, 패널의 내부 구조를 나타낸다.
도 18을 참조하면, 참조 번호 3115는 배면 플레이트(rear plate)를 나타내고; 3116은 측벽; 그리고 3117은 정면 플레이트(face plate)를 나타낸다. 배면 플레이트(3115), 측벽(3116), 그리고 정면 플레이트(3117)는 디스플레이 패널 내의 진공을 유지하기 위한 엔벨로프(밀폐된 용기)로서 구성된다.
배면 플레이트(3115)는 그것에 고정된 기판(3111)을 갖고, 이 기판상에는 N × M개 콜드 캐소드 디바이스들(3112)이 형성된다(M 및 N은 2 또는 그 이상의 양의 정수이며, 적당하게는 원하는 디스플레이 픽셀(pixel)의 갯수에 따라 지정된다). N × M개 콜드 캐소드 디바이스들(3112)은 M 열(row)-방향 배선들(3113)과 N 행(column)-방향 배선(3114)들이 매트릭스로 배열되어 있다. 기판(3111), 콜드 캐소드 디바이스들(3112), 열-방향 배선들(3113), 및 행-방향 배선들(3114)로 구성된 영역은 멀티 전자 소스로서 언급될 것이다. 도시되지 않은 절연층은 각 열-방향 배선(3113) 및 각 행-방향 배선(3114) 사이에, 최소한 수직으로 서로 교차하는 영역에, 형성되어 그 사이의 전기적 절연을 유지한다.
형광 물질로 만들어진 형광막(3118)은 정면 플레이트(3117)의 하부 표면 상에 형성된다. 형광막(3118)은 빨간색(R), 녹색(G), 및 파란색(B) 형광 물질(도시되지 않음), 즉, 삼원색 형광 물질로 도포된다. 검은색 도전 부재(member)(도시되지 않음)는 형광막(3118)의 각각의 컬러 형광 물질 사이에 제공된다. 알루미늄(Al)등으로 만들어진 금속 후면(3119)은 형광막(3118)의 표면상에 배면 플레이트(3115) 측으로 위치되어 형성된다. 참조 부호 Dx1 내지 DxM, Dy1 내지 DyN 그리고 Hv는 디스플레이 패널을 전기 회로(도시되지 않음)에 전기적으로 접속하게 제공된 밀폐 구조를 위한 전기적 접속 단자들을 나타낸다. 단자 Dx1 내지 DxM은멀티 전자 소스의 열-방향 배선(3113)에 전기적으로 접속되고; 단자 Dy1 내지 DyN은 행-방향 배선(3114)에; 그리고 단자 Hv는 정면 플레이트의 금속 후면(3119)에 접속된다.
약 10-6Torr의 진공이 상기 밀폐된 용기에서 유지된다. 이미지 디스플레이 장치의 디스플레이 영역이 증가함에 따라, 이 장치는 배면 플레이트(3115) 및 정면 플레이트(3117)가 밀폐된 용기 내부와 외부의 압력 차에 의해 변형되거나 파괴되는 것을 방지하기 위한 수단을 필요로 한다. 배면 플레이트(3115)와 정면 플레이트(3117)를 두껍게 하는 방법은 이미지 디스플레이 장치의 무게를 증가시키고, 디스플레이 화면이 비스듬히 보여지는 경우에 이미지 일그러짐 또는 시차의 원인이 될 것이다. 이에 따라, 도 18에 도시된 구조는 비교적 얇은 유리 플레이트로 형성되고 대기 압력을 견디도록 사용되는 구조 지지 부재들(스페이서 또는 립(ribs)으로 불리우는)을 포함한다. 이러한 구조에 의해, 멀티 전자 소스가 형성된 기판과 형광막(3118)이 형성된 정면 플레이트(3117) 사이에서 밀리미터 이하 또는 수 밀리미터의 간격(spacing)이 일반적으로 확보되고, 상술한 바와 같이, 밀폐된 용기에서 고진공이 유지된다.
상기 디스플레이 패널을 사용한 이미지 디스플레이 장치에서, 전압이 외부 단자 Dx1 내지 DxM 및 Dy1 내지 DyN을 통해 각각의 콜드 캐소드 디바이스(3112)에 인가될 때, 전자가 콜드 캐소드 디바이스(3112)에 의해 방출된다. 이와 동시에, 수 백 내지 수 천 KV의 고전압이 방출된 전자들을 가속하도록 외부 단자(Hv)를 통해 금속 후면(3119)에 인가되어 전자들이 정면 플레이트(3117)의 내부 표면과 충돌하도록 한다. 이러한 동작에 의해, 형광막(3118)을 구성하는 각각의 컬러 형광 물질은 빛을 방사하도록 여기된다. 그 결과로서, 이미지가 화면에 디스플레이된다.
상술한 이미지 디스플레이 장치의 디스플레이 패널에서는 다음과 같은 문제점이 제기된다.
이미지 디스플레이 장치에 배열된 스페이서들(3120)은 기판(3111) 및 정면 플레이트(3117)에 대해 충분히 배치되고 조립되어야 한다. 특히, 스페이서들(3120)은 디스플레이 픽셀을 파괴하지 않도록 정면 플레이트(3117) 측 상의 형광막(3118)에 대해 충분히 배치되어야 한다. 그렇지 않으면, 디스플레이된 이미지의 화질이 떨어질 수 있다.
만약 스페이서(3120)가 이미지 디스플레이 장치에 단단히 고정되어 배열되지 않으면, 스페이서가 크게 이동되거나 떨어질 수 있고 밀폐 용기의 조립시 또는 그 이후 패널에 외부적인 충격 때문에 손상을 입을 수도 있다.
본 발명은 상기 종래의 기술을 고려하여 이루어진 것으로, 장치 내부에 확실하게 고정된 스페이서를 갖는 이미지 형성 장치를 제공하는 중요한 목적을 가진다.
본 발명의 또 다른 목적은, 이미지 형성 부재에 대향하는(opposing) 부재상에는 단지 접속되고 이미지 형성 부재상에는 고정되어 장치의 내부에 확실하게 고정된 스페이스들을 가지는 이미지 형성 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 이미지 형성 장치의 조립시 스페이서의 배열을 용이하게 할 수 있는 이미지 형성 장치의 제조 방법을 제공하는 것이다.
본 발명의 다른 특징들과 잇점들은 첨부한 도면들과 함께 다음의 설명으로부터 명확해질 것이며, 첨부한 도면에서 동일한 부호들은 도면 전체에 걸쳐 동일하거나 유사한 부분들을 가리킨다.
도 1은 본 발명의 실시예에 따른 디스플레이 패널(도 2)의 라인 A-A'를 따라 취해진 단면도.
도 2는 본 실시예를 따른 이미지 디스플레이 장치의 디스플레이 패널을 부분적으로 자른 투시도.
도 3은 본 실시예에 사용된 멀티 전자 소스 기판 부분을 도시한 평면도.
도 4는 본 실시예에 사용된 멀티 전자 소스 기판 부분을 도시한 단면도.
도 5a 및 5b는 본 실시예에 따른 디스플레이 패널의 정면 플레이트상의 형광 물질의 배열 예들을 도시한 평면도.
도 6은 본 실시예에 따른 디스플레이 패널의 정면 플레이트상의 형광 물질의 배열의 다른 예를 도시한 평면도.
도 7a 및 7b는 각각 본 실시예에 따른 플랫형 표면-도전 방출형 방출 소자를 도시한 평면도 및 단면도.
도 8a 내지 8e는 본 실시예에 따른 플랫형 표면-도전 방출형 방출 소자의 제조 단계들을 도시한 단면도들.
도 9는 형성 공정에서 인가 전압의 파형을 도시한 그래프.
도 10a 내지 10b는 각각 활성화 공정에서 인가 전압의 파형 및 방출 전류(Ie)의 변화를 각각 도시한 그래프.
도 11은 본 실시예에 사용된 스텝형 표면-도전 방출형 방출 소자를 도시한 단면도.
도 12a 내지 12f는 스텝형 표면-도전 방출형 방출 소자의 제조 단계들을 도시한 단면도들.
도 13은 본 실시예에 사용된 표면-도전 방출형 방출 소자의 전형적인 특성을 도시한 그래프.
도 14는 본 발명의 실시예에 따른 이미지 형성 장치에 대한 구동 회로의 개략적인 배열을 도시한 블럭도.
도 15는 공지된 종래의 표면-도전 방출형 방출 소자의 예를 도시한 평면도.
도 16은 공지된 종래의 FE 타입 디바이스의 예를 도시한 단면도.
도 17은 공지된 종래의 MIM 타입 디바이스의 예를 도시한 단면도.
도 18은 이미지 디스플레이 장치의 디스플레이 패널을 부분적으로 자른 투시도.
도 19 및 20은 스트레스 집중 지점 및 스트레스의 완화를 설명하기 위한 도면들.
<도면의 주요 부분에 대한 부호의 설명>
3a, 3b : 접합면
11 : 고-저항막
21a, 21b : 저-저항막
23 : 보호막
31 : 결합 물질
1017 : 정면 플레이트
1011 : 기판
1012 : 콜드 캐소드 디바이스
1015 : 배면 플레이트
1020 : 스페이서
1018 : 형광막
1019 : 금속 후면
본 발명에 따른 이미지 형성 장치는 이미지 형성 부재 및 이미지 형성 부재에 대향하는 부재 사이에 위치된 스페이서들을 포함한다. 스페이서는 이미지 형성 부재에는 고정되고, 이미지 형성 부재에 대향하는 부재와는 접촉된다.
본 발명에 따른 이미지 형성 장치의 제조 방법에서, 이미지 형성 부재와 이미지 형성 부재에 대향하는 부재 사이에 위치한 스페이서는 먼저 이미지 형성 부재에 고정되고 이미지 형성 부재에 대향하는 부재와는 접촉된다.
본 발명에서, 스페이서는, 소프트(soft) 부재를 통해 이미지 형성 부재에 대향하는 부재와 접촉되는 것이 바람직하다. 소프트 부재는 스페이서의 기본 물질 및 스페이서가 접촉될, 이미지 형성 부재에 대향하는 부재의 물질보다 더 소프트하다.
스페이서의 기본 물질은 나중에 설명되는 바와 같이 유리 물질 또는 세라믹 물질일 수 있다. 유리 물질 중 더 소프트한 것의 Vickers 경도(hardness)는 약 500이다. 이미지 형성 부재에 대향하는 부재의 물질은 멀티-전자 소스의 기판(나중에 설명되는 바와 같이)상의 인쇄 배선(Ag 및 유리 성분을 가진 은 페이스트(silver paste)가 인쇄되고 버언(burned)됨)일 수 있다. 인쇄 배선의Vicker 경도는 유리 물질의 것보다 더 작거나 거의 같다. 그러므로, 본 발명의 효과를 효과적으로 얻기 위한 소프트 물질의 Vickers 경도는 약 200 또는 100미만이다. 예를 들어, Au, Pt, Pd, Rh 및 Ag와 같은 귀금속 또는 Cu와 같은 금속 합금의 부분들은 50미만의 Vicker 경도를 갖는데, 이러한 물질들이 소프트 물질을 갖는 물질로서 바람직하다.
본 발명에서 스페이서는 절연성 스페이서 및 도전성 스페이서 모두를 포함한다. 예를 들어, 도 18에 도시된 이미지 형성 장치에서, 다음 사항들이 고려되어야 한다.
첫째로, 스페이서(3120) 근처의 영역으로부터 방출된 전자들의 일부가 스페이서(3120)와 충돌할 때, 또는 방출된 전자 효과에 기인하여 생성된 이온들이 스페이서(3120)에 부착될 때, 스페이서(3120)가 충전될 수는 있다. 또한, 만약 정면 플레이트(3117)에 도달된 임의의 전자가 정면 플레이트(3117)에 의해 반사 및 산란되고, 산란된 임의의 전자들이 스페이서(3120)와 충돌되면, 스페이서(3120)가 충전될 수 도있다. 만약 스페이서(3120)가 이와 같은 방식으로 충전되면, 콜드 캐소드 디바이스들(3112)에 의해 방출된 전자들의 궤도는 삐뚤어지게 된다. 그 결과, 전자들은 형광 물질 상의 부적절한 위치에 도달하고 스페이서(3120) 근처에서 왜곡된 이미지가 디스플레이된다.
둘째로, 콜드 캐소드 디바이스(3112)에 의해 방출된 전자들을 가속하기 위해, 수 백 볼트(V) 혹은 그 이상의 고전압(즉, 1 kV/mm 또는 그 이상의 고전계)이 정면 플레이트(3117)와 멀티 전자 소스 사이에 인가되기 때문에, 스페이서(3120)의표면에서 방전이 일어날 수도 있다. 특히, 스페이서(3120)가 상기 경우에 있어서와 같이 충전될 때, 특히 방전이 유도될 수도 있다.
상기 사항들을 고려하여, 높은 인가 전압을 견디기에 충분한 좋은 절연 특성을 갖고 또한 상기 충전 상태를 경감시킬 수 있는 도전성 표면을 갖는 스페이서가, 본 발명에서 전자 빔의 궤도 이탈 및 스페이서 근처에서의 방전을 억제하는데 바람직하게 사용된다.
본 발명에 따르면, 도전성 스페이서가 배열될 때, 스페이서는 바람직하게 이미지 형성 부재상에 배열된 도전 부재 및 이미지 형성 부재에 대향하는 부재상에 배열된 도전 부재에 전기적으로 접속된다. 이러한 배열에서, 스페이서의 충전은 스페이서를 통해 작은 전류를 흘림으로써 제거될 수 있다.
예를 들어, 이미지 형성 부재에 대향하는 부재는 복수의 전자 방출 소자들이 배열되어 있는 기판이며, 스페이서는 전자 방출 소자가 배열되어 있는 기판에 도전성 접착제로써 고정되고, 이 접착제는 탈착되는 것이 방지되는 것이다. 그 이유는 전자 방출 소자가 배열되어 있는 기판상에 압착된 접착제가 스페이서 근처의 전계를 교란시킬 수 있고 스페이서 근처의 전자 방출 소자에 의해 방출된 전자 궤도에 영향을 끼칠 수 있기 때문이다. 그러나, 본 발명에서, 스페이서는 이미지 형성 부재에 대향하는 부재와는 단순히 접촉되고, 접착제 등으로 이미지 형성 부재에 대향하는 부재에 고정되지 않으므로, 상기 방출된 전자의 궤도상으로의 영향이 반드시 고려될 필요는 없다.
본 발명에서, 도전성 스페이서가 배열될 때, 소프트 부재는 귀금속 물질(나중에 기술됨)로 만들어져 있다. 이러한 소프트 금속을 통한 스페이서와 이미지 형성 부재에 대향하는 부재의 접촉은 전기적 접속을 향상시킬 수 있다.
본 발명에서 전자 소스는 콜드 캐소드 디바이스들 또는 핫 캐소드 디바이스들을 가진 전자 소스를 포함한다. 표면-도전 방출형 방출 소자, FE 타입 디바이스, MIM 타입 디바이스 등과 같은 콜드 캐소드 디바이스들을 가지는 전자 소스가 본 발명에서 바람직하게 사용된다. 특히, 표면-도전 방출형 방출 소자를 가지는 전자 소스가 본 발명에서 더 바람직하게 사용된다.
상술한 콜드 캐소드 디바이스가 핫 캐소드 디바이스에 대한 것보다 더 낮은 온도에서 전자들을 방출할 수 있으므로, 어떠한 히터도 필요로 하지 않는다. 그러므로 콜드 캐소드 디바이스는 핫 캐소드 디바이스의 것보다 더 간단한 구조를 가지고 미세하게 패턴될 수 있다. 많은 수의 디바이스가 기판상에 고밀도로 배열되더라도, 기판의 열 병합과 같은 그런 문제는 거의 발생하지 않는다. 게다가, 콜드 캐소드 디바이스의 응답 속도가 높은 반면, 핫 캐소드 디바이스의 응답 속도는 히터에 의한 히팅시에 동작하기 때문에 낮다.
예를 들어, 모든 콜드 캐소드 디바이스들 중에 표면-도전 방출형 방출 소자는, 특히, 간단한 구조를 가지고 용이하게 제조될 수 있고 그러한 많은 갯수의 디바이스들이 넓은 영역에 걸쳐 형성될 수 있다.
본 발명에 따르면, 스페이서를 이미지 형성 부재에 본딩(bonding)함으로써 각 스페이서가 이미지 형성 부재에 바람직하게 고정된다. 예를 들어, 스페이서는 가열시 용해되는 용융(frit) 유리와 같은 결합 물질로써 이미지 형성 부재에 본드되어질 수 있다.
본 발명의 이미지 형성 장치는 다음과 같은 형태를 가진다.
(1) 전극이 이미지 형성 부재 상에 배열되어 있다. 이 전극은 전자 소스에 의해 방출된 전자를 가속하기 위한 가속 전극이다. 이미지 형성 장치에서, 이미지는 입력 신호에 따라 이미지 형성 부재 상에 전자 소스에 의해 방출된 전자를 조사함(irradiation)으로써 형성된다. 이미지 형성 장치에서, 이미지 형성 부재는 특히 형광 물질이다.
(2) 전자 소스는 복수의 전자 방출 소자들이 복수의 열-방향 배선들 및 복수의 행-방향 배선들에 의해 매트릭스로 배선된 단순 매트릭스 레이아웃(layout)을 갖는 전자 소스이다.
(3) 전자 소스는 병렬로 배열되고 각각의 디바이스의 두 단자들에 연결된 복수의 전자 방출 소자들의 복수의 열(이후에 열 방향으로서 언급됨)이 배열되어 있는 사다리형을 가지는 전자 소스일 수 있고, 전자 방출 소자들 위에 이 사다리형 배선들에 수직한 방향(이후에 행 방향으로서 언급됨)을 따라 전자 방출 소자들 위에 배열된 제어 전극(이하 그리드(grid)로서 언급됨) 전자 방출 디바이들에 의해 방출된 전자들을 제어한다.
(4) 본 발명의 개념에 따르면, 이미지 형성 장치는 디스플레이에 적당한 이미지 형성 장치로 제한되지 않는다. 상기 언급된 이미지 형성 장치는 광-방사 다이오드 대신에 광전 드럼, 광-방사 다이오드, 기타 등등으로 만들어진 광학 프린터용 광-방사 소스로서 또한 사용될 수 있다. 이 때에, M 열-방향 배선 및 N 행-방향 배선을 적절하게 선택함으로써, 이미지 형성 장치는 선형적 광-방사 소스뿐만 아니라 이차원적 광-방사 디바이스로서 응용될 수 있다. 이 경우에, 이미지 형성 부재는 실시예(아래에 기술되어질)에 사용된 형광 물질과 같은, 빛을 직접적으로 방사하는 물질에 제한되지 않으며, 숨어있는 이미지가 전자를 충전함으로써 형성되는 부재일 수 있다.
본 발명의 바람직한 실시예는 첨부한 도면을 참조하여 아래에 상세하게 설명될 것이다.
본 발명의 실시예의 특징으로서, 스페이서들의 구조 및 장치를 조립하는 방법이 설명될 것이다.
도 1은 실시예에 따라 이미지 디스플레이 장치의 특징적인 부분을 도시한 디스플레이 패널의 부분적인 단면도이다. 도 2는 디스플레이 패널(이하 상세히 설명됨)의 구조를 개략적으로 도시한 도면이다. 도 1은 라인(A-A')를 따라 자른, 다수의 콜드 캐소드 디바이스들(1012)을 가지는 기판(1011) 및 스페이서(1020)를 통해 서로 직면하고 광-방사 물질막 역할을 하는 형광막(1018)을 갖는 투명한 정면 플레이트(1017) 구조를 갖는 디스플레이 패널의 단면을 나타낸다.
스페이서(1020)는 충전을 방지하도록 절연 부재(1)의 표면상에 고-저항막(11)을 형성함으로써 그리고 정면 플레이트(1017)의 내부 표면 및 기판(1011)의 표면으로 각각 향하는 스페이서의 접합 표면(3a 및 3b)상에 저-저항막(21a 및 22b)을 형성함으로써 구성된다. 스페이서(1020)는 도전성 결합 물질(31)을 통해 정면 플레이트(1017)의 내부 표면에만 고정된다. 그런 다음, 정면 플레이트(1017) 및 기판(1011)은 디스플레이 패널로서 조립된다. 이에 따라, 스페이서의 고-저항막(11)은 저-저항막(21a) 및 결합 물질(31)을 통해 정면 플레이트(1017)의 내부 표면상에 형성된 금속 후면(1019)에 전기적으로 접속되고, 저-저항막(21b)을 통해 기판(1011)상에 형성된 열-방향 배선(1013)에 전기적으로 접속된다.
결합 물질(31)이 고-저항막(11)에 직접 접촉되는 것을 방지하기 위해 스페이서(1020)의 정면 플레이트(1017)측의 접합면(3a)에 접하는 스페이서(1020)의 측면상에 보호막(23)이 형성된다. 보호막(23)은 결합 물질(31)에 대해 낮은 반응성을 갖는 물질을 사용하여 바람직하게 만들어진다. 저-저항막(21a)은 또한 결합 물질(31)에 대해 낮은 반응성을 갖는 물질막(21a)으로 만듦으로써 보호막으로서의 기능을 한다.
이러한 디스플레이 패널에서, 전자를 방출하는 콜드 캐소드 디바이스가 형성된 기판(1011)측 상의 스페이서(1020)의 저-저항막(21b)은 기판(1011)측의 접합면(3b) 상에만 형성된다. 기판(1011) 근처의 전위 분포는, 배열된 스페이서(1020)가 없는 경우와 비교하여, 변함이 없다. 그러므로, 스페이서(1020) 근처의 콜드 캐소드 디바이스(1012)에 의해 방출된 전자 궤도는 변하지 않는다.
결합 물질(31)을 통해 정면 플레이트(1017)측에 스페이서(1020)를 고정하는데 있어서 고-저항막(11)상으로의 기계적 또는 화학적 영향은 가속된 전자가 충돌하는 정면 플레이트(1017)측에 대면하는 접합면(3a)에 접촉하는 측면상에 형성된 보호막(23)에 의해 회피될 수 있다. 특히 세 가지의 막, 고-저항막(11) 및 저-저항막(21a), 및 결합물질(31)(더 나아가, 절연 부재(1)을 포함한 네 가지 막)이 서로 접촉하는 고-저항막(11) 및 저-저항막(21a) 사이의 결합 부분에서, 화학적 반응이 디스플레이 패널의 제조시 히팅 등과 같은 과정 동안에 쉽게 일어난다. 그러므로 결합 부분으로의 영향을 피하는 것이 중요하다. 보호막(23)이 연장된 저-저항막(21a)으로 형성되는 경우, 정면 플레이트(1017) 근처의 전위 분포는 왜곡될 수 있다. 그러나 콜드 캐소드 디바이스(1012)에 의해 방출된 전자가 정면 플레이트(1017) 근처에서 대단히 큰 정도로 가속되어서, 전위 분포의 왜곡이 전자들의 궤도들에 미치는 영향은 무시할 만하다.
본 실시예에 따른 이미지 형성 장치의 디스플레이 패널의 배열 및 그 제조 방법이 상세하게 설명될 것이다.
도 2는 본 실시예에 사용된 디스플레이 패널의 일부를 부분적으로 잘라낸 투시도이며, 디스플레이 패널의 내부 구조를 나타낸다.
도 2을 참조하면, 참조 번호 1015는 배면 플레이트(rear plate)를 나타내고; 1016은 측벽을 나타내며; 그리고 1017은 정면 플레이트(face plate)를 나타낸다. 이러한 부분들은 디스플레이 패널의 내부의 진공을 유지하는 밀폐 용기를 구성한다. 밀폐 용기를 만들기 위해, 밀폐 상태를 유지하도록 충분한 강도를 얻기 위해 각각의 부분들을 봉합하는 것이 필요하다. 예를 들어, 용융 유리가 접합 부분에 공급되고, 400 내지 500℃의 대기 또는 질소 분위기에서 소결되어(sintered), 이 부분들이 봉합된다. 용기 내부로부터 공기를 배기시키는 방법은 나중에 기술될 것이다. 추가적으로, 약 10-6Torr의 진공이 상기 밀폐된 용기에서 유지되므로, 스페이서들(1020)은 대기 압력에 저항하는 구조로서 배열되어 밀폐 용기가 대기 압력 또는 예상치 않은 충격에 의해 파괴되는 것을 방지한다.
배면 플레이트(1015)는 그에 고정된 기판(1011)을 갖고, 이 기판상에는 N × M개의 콜드 캐소드 디바이스들(1012)이 형성된다(M 및 N = 2 또는 그 이상의 양의 정수이고, 적당하게는 디스플레이 픽셀들(pixels)의 갯수에 따라 지정된다. 예를 들어, 고-해상도 TV 디스플레이에 대한 디스플레이 장치에서는, 바람직하게 N = 3,000 또는 그 이상, M = 1,000 또는 그 이상이다). N × M개 콜드 캐소드 디바이스들은 M 열(row)-방향 배선들(1013) 및 N 행(column)-방향 배선들(1014)의 단순 매트릭스로 배열된 형태이다. 참조 번호 1011 내지 1014로 표기된 구성요소들에 의해 구성된 부분은 멀티 전자 소스로서 언급될 것이다.
본 실시예에 따른 이미지 디스플레이 장치에 사용된 멀티 전자 소스가 만약 단순 매트릭스로 배열된 콜드 캐소드 디바이스에 의해 구성된 전자 소스라면, 각각의 콜드 캐소드 디바이스의 물질 및 모양과 그 제조 방법은 특별히 제한되지 않는다. 그러므로, 예를 들어, 표면-도전 방출형 방출 소자, FE 타입 디바이스들, 또는 MIM 타입 디바이스들과 같은 콜드 캐소드 디바이스들이 사용될 수 있다.
다음으로, 배선을 사용하여 기판상에 콜드 캐소드 디바이스로서 배열된 표면-도전 방출형 방출 소자(나중에 설명될)들을 가지는 멀티 전자 소스의 구조가 아래에 설명될 것이다.
도 3은 도 2의 디스플레이 패널에 사용된 멀티 전자 소스의 평면도이다. 기판(1011)상에는 도 7a 및 7b에 도시된 것과 같은 표면-도전 방출형 방출 소자들이 있다. 이 디바이스들은 열-방향 배선(1013) 및 행-방향 배선(1014)을 사용하여 단순 매트릭스로 배열된다. 배선들(1013 및 1014)의 교차점에서, 배선들 사이에 도시되지 않은 절연층이 형성되어, 전기적 절연을 유지한다.
도 4는 도 3의 라인 B-B'에 따라 자른 단면도를 나타낸다.
이러한 구조를 갖는 멀티 전자 소스는, 기판상에 열- 및 행-방향 배선들(1013 및 1014), 상호-전극 절연층들(도시되지 않음) 및 디바이스 전극들과 도전성 박막들을 형성하고, 그런 다음 열- 및 행-방향 배선들(1013 및 1014)을 통해 각각의 디바이스들에 전기를 공급하여, 나중에 설명되는 형성 공정 및 나중에 설명되는 활성화 공정을 수행함에 의해 제조된 구조를 갖는 것을 주지한다.
본 실시예에서, 멀티 전자 소스의 기판(1011)은 밀폐 용기의 배면 플레이트(1015)에 고정된다. 그러나, 만일 멀티 전자 소스의 기판(1011)이 충분한 강도를 가진다면, 멀티 전자 소스의 기판(1011)은 밀폐 용기의 배면 플레이트로서의 역할도 할 수 있을 것이다.
형광막(1018)은 정면 플레이트(1017)의 하부 표면상에 형성된다. 본 실시예가 컬러 디스플레이 장치이므로, 형광막(1018)은 빨간색, 녹색, 및 파란색 형광 물질, 즉, 삼원색 형광 물질로 도포된다. 도 5a에 도시된 바와 같이, 각각의 컬러 형광 물질들은 줄무늬 구조로 형성되고, 검은색 도전 부재(1010)가 형광 물질들의 줄무늬들 사이에 제공된다. 이 검은색 도전 부재를 제공하는 목적은 전자-빔 조사위치가 어느 정도의 범위로 이동되더라도 디스플레이 컬러의 오등록(misregistration)을 방지하고, 외부 광의 반사를 차단함으로써 디스플레이 콘트라스트의 저하를 방지하고, 전자 빔에 의한 형광막의 충전을 방지하는 것 등이다. 검은색 도전 부재(1010)의 물질로서, 그라파이트(graphite)가 주 성분으로 사용되지만, 상기 목적을 달성할 수 있는 한 다른 물질들도 사용될 수 있다.
더욱이, 삼원색의 형광막은 도 5a에 도시된 바와 같은 줄무늬들에 국한되지 않는다. 예를 들어, 도 5b에 도시된 바와 같은 델타(delta) 배열 또는 다른 배열이 사용될 수 있다. 예를 들어, 도 6에 도시된 바와 같이, 검은색의 도전 부재들(1010)은 열 및 행 방향으로 픽셀들을 분리하기 위해 형광막의 각각의 컬러들의 줄무늬들 사이뿐만 아니라 이 줄무늬들에 수직인 방향으로 형성될 수 있다. 단색 디스플레이 패널이 형성되는 경우, 단색 형광 물질이 형광막에 도포될 수 있고, 검은색 도전 부재가 생략될 수 있다는 것을 주지한다.
더 나아가, CRT 분야에서 공지되어 있는 금속 후면(1019)은 배면 플레이트(1019)쪽의 형광막(1018)상에 제공된다. 금속 후면(1019)을 제공하는 목적은 형광막(1018)에 의해 방사된 빛의 거울-반사부로서 광-이용율을 향상시키고, 형광막(1018)이 음이온과 충돌하는 것으로부터 보호하고, 전자-빔 가속 전압을 공급하는 전극으로서 사용되고, 형광막(1018)을 여기시킨 전자에 대한 도전 경로로서 사용되는 것 등이다. 금속 후면(1019)은 정면 플레이트(1017)상에 형광막(1018)을 형성하고, 형광막의 전면을 평탄화(smoothing)하고, 그 위에 진공 증착에 의해 알루미늄을 피착함으로써 형성된다. 저전압용 형광 물질이 형광막(1018)에 사용되는 경우, 금속 후면(1019)은 사용되지 않음을 주지한다.
또한, 가속 전압의 인가를 위해 또는 형광막의 도전성 향상을 위해, 예를 들어 ITO로 만들어진 투명 전극들이, 비록 이러한 전극들이 본 실시예에서는 사용되지 않지만, 정면 플레이트(1017)와 형광막(1018)사이에 제공될 수 있다.
상술한 용기의 봉합에 있어서, 배면 플레이트(1015), 정면 플레이트(1017), 및 스페이서(1020)는 정면 플레이트 상에 배열된 각각의 컬러들의 형광 물질들과 기판(1011)상에 배열된 디바이스들이 서로 대응하도록 충분히 배치되어야 한다.
도 1은 도 2의 라인(A-A')을 따라 자른 디스플레이 패널의 개략적인 단면도이다. 도 1의 동일한 참조 번호들은 도 2의 동일 부분들을 나타낸다.
각각의 스페이서(1020)는 대전을 방지하도록 절연 부재(1)의 표면상에 고-저항막(11)을 형성하고 정면 플레이트(1017)의 내부 표면(금속 후면(1019)등) 및 기판(1011)(열- 또는 행 방향 배선(1013 또는 1014))의 표면에 직면하는 스페이서(1020)의 접합면(3a 및 3b)상에 저-저항막(21a 및 22b)을 형성하고, 접합면(3a)측상의 스페이서(1020)의 측면상에 보호막(23)을 형성함으로써 얻어지는 부재이다. 필요한 갯수의 스페이서(1020)들은 상기 목적을 얻기 위해 결합 물질(31)과 필요한 간격을 두고 정면 플레이트(1017)의 내부 표면에 고정된다. 또한, 고-저항막들(11)은 적어도 밀폐 용기내의 진공에 노출된 절연 부재(1)의 표면에 형성된다. 고-저항막(11)은 스페이서(1020)상의 저-저항막(21a) 및 결합 물질(31)을 통해 정면 플레이트(1017)(금속 후면(1019)등)의 내부 표면에, 그리고 스페이서(1020) 상의 저-저항막(21b)을 통해 기판(1011)(열- 또는 행-방향배선(1013 또는 1014)의 표면에 전기적으로 접속된다. 본 실시예에서, 스페이서(1020)들은 얇은 플랫(flat) 모양을 가지고, 해당 열-방향 배선(1013)을 따라 등 간격으로 늘어서고, 거기에 전기적으로 접속된다.
스페이서(1020)는 기판(1011)상의 열- 및 행-방향 배선(1013 및 1014)과 정면 플레이트(1017)의 내부 표면상의 금속 후면 사이에 인가된 고 전압을 견기기에 충분히 좋은 절연 특성을 가지고, 스페이서의 표면이 충전되는 것을 방지하기에 충분한 도전성을 가진다.
스페이서(1020)의 절연 부재로서, 예를 들어, 실리카 유리 부재, Na와 같은 소량의 불순물을 포함하는 유리 부재, 소다 석회(soda-lime) 유리 부재, 또는 알루미나등과 같은 것으로 구성된 세라믹 부재가 유용하다. 절연 부재(1)는 바람직하게 밀폐 용기 및 기판(1011)의 열 팽창 계수에 가까운 열 팽창 계수를 가진다.
고전위쪽의 정면 플레이트(1017)(금속 후면(1019)등)에 인가된 가속 전압을 고-저항막(11)의 저항(Rs)으로 나눔으로써 얻어지는 전류는 스페이서(1020)를 구성하는 고-저항막(11)에 흐른다. 스페이서(1020)의 저항(Rs)은 대전 및 전력 소비를 방지하는 관점에서 원하는 범위 안에서 정해진다. 시트 저항 R(Ω/sq)은 대전을 방지하는 관점에서 1012Ω/sq 또는 그 미만으로 정해진다. 충분한 대전 방지 효과를 얻기 위해, 시트 저항 R은 바람직하게 1011Ω/sq 또는 그 미만으로 정해진다. 시트 저항의 하한은 각각의 스페이서(1020)의 모양과 스페이서들(1020)도전 인가된 전압에 좌우되고, 바람직하게는 105Ω/sq 또는 그 이상으로 정해진다.
절연 부재(1)상에 형성된 고-저항막(11)의 두께는 바람직하게 10 nm 내지 1 ㎛의 범위 내에 들어온다. 10nm 또는 그 미만의 두께를 가지는 박막은 일반적으로 섬 모양으로 형성되고, 물질의 표면 에너지, 기판과의 고착 특성 및 기판 온도에 따라 불안정한 저항을 나타내어, 그 결과 재생 특성이 나빠진다. 이에 반하여, 만일 두께(t)가 1 ㎛ 또는 그 이상이면, 막의 스트레스가 증가하여 막이 벗겨질 가능성이 커진다. 게다가, 막을 형성하는데 더 긴 주기의 시간이 요구되고, 그 결과로 생산성이 나빠진다. 고-저항막(11)의 두께는 바람직하게 50 내지 500 nm의 범위내에 들어온다. 시트 저항 R(Ω/sq)은 ρ/t 이고, 고-저항막(11)의 고유 저항율 ρ는 시트저항 R(Ω/sq) 및 두께 t의 바람직한 범위를 고려하여, 바람직하게 0.1 Ωcm 내지 108Ωcm의 범위 내에 들어온다. 더 바람직한 범위에서 시트 저항 및 막 두께를 지정하기 위해, 고유 저항율 ρ는 바람직하게 102내지 106Ωcm로 정해진다.
상술한 바와 같이, 전류가 절연 부재(1)상에 형성된 고-저항막(11)에 흐르거나 또는 전체 디스플레이가 동작 중에 열을 발생하는 경우, 각각의 스페이서(1020)의 온도는 상승한다. 만일 고-저항막(11)의 저항 온도 계수(resistance temperature coefficient)가 큰 음의 값이면, 저항은 온도의 증가에 따라 감소한다. 그 결과, 스페이서(1020)에 흐르는 전류가 증가하여 온도가 증가한다. 전류는 전원의 제한을 넘어서 증가한다. 이 전류의 과도한 증가와 같은 것을 유발하는 저항 온도 계수는 절대값이 1% 또는 그 이상인 음의 값이라는 것이 경험적으로 공지되어 있다. 즉, 음의 값을 갖는 경우, 고-저항막의 상기 절대값의 저항 온도 계수는 바람직하게 -1% 미만으로 정해진다.
스페이서(1020)에서 대전 방지 특성을 가지는 고-저항막(11)에 대한 물질로서, 예를 들어, 금속 옥사이드가 사용된다. 금속 옥사이드 가운데 크롬 옥사이드, 니켈 옥사이드, 또는 구리 옥사이드가 바람직하게 사용된다. 이것은 이 옥사이드들이 비교적 낮은 2차 전자 방출 효율을 가지고, 콜드 캐소드 디바이스(1012)에 의해 방출된 전자가 스페이서(1020)와 충돌하더라도 쉽게 대전되지 않기 때문이다. 이러한 금속 옥사이드들 외에, 탄소 물질이 낮은 2차의 전자 방출 효율을 가지기 때문에 바람직하게 사용된다. 아모퍼스 탄소 물질은 높은 저항을 가지기 때문에, 스페이서(1020)의 저항이 원하는 값으로 쉽게 제어될 수 있다.
알루미늄-변이 금속 합금 질화물은 변이 금속의 조성을 조절함으로써 좋은 도전체의 저항으로부터 절연체의 저항까지 광범위한 저항 범위에서 제어될 수 있기 때문에 대전 방지 특성을 갖는 고-저항막(11)을 위한 또 다른 물질로서 바람직하다. 이 질화물은 디스플레이 장치(나중에 기술됨)의 제조 공정에서 저항이 단지 약간만 변화하는 안정한 물질이다. 또한, 이러한 물질은 -1% 미만의 저항 온도 계수를 가지므로 실제로 유용하게 사용될 수 있다. 변이 금속 원소로서, Ti, Cr, Ta 등이 유용하다.
합금 질화막은 스퍼터링, 질소 분위기에서의 반응성 스퍼터링, 전자 빔 증착, 이온 플레이팅(ion plating), 또는 이온-보조 증착과 같은 박막 형성 수단에 의해 절연 부재(1) 상에 형성된다. 금속 산화막은 산소가 질소대신 사용되는 것을 제외하고 같은 박막 형성 방법으로 형성된다. 그러한 금속 산화막은 또한 CVD 또는 알칼리산화물(alkoxide) 도포에 의해 형성될 수 있다. 탄소막은 피착, 스퍼터링, CVD, 또는 플라즈마 CVD에 의해 형성된다. 아모퍼스 막이 형성되어 질 때, 특히, 막형성 공정에서 수소가 대기중에 포함되거나, 또는 수소 가스가 막 형성 가스로 사용된다.
스페이서(1020)의 저-저항막(21a 및 21b)은 고 전위 측의 정면 플레이트(1017)(금속 후면(1019)등등)와 저-전위 측의 기판(1011)(열- 및 행-방향 배선(1013 및 1014)등등)에 고-저항막(11)을 전기적으로 접속하기 위해 형성된다. 저-저항막들(21 및 22)은 또한 이후에 중간 전극층(중간층)으로서 언급될 것이다. 중간 전극층(중간층)들은 하기에 기술된 바와 같이 여러 기능들을 가진다.
(1) 저-저항막들은 정면 플레이트(1017) 및 기판(1011)에 고-저항막들(11)을 전기적으로 접속하는 역할을 한다. 상술한 바와 같이, 고-저항막들은 스페이서(1020)의 표면이 충전되는 것을 방지하기 위해 형성된다. 그러나, 고-저항막(11)이 정면 플레이트(1017)(금속 후면(1019)등등) 및 기판(1011)(배선(1013 및 1014)등등)에 직접적으로 또는 결합 물질(31)을 통해 접속되는 경우, 연결 부분 사이의 경계면에 큰 접촉저항이 발생된다. 그 결과, 스페이서(1020)의 표면상에 생성된 전하들이 빨리 제거되지 않을 수 있다. 이를 방지하기 위해, 저-저항 중간층(21a 및 21b)이 스페이서(1020)의 접합면 또는 접합면에 접촉하는 측면 부분들 상에 형성되고, 정면 플레이트(1017), 기판(1011) 및 결합 물질(31)을 접촉시킨다.
(2) 저-저항막은 고-저항막들(11)의 전위 분포를 균일하게 만드는 역할을 한다.
콜드 캐소드 디바이스(1012)에 의해 방출된 전자들는 정면 플레이트(1017)와 기판(1011)도전 형성된 전위 분포에 따라 형성된 궤도들을 따른다. 전자 궤도들이 스페이서들(1020) 근처에서 방해되는 것을 방지하기 위해, 스페이서들(1020)의 전체 전위 분포들이 제어되어야 한다. 고-저항막들(11)은 정면 플레이트(1017)(금속 후면(1019)등등) 및 기판(1011)(배선(1013 및 1014)등등)에 직접적으로 또는 결합 물질(31)을 통해 접속될 때, 경계면의 접촉 저항에 기인하여 접속 부분 사이에 다양한 접속 상태들이 발생한다. 그 결과, 각각의 고-저항막의 전위 분포가 원하는 값으로부터 벗어날 수 있다. 이를 방지하기 위해, 저-저항 중간층들(21a 및 21b)이 정면 플레이트(1017) 및 기판과 접하는 스페이서 전체 길이(인접면 또는 인접면과 접촉하는 측면 부분)를 따라 형성된다. 각각의 중간층 부분에 원하는 전위를 인가함으로써, 각각의 고-저항막(11)의 전체 전위가 제어될 수 있다.
저-저항막들(21a 및 21b)에 대한 물질로서, 고-저항막(11)의 것보다 충분히 낮은 저항을 가지는 물질이 선택될 수 있다. 예를 들어, 이러한 물질은 Ni, Cr, Au, Mo, W, Pt, Ti, Al, Cu, 및 Pd, 물질들의 합금, Pd, Ag, Au, RuO2, 및 Pd-Ag 또는 금속 산화물 및 유리 등등과 같은 금속에 의해 구성된 인쇄 도전체, In2O3-SnO2와 같은 투명 도전체들, 그리고 폴리 실리콘과 같은 반도체 물질들로부터 적절하게 선택된다.
저-저항막들(21a 및 21b)의 물질에 대한 바람직한 조건들 중 하나는 산화(oxidization) 또는 응고(coagulation)와 같이 물질이 변화할 때 저항을 증가시키지 않고, 본 실시예의 이미지 형성 장치의 제조시에 용융 유리로 열처리 및 봉합하는 동안 고-저항막(11)을 가진 결합 부분에 어떠한 불완전한 대전을 일으키지 않는 특성을 가지는 것이다. 이런 관점에서, 저-저항막(21a 및 21b)에 대한 바람직한 물질로서, 귀금속, 예를 들면, 특히 백금이 유용하다. 이 경우에, 귀금속으로 만들어진 저-저항막(21a)은 절연 부재(1) 또는 고-저항막(11)에 대해 만족할 만한 고착 특성을 가지기 위해 Ti, Cr, 또는 Ta와 같은 금속 물질로 만들어진 수 nm 내지 수 십 nm의 두께를 갖는 층을 경유해 바람직하게 형성된다. 이 층을 기저층이라 불리운다.
저-저항막들(21a 및 21b)의 두께들은 바람직하게 10 nm 내지 1 ㎛의 범위내에 들어온다. 10 nm 또는 그 미만의 두께를 가지는 박막은 일반적으로 섬같은 모양으로 형성되고 불안정한 저항을 보이며, 결국 재생력이 나빠진다. 이에 반하여, 만약 두께가 1 ㎛ 또는 그 이상이면, 막 스트레스가 증가하여 막이 벗겨질 가능성이 증가한다. 게다가, 막을 형성하기 위해 더 긴 주기의 시간이 요구되고, 결국 생산성이 나빠진다. 저-저항막(21a 및 21b)의 두께는 바람직하게 50 내지 500nm의 범위내에 들어온다.
상술한 바와 같이, 고-저항막(11)을 고-전위측의 정면 플레이트(금속 후면(1019)등등)에 접속하기 위해 형성된 저-저항막(21a)은 바람직하게 결합 물질(31)에 대해 낮은 반응성을 갖는 물질로 만들어진다. 또한 이 경우에, 저-저항막(21a)은 스페이서의 최상면상에 백금막과 같은 귀금속막을 형성함으로써 바람직하게 얻어진다.
보호막(23)에 대한 바람직한 물질은 결합 물질(31)에 대하여 낮은 반응성을 갖는 물질이고 결합 물질(31)의 성분이 거기에 스며드는 것을 허용하지 않는다. 예를 들어, 보호막(23)에 대한 물질로서, 백금과 같은 귀금속이 저-저항막(21a)과 유사하게 사용될 수 있다. 이 경우에, 저-저항막(21a) 및 보호막(23)은 같은 부재로서 동시에 형성될 수 있다. 보호막(23) 물질로서는, AI2O3,SiO2,및 Ta2O5와 같은 매우 안정한 산화물 또는 Si3N4와 같은 질화물이 사용되어질 수 있다. 그러한 산화물 또는 질화물이 보호막(23)용으로 사용될 때, 보호막(23)의 저항은 매우 높아서, 결합 물질들(11) 및 고-저항막(11)이 서로 접촉하지 않는 한 대전 및 방전을 방지하는 관점에서 보호막의 노출 영역은 가능한 한 작게 지정된다.
기판(1011)(배선 1013 또는 1014 등등)에 대한 스페이서(1020)의 접촉 부분에 대해, 스페이서(1020)가 대기 압력에서 열- 또는 행-방향 배선(1013 또는 1014)들과 접촉하기 때문에, 다음과 같은 상황들이 바람직하게 고려된다. 특히 열- 및 행-방향 배선들(1013 및 1014)이 인쇄 또는 절연층(도시되지 않음)을 통해 서로 교차하는 다른 방법에 의해 1mm 이상의 두께로 형성되고, 물결 주름이 열- 및 행-방향 배선(1013 및 1014)사이의 접합 부분들에 형성되는 경우, 스트레스가 지역적으로 집중되는 경향이 있기 때문에 다음과 같은 상항들이 매우 효과적으로 된다.
스트레스의 집중에 기인한 스페이서(1020), 열- 및 행-방향 배선(1013 및 1014)등의 손상을 방지하기 위해, 저-저항막(21b)에 대한 물질은 스페이서 및 스페이서를 접촉시키는 배선(열- 또는 행-방향 배선)을 구성하는 물질들보다 더 소프트한 물질이 바람직하다.
도 19 및 20은 스페이서(1020)를 조립시키고 정면 플레이트(1017)에 고정시키고 기판(1011)측(배선 1013 또는 1014등등)에 접촉시키는데 있어서, 스트레스 접촉을 완화 효과를 설명하는 도면들이다. 도 19는 도 1과 동일한 것으로, 도 2에서 라인 A-A'를 따라 자른 단면도를 도시하고, 도 20은 도 2의 라인 C-C'를 따라 자른 단면도를 도시한다.
도 19에서, 스트레스가 쉽게 집중되는 부분들 중 하나는 기판(1011)측의 스페이서(1020)의 접합면(3b)과 측면 부분(5) 사이의 경계에 있는 가장자리 부분(A)이다. 소프트 물질로 만들어진 저-저항막(21b)으로 가장자리 부분(A)을 커버함으로써, 스트레스가 완화되어 스페이서(1020)의 손상을 방지할 수 있다.
도 20에서, 열-방향 배선(1013)은 행-방향 배선(1014) 및 절연층(1099)이 존재하는 부분에 돌출한 모양을 가진다. 스페이서들(1020)과 접한 접합 지점들 중에, 돌출의 끝부분(B부분)도 역시 스트레스가 쉽게 집중되는 부분이다. 소프트 물질로 만들어진 저-저항막(21b)으로 돌출한 끝부분(B부분)을 커버함으로써, 스트레스가 완화되어 스페이서(1020)의 손상을 방지할 수 있다.
도 1 및 2에 도시된 실시예에서, 저-저항막(21b)은 스페이서(1020)의 기판 역할을 하는 절연 부재(1)를 구성하는 물질 및 배선(1013)을 구성하는 물질보다 더 소프트한 물질로 만들어져 있다. 저-저항막(21b)용으로 사용되는 이러한 소프트 물질은 바람직하게 Pt, Pd, Rh와 같은 백금계 귀금속, Au 또는 Ag와 같은 귀금속, 또는 귀금속의 합금이다. 탄성적인 시스템으로서, 금 시스템, 백금 시스템, 및 은과 구리의 합금 시스템이 특히 유용하다. 다른 금속 또는 합금이 소프트 물질로서 사용될 수 있지만, 상술한 물질들이 더 바람직하다.
결합 물질(31)은 스페이서들(1020)을 정면 플레이트(1017)의 금속 후면(1019)에 전기적으로 접속하는데 만족할 만한 도전성을 가지는 것이 필요하다. 예를 들어, 도전성 접착제 또는 금속 파티클 또는 도전성 충전재(금속 도금에 의해 도전성 표면들을 가지는 세라믹 파티클)를 포함하는 도전성 용융 유리가 적합하게 사용된다.
디스플레이 패널의 외부 단자들 Dx1 내지 DxM, Dy1 내지 DyN, 및 Hv는 디스플레이 패널을 도시되지 않은 전기회로에 전기적으로 접속하기 위해 밀폐 구조에 제공된 전기 접속 단자들이다. 단자들 Dx1 내지 DxM은 멀티 전자 소스의 열-방향 배선들(1013)에, 단자들 Dy1 내지 DyN은 행-방향 배선들(1014)에, 그리고 단자 Hv는 정면 플레이트의 금속 후면(1019)에 전기적으로 접속된다.
밀폐 용기를 비우기 위해, 밀폐 용기를 형성한 후, 배기 파이프 및 진공 펌프(둘다 도시되지 않음)가 연결되고, 밀폐 용기가 약 10-7Torr의 진공으로 비워진다. 그 후에, 배기 파이프가 봉합된다. 밀폐 용기에서 상기 진공을 유지하기 위해, 게터막(getter film)(도시되지 않음)이 봉합 전/후 즉시 밀폐 용기내 미리 정해진 위치에 형성된다. 게터막은, 예를 들어 주로 Ba로 구성된 게터 물질을 히팅 및 증착, 가열 또는 RF 가열함에 의해 형성된 막이다. 게터막의 흡입 효과는 용기내에 1 × 10-5또는 1 × 10-7Torr의 진공을 유지시킨다.
상기 디스플레이 패널을 사용하는 이미지 디스플레이 장치에서, 전압들이 외부 단자들(Dx1 내지 DxM 및 Dy1 내지 DyN)을 통해 콜드 캐소드 디바이스(1012)에 인가될 때, 전자들이 콜드 캐소드 디바이스들에 의해 방출된다. 동시에, 수 백 볼트 내지 수 천 볼트의 고전압이 외부 단자(Hv)를 통해 금속 후면(1019)에 인가되어 방출된 전자들이 정면 플레이트(1017)의 내부면과 충돌하도록 가속된다. 이러한 동작으로, 형광막(1018)을 구성하는 각각의 칼라 형광 물질이 여기되어 이미지를 디스플레이하도록 빛을 방사한다.
본 발명의 실시예에서 콜드 캐소드 디바이스인 각각의 표면-도전 방출형 방출 소자(1012)에 인가될 전압은 통상적으로 약 12 내지 16 V로 지정되고, 금속 후면(1019)과 콜드 캐소드 디바이스(1012) 사이의 거리(d)는 약 0.1 mm 내지 8 mm로, 그리고 금속 후면(1019)과 콜드 캐소드 디바이스(1012)에 인가되는 전압은 약 0.1 kV 내지 10 kV로 지정된다.
이상에서 본 발명의 실시예에 따른 디스플레이 패널의 기본적인 배열, 그것의 제조 방법, 및 이미지 디스플레이 장치가 간단히 기술되었다.
<멀티 전자 소스의 제조 방법>
본 실시예의 디스플레이 패널에 사용된 멀티 전자 소스의 제조 방법이 아래에 설명될 것이다. 본 실시예의 이미지 디스플레이 장치에 사용된 멀티 전자 소스의 제조에 있어서, 전자 소스가 콜드 캐소드 디바이스들을 단순 매트릭스 형태로 배열함으로써 얻을 수 있는 한, 각각의 표면-도전 방출형 방출 소자를 위한 임의의 물질, 모양, 그리고 제조 방법이 사용될 수 있다. 그러므로, 표면-도전 방출형 방출 소자들, FE 타입 디바이스들, 또는 MIM 타입 디바이스들과 같은 콜드 캐소드 디바이스들이 사용될 수 있다.
넓은 디스플레이 영역을 갖는 저렴한 디스플레이 장치가 요구되는 환경하에서, 이 콜드 캐소드 디바이스들 가운데, 표면-도전 방출형 방출 소자가 특히 바람직하다. 더 구체적으로, FE 타입 디바이스의 전자 방출 특성은 이미터 콘(emitter cone)과 게이트 전극의 상대적인 위치들과 모양들에 의해 대단히 많이 영향을 받고, 그리하여 이 디바이스를 제조하는데에 높은-정밀도의 제조 기술이 요구된다. 이것은 넓은 디스플레이 영역과 낮은 제조 비용을 달성하는데에 불리한 요인을 준다. MIM 타입 디바이스에 따르면, 절연층과 상부 전극의 두께들이 감소되어야 하고 균일해야 한다. 이것도 또한 넓은 디스플레이 영역과 저비용을 달성하는데에 블리한 요인을 준다. 이와 대조적으로, 표면 도전 에미션 타입 방출 소자는 상대적으로 간단한 제조 방법에 의해 제조될 수 있어서, 디스플레이 영역의 증가와 제조 비용의 감소가 달성될 수 있다. 본 발명자들은, 또한 표면 도전 방출형 방출 소자 가운데, 전자 방출 부분 또는 미세 입자막으로 구성된 그 주변 영역을 갖는 전자 방출 소자가 전자 방출 특성에서 우수하고 쉽게 제조될 수 있음을 발견하였다. 그러므로 그러한 디바이스는 고-휘도, 넓은-스크린을 갖는 이미지 디스플레이 장치의 멀티 전자 소스에 가장 적합하게 사용될 수 있다. 이런 이유에서, 본 실시예의 디스플레이 패널에서는, 각각 전자 방출 부분 또는 미세 입자막으로 된 그 주변 부분을 갖는 표면-도전 방출형 방출 소자들이 사용된다. 그 기본 구조, 제조 방법, 그리고 바람직한 표면-도전 방출형 방출 소자의 특성이 우선 설명될 것이다.단순 매트릭스 형태로 배선된 많은 디바이스들을 갖는 멀티 전자 소스의 구조는 나중에 설명될 것이다.
<바람직한 표면-도전 방출형 방출 소자의 구조와 바람직한 제조 방법>
각각이 전자 방출 부분 또는 미세 입자막으로 된 그 주변 영역을 갖는 표면-도전 방출형 방출 소자들의 전형적인 예들은 두 개 타입들, 즉, 플랫형 및 스텝형 타입들(flat and step types)의 디바이스들을 포함한다.
<플랫형 표면-도전 방출형 방출 소자>
첫째로, 플랫형 표면-도전 방출형 방출 소자의 구조와 제조 방법이 설명될 것이다.
도 7a 및 7b는 각각 플랫형 표면-도전 방출형 방출 소자의 구조를 설명하기 위한 평면도 및 단면도이다.
도 7a 및 7b를 참조하면, 참조 번호 1101은 기판을 나타내고; 1102 및 1103은 디바이스 전극들을 나타내고; 1104는 도전성 박막을 나타내고; 1105는 형성 공정에 의해 형성된 전자 방출 부분을 나타내고; 1113은 활성화 공정에 의해 형성된 박막을 나타낸다.
기판(1101)으로서는, 예를 들면 석영 글래스 및 소다-라임 글래스와 같은 다양한 글래스 기판들, 예를 들면 알루미나와 같은 다양한 세라믹 기판들, 또는 그 위에 형성된 절연층을 구비한 임의의 상기 기판들이 사용될 수 있다. 기판(1101)에 평행하고 서로 반대되게 제공된 디바이스 전극들(1102와 1103)은 도전성 물질들을 포함한다. 예를 들어, Ni, Cr, Au, Mo, W, Pt, Ti, Cu, Pd, 그리고 Ag, 또는이 금속들의 합금들과 같은 금속 물질, 그렇지 않으면 In2O3-SnO2와 같은 금속 산화물들 또는 폴리 실리콘과 같은 반도체 물질 가운데 임의의 물질이 사용될 수 있다. 이 전극들(1102와 1103)은 진공-증착과 같은 막-형성 기술과 포토리소그래피 또는 에칭과 같은 패터닝 기술의 조합에 의해 쉽게 형성될 수 있지만, 프린팅 기술과 같은 임의의 다른 방법이 사용될 수 있다.
전극들(1102와 1103)의 모양은 전자 방출 소자의 응용 대상에 따라 적합하게 디자인된다. 일반적으로, 전극들 사이의 간격 L은 수백 Å에서부터 수백 ㎛까지의 범위에서 적절한 값을 선택함으로써 디자인된다. 디스플레이 장치에 가장 바람직한 범위는 수 ㎛에서부터 수십 ㎛까지이다. 전극 두께 d에 대해서는, 수백 Å에서부터 수 ㎛까지의 범위에서 적절한 값이 선택된다.
도전성 박막(1104)은 미세 입자막을 포함한다. 이 "미세 입자막"은 막-구성 부재들로서 많은 미세 입자들(입자들의 모임들(masses of particles)을 포함함)을 포함하는 막이다. 미시적인 관점에서, 일반적으로 개개의 입자들은 막 내에 미리 지정된 간격을 두고, 또는 서로서로에 접촉하게, 또는 서로서로와 오버랩되어 존재한다. 하나의 입자는 수 Å에서부터 수천 Å까지의 범위 내의 직경을 갖는다. 바람직하게, 이 직경은 10 Å에서부터 2000 Å까지의 범위 이내이다. 이 막의 두께는 다음과 같은 조건들을 고려하여 적절하게 지정된다. 디바이스 전극들(1102와 1103)에의 전기 접속에 대한 필수 조건, 나중에 설명될 형성 공정에 대한 조건, 나중에 설명될 미세 입자막 자체의 전기 저항을 적절한 값으로 지정하는데 대한 조건등이 그것이다. 구체적으로, 이 막의 두께는 수 Å으로부터 수천 Å까지의 범위에서 지정되고, 더 구체적으로는, 10 Å 내지 500 Å으로 지정된다.
미세 입자막 형성용으로 사용되는 물질들은, 예를 들면, Pd, Pt, Ru, Ag, Au, Ti, In, Cu, Cr, Fe, Zn, Sn, Ta, W 및 Pb와 같은 금속들과, PdO, SnO2, In2O3, PbO 및 Sb2O3와 같은 산화물들과, HfB2, ZrB2, LaB6, CeB6, YB4와 같은 붕화물들과, TiC, ZrC, HfC, TaC, SiC 및 WC와 같은 탄화물들과, GdB4와, TiN, ZrN 그리고 HfN과 같은 질화물들과, Si 및 Ge와 같은 반도체들과, 그리고 카본들이다. 임의의 적합한 물질(들)이 적합하게 선택된다.
상술한 바와 같이, 도전성 박막(1104)은 미세 입자막으로 형성되고, 이 막의 시트 저항(sheet resistance)은 103에서부터 107(Ω/sq)까지의 범위 내에 들어가도록 지정된다.
도전성 박막(1104)이 디바이스 전극들(1102 및 1103)에 접속되는 것이 바람직하기 때문에, 그들은 서로 한 부분에서 오버랩(overlap)되도록 배치된다. 도 7b에서, 각각의 부분들은, 최하부로부터, 기판(1101), 디바이스 전극들(1102 및 1103), 그리고 도전성 박막(1104)의 순서로 오버랩된다. 이 오버랩핑 순서는 최하부로부터, 기판(1101), 도전성 박막(1104), 그리고 디바이스 전극들(1102 및 1103)일 수 있다.
전자 방출 부분(1105)은 도전성 박막(1104)의 일부에 형성된 피져화된 부분(fisured portion)이다. 전자 방출 부분(1105)은 주변의 도전성 박막보다 더높은 저항 특성을 갖는다. 이 피져는 도전성 박막(1104)에 대해 나중에 논의될 형성 공정에 의해 형성된다. 어떤 경우들에서는, 수 Å 내지 수백 Å의 반경을 갖는 입자들이 피져화된 부분 내에 배열된다. 전자 방출 부분의 실제적인 위치와 모양을 정확하게 도시하는 것이 어렵기 때문에, 도 7a 및 도 7b는 피져화된 부분을 개략적으로 나타낸다. 박막(1113)은 바람직하게 그라파이트 모노크리스탈린, 그라파이트 폴리크리스탈린, 아모퍼스 카본, 또는 그들의 믹스쳐이고, 그 두께는 500 Å 또는 그 이하이고, 더 바람직하게, 300 Å 또는 그 이하이다.
박막(1113)의 실제적인 위치와 모양을 정확하게 도시하는 것이 어렵기 때문에, 도 7a 및 도 7b는 이 막을 개략적으로 나타낸다. 도 7a는 박막(1113)의 일부가 제거된 곳에 있는 이 디바이스를 나타낸다.
표면-도전성 방출형 방출 소자의 바람직한 기본 구조는 아래에 설명되는 바와 같다. 본 실시예에 있어서, 이 디바이스는 다음의 구성을 갖는다.
기판(1101)은 소다-라임 글래스와, 디바이스 전극들(1102 및 1103), Ni 박막을 포함한다. 전극 두께 d는 1000 Å이고 전극 간격 L은 2 ㎛이다.
미세 입자막의 주물질은 Pd 또는 PdO이다. 미세 입자막의 두께는 약 100 Å이고, 그 폭 W은 100 ㎛이다.
그 다음에는, 바람직한 플랫형 표면-도전 방출형 방출 소자의 제조 방법이 표면-도전 방출형 방출 소자의 제조 공정을 나타내는 단면도들인 도 8a 내지 도 8d를 참조하여 설명될 것이다. 참조 번호들은 도 7a 및 7b의 그것들과 동일함에 주의한다.
(1) 우선, 도 8a에 도시된 바와 같이, 디바이스 전극들(1102 및 1103)이 기판(1101) 상에 형성된다. 전극들(1102 및 1103)의 형성에 있어서, 첫째, 기판(1101)이 세정제, 순수한 물 그리고 유기 솔벤트로써 완전히 씻겨진 다음, 디바이스 전극들의 물질이 거기에 피착된다. 피착 방법으로서, 진공 증착 및 스퍼터링과 같은 막-형성 기술이 사용될 수 있다.
그 후에, 피착된 전극 물질에 대해 포토리소그래피 에칭 기술을 사용한 패터닝이 수행된다. 그리하여, 도 8a에 도시된 디바이스 전극들(1102 및 1103)이 형성된다.
(2) 그 다음으로, 도 8b에 도시된 바와 같이, 도전성 박막(1104)이 형성된다.
도전성 박막(1104)의 형성에 있어서, 우선, 유기 금속 솔벤트가 도 8a의 기판에 가해지고, 그런 다음 가해진 솔벤트가 건조되고 소결(sinter)되어, 미세 입자막이 형성된다. 그 후, 미세 입자막이 포토리소그래피 에칭 방법에 의해 미리 지정된 모양으로 패턴된다. 이 유기 금속 솔벤트는 미세 입자들의 물질을 포함하는 유기 금속 컴파운드의 솔벤트를 의미하며, 도전성 박막의 형성에 사용되고, 본 실시예에서는 Pd가 그 주성분이다. 하지만, 본 실시예에 있어서, 유기 금속 솔벤트의 공급은 디핑(dipping)에 의해 만들어지고, 스피너(spinner) 방법 및 스프레잉(spraying) 방법과 같은 임의의 다른 방법이 사용될 수 있다.
미세 입자들로 만들어진 도전성 박막(1104)의 막-형성 방법으로서, 본 실시예에서 사용된 유기 금속 솔벤트의 공급(applying)은 진공 증착 방법, 스퍼터링 방법 또는 화학적 증기-상 축적 방법(chemical vapor-phase accumulation method)과 같은 임의의 다른 방법으로 대체될 수 있다.
(3) 그런 다음, 도 8c에 도시된 바와 같이, 형성 공정을 위해 전원(1110)으로부터 적당한 전압이 디바이스 전극들(1102 및 1103) 사이에 인가되고, 그리고 나서 형성 공정이 수행되어, 전자 방출 부분(1105)이 형성된다. 여기서 형성 공정은 도전성 박막(1104)의 일부를 적절하게 파괴(destroy), 변형(deform) 또는 변질(deteriorate)시키기 위한, 도 8b에 도시된 바와 같은 미세 입자막으로 형성된 도전성 박막(1104)의 전기적 에너자이제이션(electric energization)으로서, 이 막을 변화시켜 전자 방출에 적합한 구조를 갖도록 한다. 도전성 박막(1104)에서, 전자 방출을 위해 변화된 이 부분(전자 방출 부분, 1105)은 그 박막 내에 적당한 피져를 갖는다. 전자 방출 부분(1105)을 갖는 이 박막(1104)을 형성 공정 이전의 그 박막과 비교하면, 디바이스 전극들(1102 및 1103) 사이에서 측정된 전기적 저항이 대단히 증가되었다.
형성 공정에서의 대전 방법(electrification method)은 형성 전원으로부터 인가되는 적당한 전압 파형의 일예를 나타낸 도 9를 참조하여 더 상세히 설명될 것이다.
바람직하게, 도전성 박막의 미세 입자막을 형성하는 경우에, 펄스-형 전압이 사용된다. 이 실시예에서는, 도 9에 도시된 바와 같이, 펄스 폭 T1을 갖는 삼각-파 펄스가 펄스 간격 T2를 갖고 연속적으로 인가된다. 인가시, 삼각-파 펄스의 파 피크 값 Vpf는 연속적으로 증가된다.
또한, 전자 방출 부분(1105)의 형성 상태를 모니터하기 위해 모니터 펄스 Pm이 적당한 간격들을 두고 삼각-파 펄스들 사이에 삽입되고, 이 삽입시에 흐르는 전류가 검류계에 의해 측정된다.
본 실시예에서는, 10-5Torr 진공 분위기에서, 펄스 폭 T1이 1 msec로 지정되고; 펄스 간격 T2가 10msec로 지정된다. 파의 피크 값 Vpf는 각 펄스당 0.1 V씩 증가된다. 5개의 펄스들의 삼각-파가 인가될 때마다, 모니터 펄스 Pm이 삽입된다. 형성 공정에의 악-영향을 피하기 위해, 모니터 펄스의 Vpm은 0.1V로 지정된다. 디바이스 전극들(1102 및 1103) 사이의 전기적 저항이 1 × 106Ω으로 되면, 즉, 모니터 펄스의 인가시 검류계(1111)에 의해 측정된 전류가 1 × 10-7A 또는 그 이하로 되면, 형성 공정의 대전이 중지된다.
상기 형성 방법은 본 실시예의 표면-도전 방출형 방출 소자에 바람직하다는 것을 주목한다. 표면-도전 방출형 방출 소자의 디자인을 변화시키는 경우에, 예를 들어, 미세 입자막의 물질 또는 두께, 또는 디바이스 전극 간격 L 및 대전에 대한 조건들은 디바이스 디자인의 변화에 따라 바람직하게 변화될 수 있다.
(4) 다음으로, 도 8d에 도시된 바와 같이, 활성화 전원(1112)으로부터 디바이스 전극들(1102 및 1103) 사이에 적당한 전압이 인가되어, 전자 방출 특성을 향상시키기 위한 활성화 공정이 수행된다. 여기서 이 활성화 공정은, 카본 또는 카본 컴파운드 물질을 전자 방출 부분(1105) 주위에 피착하기 위해, 적당한 조건(들)에서, 형성 공정에 의해 형성된 도 8c에 도시된 전자 방출 부분(1105)을 대전시키는 것이다( 도 8d에서, 피착된 카본 또는 카본 컴파운드 물질은 물질 (1113)로서 도시된다). 이 전자 방출 부분(1105)을 활성화 공정 이전의 그것과 비교하면, 똑같은 인가 전압에서 방출 전류가, 일반적으로 100 배 또는 그 이상으로 된다.
이 활성화는, 진공 분위기 내에 존재하는 유기 컴파운드(들)로부터 주로 파생된 카본 또는 카본 컴파운드를 축적하기 위해, 10-2또는 10-5Torr 진공 분위기에서 전압 펄스를 주기적으로 인가함으로써 만들어진다. 이 축적된 물질(1113)은 그라파이트 모노크리스탈린, 그라파이트 폴리크리스탈린, 아모퍼스 카본 또는 그것의 믹스쳐 가운데 임의의 것이다. 축적된 물질(1113)의 두께는 500 Å 또는 그 이하이고, 더 바람직하게는 300 Å 또는 그 이하이다.
이 활성화 공정에서의 대전 방법은 활성화 전원(1112)으로부터 인가된 적당한 전압 파형의 일예를 나타낸 도 10a를 참조하여 더 상세히 설명될 것이다. 본 예에서는 사각-파 전압 Va가 14V로; 펄스 폭 T3이 1msec로; 그리고 펄스 간격 T4가 10msec로 지정된다. 상기 대전 조건들은 본 실시예의 표면-도전 방출형 방출 소자에 적합하다는 것을 주목한다. 표면-도전 방출형 방출 소자의 디자인을 바꾸는 경우, 대전 조건들은 디바이스 디자인 변화에 따라 바람직하게 변화된다.
도 8d에, 참조 번호 1114는 표면-도전 방출형 방출 소자로부터 방출된 방출 전류 Ie를 캡쳐하기 위해, 직류(DC) 고전압 전원(1115) 및 검류계(1116)에 접속된 애노드 전극(anode electrode)을 나타낸다. 활성화 공정 이전에 기판(1101)이 디스플레이 패널에 결합된 경우, 디스플레이 패널의 형광 표면 상의 Al막이 애노드전극(1114)으로서 사용된다. 활성화 전원(1112)으로부터 전압을 인가하면서, 검류계(1116)는 방출 전류 Ie를 측정하여, 활성화 전원(1112)의 동작을 제어하기 위해, 활성화 공정 과정을 모니터한다. 도 10b는 검류계(1116)에 의해 측정된 방출 전류 Ie의 일예를 나타낸다.
활성화 전원(1112)으로부터 펄스 전압의 인가가 이와 같은 방식으로 시작되면, 시간이 지남에 따라 방출 전류 Ie가 증가하여, 점차 포화 상태에 이르고, 그 런 다음 거의 전혀 증가하지 않는다. 실질적인 포화 지점에서, 활성화 전원(1112)으로부터의 전압 인가가 중단되고, 활성화 공정이 중단된다.
상기 대전 조건들은 본 실시예의 표면-도전 방출형 방출 소자에 바람직하다는 것을 주의한다. 표면-도전 방출형 방출 소자의 디자인을 바꾸는 경우, 그 조건들은 디바이스 디자인의 변화에 따라 바람직하게 변화될 수 있다.
상술한 바와 같이, 도 8e에 도시된 바와 같은 표면-도전 방출형 방출 소자가 제조된다.
<스텝형 표면-도전 방출형 방출 소자>
다음으로, 전자 방출 부분 또는 그의 주변 부분이 미세 입자막으로 형성된 표면-도전 방출형 방출 소자의 또 다른 전형적인 구조, 즉, 스텝 형태의 표면-도전 방출형 방출 소자가 설명될 것이다.
도 11은 스텝형 표면-도전 방출형 방출 소자의 기본 구조를 나타내는 개략적인 단면도이다.
도 11을 참조하면, 참조 번호 1201은 기판을 나타내고; 1202 및 1203은 디바이스 전극들을 나타내고; 1206은 전극들(1202 및 1203) 사이에 높이 차이를 만드는 스텝-형성 부재를 나타내고; 1204는 미세 입자막을 사용하는 도전성 박막을 나타내고; 1205는 형성 공정에 의해 형성된 전자 방출 부분을 나타내고; 그리고 1213은 활성화 공정에 의해 형성된 박막을 나타낸다.
스텝형 표면-도전 방출형 방출 소자와 상술한 플랫형 표면-도전 방출형 방출 소자 사이의 차이점은 디바이스 전극들 중의 하나가( 본 예에서는 1202) 스텝-형성 부재(1206) 상에 제공되고 도전성 박막(1204)이 스텝-형성 부재(1206)의 측면을 덮는다는 것이다. 도 7a 및 7b의 디바이스 간격 L은 이 구조에 있어서 스텝-형성 부재(1206)의 높이에 해당하는 높이 차이 Lst로서 지정된다. 기판(1201)과, 디바이스 전극들(1202 및 1203)과, 미세 입자막을 사용하는 도전성 박막은 플랫형 표면-도전 방출형 방출 소자의 설명에서 주어진 물질들을 포함할 수 있다는 것을 주의한다. 또한, 스텝-형성 부재(1206)는 SiO2와 같은 전기적 절연 물질을 포함한다.
다음으로, 스텝형 표면-도전 방출형 방출 소자의 제조 방법이 그 제조 공정들을 나타내는 단면도들인 도 12a 내지 12f를 참조하여 설명될 것이다. 이 도면들에서, 각 부분들의 참조 번호들은 도 10의 그것들과 동일하다.
(1) 우선, 도 12a에 도시된 바와 같이, 디바이스 전극(1203)이 기판(1201) 상에 형성된다.
(2) 다음으로, 도 12b에 도시된 바와 같이, 스텝-형성 부재를 형성하기 위한 절연층(1206)이 피착된다. 이 절연층(1206)은 예를 들어 SiO2의 축적에 의해, 또는스퍼터링 방법에 의해 형성될 수 있지만, 이 절연층은 진공 증착 방법 또는 프린팅 방법과 같은 막-형성 방법에 의해 형성될 수도 있다.
(3) 다음으로, 도 12c에 도시된 바와 같이, 디바이스 전극(1202)이 절연층(1206) 상에 형성된다.
(4) 그 다음으로, 도 12d에 도시된 바와 같이, 도 12c의 절연층(1206)의 일부가 디바이스 전극(1203)을 노출시키기 위해 예를 들어 에칭 방법을 사용하여 제거된다.
(5) 그 다음으로, 도 12e에 도시된 바와 같이, 도전성 박막(1204)이 미세 입자막을 사용하여 형성된다. 이 형성시, 상술한 플랫형 디바이스 구조와 유사한, 공급 방법(applying methode)과 같은 막-형성 기술이 사용된다.
(6) 그 다음으로, 플랫형 디바이스 구조와 유사한 형성 공정이 전자 방출 부분(1205)을 형성하기 위해 수행된다. ( 도 8c를 사용하여 설명된 것과 유사한 형성 공정이 수행될 수 있다).
(7) 그 다음으로, 플랫형 디바이스 구조와 유사한 활성화 공정이 전자 방출 부분 주위에 카본 또는 카본 컴파운드를 피착하기 위해 수행된다(도 8d를 사용하여 설명된 것과 유사한 활성화 공정이 수행될 수 있다).
상술한 바와 같이, 도 12f에 도시된 스텝형 표면-도전 방출형 방출 소자가 제조된다.
<디스플레이 장치에 사용된 표면-도전 방출형 방출 소자의 특성>
플랫형 표면-도전 방출형 방출 소자의 구조 및 제조 방법과 스텝형 표면-도전 방출형 방출 소자의 그것들은 상술한 바와 같다. 이어서, 디스플레이 장치에 사용된 방출 소자의 특성이 아래에 설명될 것이다.
도 13은 본 실시예의 디스플레이 장치에 사용된 이 디바이스의 [방출 전류 Ie] 대 [디바이스 전압(즉, 이 디바이스에 인가되는 전압) Vf] 특성과 [디바이스 전류 If] 대 [디바이스 인가 전압 Vf] 특성을 나타낸다. 디바이스 전류 If와 비교하여, 방출 전류 Ie는 매우 작아서, 디바이스 전류 If에 대한 것과 같은 수치에 의해 방출 전류를 도시하는 것은 어렵다는 것에 주의한다. 게다가, 이 특성들은 이 디바이스의 크기 또는 모양과 같은 디자인 변수들의 변화에 기인하여 변화한다. 이런 이유들 때문에, 도 13의 그래프에 있는 두 라인들은 각각 임의의 단위들(arbitrary units)로 주어진다.
방출 전류 Ie에 관하여 보면, 디스플레이 장치에 사용된 이 디바이스는 다음과 같은 세가지 특성들을 갖는다.
첫째, "드레숄드 전압 Vth"로서 언급되는 미리 정해진 레벨 또는 그 이상이 디바이스에 인가되면, 방출 전류 Ie가 급격하게 증가되지만, 드레숄드 전압 Vth보다 더 낮은 전압에서는 방출 전류 Ie가 거의 검출되지 않는다. 그것은, 방출 전류 Ie에 대해, 이 디바이스가 뚜렷한 드레숄드 전압 Vth에 기초된 비선형적인 특성을 갖는다는 것이다.
둘째, 방출 전류 Ie는 디바이스 인가 전압 Vf에 따라 변화한다. 이에 따라, 방출 전류 Ie는 이 디바이스 전압 Vf의 변화에 의해 제어될 수 있다.
셋째, 방출 전류 Ie는 표면-도전 방출형 방출 소자에 디바이스 전압 Vf의 인가에 응답하여 빠르게 출력된다. 따라서, 디바이스로부터 방출될 전자들의 전기적 전하량은 디바이스 전압 Vf의 인가 주기를 변화시킴에 의해 제어될 수 있다.
상기 세가지 특성들을 구비한 표면-도전 방출형 방출 소자는 디스플레이 장치에 바람직하게 적용된다. 예를 들면, 디스플레이 스크린의 픽셀들 갯수에 따라 제공된 많은 수의 상기 디바이스들을 갖는 디스플레이 장치에 있어서, 만일 상기 첫 번째 특성이 활용된다면, 디스플레이 스크린의 연속적인 스캐닝에 의한 디스플레이가 가능하다. 이것은 드레숄드 전압 Vth 또는 그 이상의 전압이 구동되는 디바이스에 알맞게 인가되는 반면, 드레숄드 전압 Vth보다 더 낮은 전압이 선택되지 않은 디바이스에 인가됨을 의미한다. 이런 방식으로, 구동 디바이스를 연속적으로 바꾸는 것은 디스플레이 스크린의 연속적인 스캐닝에 의한 디스플레이를 가능하게 해준다.
또한, 방출 휘도는 상기 둘째 또는 셋째 특성의 활용에 의해 제어될 수 있는데, 이것은 멀티-그레이데이션 디스플레이(multi-gradation display)를 가능하게 해준다.
<단순 매트릭스로 배선된 많은 디바이스들을 구비한 멀티 전자 소스의 구조>
이어서, 단순-매트릭스 배선으로 기판 상에 배열된 상술한 표면-도전 방출형 방출 소자들을 갖는 멀티 전자 소스의 구조가 아래에 설명될 것이다.
도 3은 도 2의 디스플레이 패널에 사용된 멀티 전자 소스의 평면도이다. 기판(1011) 상에 도 7a 및 도 7b에 도시된 것과 같은 표면-도전 방출형 방출 소자들이 있다. 이 디바이스들은 열-방향 배선(1013) 및 행-방향 배선(1014)를 구비한단순 매트릭스 형태로 배치된다. 배선들(1013 과 1014)의 교차점에서, 도시되지 않은 절연층이 이 배선들 사이에 형성되어, 전기적인 분리를 유지한다.
도 4는 도 3의 라인 B - B'을 따라 자른 단면도를 나타낸다.
그러한 구조를 갖는 멀티 전자 소스는 열- 및 행-방향 배선들(1013 및 1014)과, 도시되지 않은 상호-전극 절연층들과, 디바이스 전극들과, 그리고 기판 상의 표면-도전 방출형 방출 소자들의 도전성 박막들을 형성한 다음, 이 열- 및 행-방향 배선들(1013 및 1014)을 통해 각 디바이스들에 전기를 공급하여, 나중에 설명될 형성 공정 및 역시 나중에 설명될 활성화 공정을 수행함에 의해 제조된다는 것에 주목한다.
도 14는 NTSC 스킴의 텔레비젼 신호를 근거로 텔레비젼 디스플레이를 수행하기 위한 구동 회로의 개략적인 배열을 나타내는 블록도이다. 도 14를 참조하면, 디스플레이 패널(1701)은 상술한 디스플레이 패널에 해당한다. 이 패널은 상술한 바와 같은 방식으로 제조되고 작동한다. 스캐닝 회로(1702)는 디스플레이 라인들을 스캔한다. 콘트롤 회로(1703)은 스캐닝 회로에 입력될 신호들 및 그와 같은 것들을 발생한다. 쉬프트 레지스터(1704)는 데이터를 라인들의 단위들로 쉬프트한다. 라인 메모리(1705)는 쉬프트 레지스터로부터의 1-라인 데이터를 변조 신호 발생기(1707)에 입력한다. 싱크 신호 분리 회로(sync signal separation circuit, 1706)는 싱크 신호를 NTSC 신호에서 분리한다.
도 14의 각 구성 성분의 기능은 아래에 상세히 설명될 것이다.
디스플레이 패널(1701)은 단자들 Dx1 내지 DxM 및 Dy1 내지 DyN과 고-전압단자 Hv를 통해 외부 전기 회로에 접속된다. 디스플레이 패널(1701) 내의 멀티 전자 소스, 즉, 라인들의 단위로(n개 디바이스들을 단위로) M×N 매트릭스로 배선된 콜드 캐소드 디바이스들을 연속적으로 구동하기 위한 스캐닝 신호들이 단자들 Dx1 내지 DxM에 인가된다. 상기 스캐닝 신호들에 의해 선택된 한 라인에 해당하는 n개 디바이스들로부터 출력되는 전자 빔들을 제어하기 위해 변조 신호들이 단자들 Dy1 내지 DyN에 인가된다. 예를 들어, DC 전압 소스 Va로부터 5kV의 DC 전압이 고-전압 단자 Hv에 인가된다. 이 전압은 멀티 전자 소스로부터 출력된 전자 빔들에 형광 물질들을 여기시키는데 충분한 에너지를 주기 위한 가속 전압이다.
스캐닝 회로(1702)가 다음에 설명될 것이다. 이 회로는 도 14의 참조 부호 S1 내지 SM에 의해 나타낸 M개 스위칭 소자들을 합체시킨다. 각 스위칭 소자는 DC 전압 소스 Vx로부터의 출력 전압과 0V의 그라운드 레벨 가운데 하나를 선택하는 역할을 하고, 디스플레이 패널(1701)의 단자들 Dx1 내지 DxM 가운데 대응하는 하나와 전기적으로 접속된다. 스위칭 소자들 S1 내지 SM은 콘트롤 회로(1703)로부터 출력된 제어 신호 TSCAN에 근거하여 작동한다. 실제로, 이 회로는 FET들과 같은 스위칭 소자들과 결합하여 쉽게 형성될 수 있다. 스캔되지 않는 디바이스에 인가될 구동 전압이 전자 방출 드레숄드 전압 Vth 또는 그 이하의 전압으로 지정되는 것과 같이, DC 전압 소스 Vx는 일정 전압을 출력하기 위해 도 13의 전자 방출 소자의 특성을 근거로 지정된다.
콘트롤 회로(1703)는 외부 입력 이미지 신호에 근거하여 적절한 디스플레이를 수행할 수 있도록 각 구성 성분들의 동작들을 서로 조화시키는 역할을 한다.콘트롤 회로(1703)는 다음에 설명될 싱크 신호 분리 회로(1706)로부터 보내진 싱크 신호 TSYNC를 근거로 각 구성 성분들에 대한 제어 신호들 TSCAN, TSFT, TMRY를 발생한다. 싱크 신호 분리 회로(1706)는 외부에서 입력된 NTSC 텔레비젼 신호로부터 싱크 신호 성분 및 휘도 신호 성분을 분리하기 위한 회로이다. 공지된 바와 같이, 이 회로는 주파수 분리(필터) 회로를 사용하여 쉽게 형성될 수 있다. 싱크 신호 분리 회로(1706)에 의해 분리된 싱크 신호는, 공지된 바와 같이, 수직 및 수평 싱크 신호들로 구성된다. 이 경우에서는, 설명상의 편의를 위해, 싱크 신호가 도 14에 신호 TSYNC로서 도시된다. 텔레비젼 신호로부터 분리된 이미지의 휘도 신호 성분은 설명상의 편의를 위해 신호 DATA로서 표현된다. 이 신호는 쉬프트 레지스터(1704)에 입력된다.
쉬프트 레지스터(1704)는 타임-시리즈 방식(time-series manner)으로 직렬로 입력되는 신호 DATA에 대해 이미지의 라인들의 단위들별로 직렬/병렬 변환(serial/paraallel conversion)을 수행한다. 쉬프트 레지스터(1704)는 콘트롤 회로(1703)으로부터 보내진 제어 신호 TSFT를 근거로 작동한다. 달리 말하면, 제어 신호 TSFT는 쉬프트 레지스터(1704)에 대한 쉬프트 클록이다. 직렬/병렬 변환에 의해 얻어진 한-라인 데이터(n개 전자 방출 소자들에 대한 구동 데이터에 해당함)는 쉬프트 레지스터(1704)로부터 N개 신호들 ID1 내지 IDN로서 출력된다.
라인 메모리(1705)는 요구된 시간 주기동안 1-라인 데이터를 저장하기 위한 메모리이다. 라인 메모리(1705)는 콘트롤 회로(1703)로부터 보내진 제어 신호 TMRY에 따라 신호들 ID1 내지 IDN의 내용들을 알맞게 저장한다. 저장된 내용들은데이터 I'D1 내지 I'DN으로서 출력되어 변조 신호 발생기(1707)로 입력된다.
변조 신호 발생기(1707)는 이미지 데이터 I'D1 내지 I'DN 각각에 따라 각 전자 방출 소자에 대해 적당한 구동/변조를 수행하기 위한 신호 소스이다. 변조 신호 발생기(1707)로부터의 출력 신호들은 단자들 Dy1 내지 DyN을 통해 디스플레이 패널(1701) 내의 전자 방출 소자들(1015)에 인가된다.
본 실시예에 따른 표면-도전 방출형 방출 소자는 도 13을 참조하여 상술된 바와 같이, 방출 전류 Ie에 대해 다음의 기본적인 특성들을 갖는다. 확실한 드레숄드 전압 Vth( 나중에 설명되는 실시예의 표면-도전 방출형 방출 소자에서 8V임)이 전자 방출에 대해 지정된다. 각 디바이스는 드레숄드 전압 Vth와 같은 또는 그 이상의 전압이 인가될 때만 전자들을 방출한다. 또한, 방출 전류 Ie는, 도 13의 그래프에 의해 나타낸 바와 같이, 전자 방출 드레숄드 전압 Vth와 같거나 그 이상인 전압의 변화에 따라 변화한다. 분명히, 펄스-형 전압이 이 디바이스에 인가되는 경우, 만일 이 전압이 전자 방출 드레숄드 전압 Vth보다 더 낮은 경우, 전자들은 방출되지 않는다. 그러나, 만일 이 전압이 전자 방출 드레숄드 전압 Vth와 같거나 그 이상인 경우, 표면-도전 방출형 방출 소자는 전자 빔을 방출한다. 이 경우, 출력된 전자 빔의 강도는 이 펄스의 피크 값 Vm을 변화함에 의해 제어될 수 있다. 또한, 디바이스로부터 출력된 전자 빔의 토탈 전하량은 펄스 폭 Pw의 변화에 의해 제어될 수 있다.
그러므로, 각 전자 방출 소자로부터의 출력을 입력 신호에 따라 변조하는 스킴으로서, 전압 변조 스킴, 펄스 폭 변조 스킴, 또는 그와 같은 것이 사용될 수 있다. 전압 변조 스킴을 실행함에 있어서, 입력 데이터에 따라 일정 길이를 갖는 전압 펄스를 발생하고 이 전압 펄스의 피크 값을 변조하기 위해 전압 변조 회로가 변조 신호 발생기(1707)로서 사용될 수 있다. 펄스 폭 변조 스킴을 실행함에 있어서는, 입력 데이터에 따라 일정한 피크 값을 갖는 전압 펄스를 발생하고 이 전압 펄스의 폭을 변조하기 위한 펄스 폭 변조 회로가 변조 신호 발생기(1707)로서 사용될 수 있다.
쉬프트 레지스터(1704) 및 라인 메모리(1705)로는 디지털 타입 또는 아날로그 타입일 수 있다. 이것은, 만일 이미지 신호가 직렬/병렬 변환되고 미리 지정된 속도로 저장되는 경우라면 만족한다.
상기 구성 성분들이 디지털 신호 타입인 경우, 싱크 디지털 신호 분리 회로(1706)로부터의 출력 신호 DATA는 디지털 신호로 변환되어야 한다. 이를 위하여, A/D 변환기가 싱크 신호 분리 회로(1706)의 출력 단자에 접속될 것이다. 라인 메모리(1705)가 디지털 신호를 출력하는지 또는 아날로그 신호를 출력하는지에 따라 변조 신호 발생기용으로 다소 다른 회로들이 사용된다. 더 구체적으로, 디지털 신호를 사용하는 전압 변조 스킴의 경우, 예를 들어, D/A 변환 회로가 변조 신호 발생기(1707)로서 사용되고, 필요하다면, 증폭 회로와 같은 것들이 거기에 첨가된다. 펄스 폭 변조 스킴의 경우에는, 예를 들면, 고속의 오실레이터, 오실레이터로부터 출력된 신호의 파수를 카운팅하기 위한 카운터 및 카운터로부터의 출력값과 메모리로부터의 출력값을 비교하기 위한 비교기를 조합하여 구성된 회로가 변조 신호 발생기(1707)로서 사용된다. 이 회로는, 필요하다면, 비교기로부터 출력된 펄스폭 변조 신호의 전압을 전자 방출 소자에 대한 구동 전압으로 증폭하는 증폭기를 포함할 수 있다.
아날로그 신호를 사용하는 전압 변조 스킴의 경우에는, 연산 증폭기 및 그와 같은 것을 사용하는 증폭 회로가 변조 신호 발생기(1707)로서 사용될 수 있고, 필요하다면, 쉬프트 레벨 회로 및 그와 같은 것들이 거기에 첨가될 수 있다. 펄스 폭 변조 스킴의 경우에는, 예를 들면, 전압-제어형 오실레이터(voltage-controlled oscillator, VCO)가 사용될 수 있고, 필요하다면, 이 오실레이터로부터의 출력을 전자 방출 소자에 대한 구동 전압으로 증폭하기 위한 증폭기가 거기에 첨가될 수 있다.
상기 배열들 중의 하나를 가질 수 있는 본 실시예의 이미지 형성 장치에서, 전압이 외부 단자들 Dx1 내지 DxM 및 Dy1 내지 DyN을 통해 각 전자 방출 소자들에 인가되는 경우, 전자들이 방출된다. 고전압이 전자 빔들을 가속하기 위해 고-전압 단자 Hv를 통해 금속 후면(1019) 또는 도시되지 않은 투명 전극에 인가된다. 가속된 전자들은 형광막(1018)과 충돌하여 빛을 방사하도록 야기하고, 그것에 의해 이미지가 형성된다.
상기 배열의 이미지 디스플레이 장치는 본 발명이 적용될 수 있는 이미지 형성 장치의 일 예이다. 본 발명의 다양한 변형들과 변경들이 본 발명의 사상 및 범위 내에서 만들어질 수 있다. 비록 NTSC 스킴에 근거된 신호가 입력 신호로서 사용되었지만, 이 입력 신호는 이것으로 제한되지 않는다. 예를 들어, PAL 스킴 및 SECAM 스킴이 사용될 수 있다. 또한, 이들 스킴들보다 더 많은 수의 스캐닝 라인들을 사용하는 TV 신호( MUSE 와 같은 고-해상 TV(high-definition TV)) 스킴이 사용될 수 있다.
[실시예]
본 발명은 실시예들을 참조하여 아래에 더 설명될 것이다.
아래에 설명된 각 실시예들에서, 멀티 전자 소스는 N × M (N = 3,072, M = 1,024)개 표면-도전 방출형 방출 소자들을 M 열-방향 배선들 및 N 행-방향 배선들을 사용한 매트릭스로 배선함에 의해 형성되는데, 그 각각은 상술한 바와 같은 전극들 사이에 도전성 미세 입자막의 전자 방출 부분을 갖는다(도 2와 도 3을 본다).
아래에 설명된 각 실시예들에서, 도 6에 도시된 바와 같이, 정면 플레이트(1017)는 형광막(1018)을 갖는데, 이 형광막(1018)에는 각 컬러들의 형광 물질들이 행 방향(Y 방향)으로 연장하는 스트라이프 형태(줄무늬)를 갖고, 열 및 행 방향들의 픽셀들을 분리하기 위해 검은색 도전성 부재들(1010)이 각 컬러들의 형광 물질들의 스트라이프들 사이에 뿐만 아니라 이 스트라이프들에 수직한 방향(X 방향)으로도 배치된다.
(제1 실시예)
제1 실시예에서는, 도 1 및 2를 참조하여 설명된 스페이서들(1020)을 사용하는 이미지 디스플레이 장치가 제조되었다. 제1 실시예가 도 1 및 2를 참조하여 아래에 상세히 설명될 것이다.
제1 실시예에서 사용된 스페이서(1020)는 다음의 방식으로 제조되었다.
(1) 정면 플레이트(1017) 및 기판(1011)용 글래스와 같은 종류의 글래스가사용되었는데, 길이가 20 mm, 높이가 5mm, 그리고 두께가 0.2 mm로 잘려지고 폴리쉬되었다. 그 결과의 글래스는 절연 부재(1)로서 사용되었다.
(2) 고-저항막(11)으로서, Cr-Al 합금 질화막이 절연 부재(1)의 표면 상에 형성되었다. 고-저항막(11)은 반응성 스퍼터링과 동시에 질화물 가스 분위기에서 Cr 및 Al 타겟들을 사용하여 200 nm의 두께를 갖도록 형성되었다. 이 고-저항막(11)의 시트 저항은 약 109Ω/sq이다.
(3) 고-저항막(11)으로 커버된 절연 부재 상(1)에, 저-저항막들(21a 및 21b) 및 보호막(23)이 정면 플레이트(1017) 측과 기판(1011) 측 상의 접합면들(3a 및 3b) 상에, 그리고 정면 플레이트 측의 측면 상에 Ti 및 Pt 타겟들을 50 Å 내지 2000 Å의 두께로 RF-스퍼터링함으로써 연속적으로 형성되었다. 막-형성 부분들을 제외한 나머지 부분은 금속 매스크로써 커버되었다. Pt 층 아래의 층으로서, 50 Å 두께의 Cr 층 또는 50 Å 두께의 Ta 층이 Ti 층 대신에 형성되었다.
디스플레이 패널은 상기 방식으로 제조된 스페이서(1020)를 사용하여 다음의 공정에 의해 조립되었다.
(1) 표면이 금으로 코팅된 도전성 필러(conductive filler)를 포함한, 도전성 용융 글래스(라인 폭: 250 ㎛, 높이: 200㎛)로 된 결합용 물질(31)이 금속 후면(1019)을 통해, 정면 플레이트(1017) 측 상의 형광막(1018)의 검은색 도전성 부재(1010)의 열 방향(X 방향)으로 연장된 영역(라인 폭: 300㎛)의 일부에 각 스페이서(1020)를 접경시키기 위해 공급된다.
(2) 스페이서(1020)는 결합용 물질(31)이 인가된 정면 플레이트(1017)의 영역에 배치되었고, 이 스페이서(1020)를 정면 플레이트(1017) 측에 부착하기 위해 400 ℃ 내지 500 ℃의 공기 중에서 10 분 또는 그 이상 동안 소결되었고, 또한 금속 후면(1019)에 전기적으로 접속되었다. 이 경우, 스페이서(1020)는 정면 플레이트(1017)에 대해 만족스럽게 배치되었다. 특히, 정면 플레이트(1017)의 표면에 대한 스페이서(1020)의 기울어짐(직립 각도)은 90°± 5°범위 내에 들어오도록 조절되었다.
(3) 열- 및 행-방향 배선(1013 및 1014), 도시되지 않은 상호-전극 절연층들, 디바이스 전극들, 그리고 표면-도전 방출형 방출 소자들의 도전성 박막들이 상부에 형성되었던 기판(1011)이 배면 플레이트(rear plate, 1015)에 만족스럽게 위치되고 고정되었다.
열- 및 행-방향 배선들(1013 및 1014)은 Ag와 글래스 성분들을 포함하는 은 페이스트(silver paste)가 프린트된 다음 버언되어(burned) 형성되었다.
도 20에 도시된 바와 같이, 각 열-방향 배선(1013)은 행-방향 배선(1014) 및 절연층(1099)이 존재하는 부분에 돌출한 형상을 갖는다.
(4) 스페이서들(1020)이 부착된 정면 플레이트(1017)와, 기판(1011)이 고정된 배면 플레이트(1015)는 측벽들(1016)을 통해 서로 마주하도록 만들어졌다. 이 경우, 저-저항막(21b)이 형성되었던 각 스페이서(1020)의 접합 끝단은 배면 플레이트(1015) 측 상의 열-방향 배선들(1013) 상에 배치되었고, 배면 플레이트(1015), 정면 플레이트(1017) 그리고 측벽들(1016)은 도 1, 2 그리고 20에 도시된 바와 같이 고정되었다.
기판(1011)과 배면 플레이트(1015) 사이, 배면 플레이트(1015)와 측벽들(1016) 사이, 그리고 정면 플레이트(1017)와 측벽들(1016) 사이의 결합 부분들은 도시되지 않은 용융된 글래스로 코팅되었다. 그 결과의 구조는 400℃ 내지 500℃ 의 공기 중에서 10분 또는 그 이상 동안 구성 성분들을 봉합하기 위해 소결되었다. 이 경우에, 배면 플레이트(1015)와 정면 플레이트(1017)는 정면 플레이트(1017) 상의 각 컬러들의 형광 물질들을 기판(1011) 상의 콜드 캐소드 디바이스들(1012)과 서로 대응하도록 만들기 위해 만족스럽게 배치되었다.
디스플레이 패널을 구성하는 밀폐된 컨테이너(container)는 상기 공정에 의해 완성되었다.
상기 공정에 의해 완성된 밀폐된 컨테이너는 충분한 진공을 얻기 위해 도시되지 않은 배출 파이프를 통해 진공 펌프에 의해 비워졌다. 그런 후에, 상기 형성 공정과 활성화 공정을 수행하기 위해 단자들 Dx1 내지 DxM 및 Dy1 내지 DyN, 열-방향 배선들(1013), 그리고 행-방향 배선들(1014)에 전력이 공급되고, 그것에 의해 멀티 전자 소스가 제조되었다.
도시되지 않은 배출 파이프는 가열되고 엔벨로프(밀폐된 컨테이너)를 10-6Torr 정도의 진공에서 밀봉하기 위해 가스 버너를 사용하여 용접되었다.
최종적으로, 밀봉 후 진공을 유지하기 위해 게터링(gettering)이 수행되었다.
도 1 및 도 2에 도시된, 상기 공정으로 완성된 디스플레이 패널을 사용한 이미지 디스플레이 장치에서, 이 디바이스들이 전자들을 방출하도록 유발하기 위해, 스캐닝 신호들과 변조 신호들이 도시되지 않은 신호 발생 장치로부터 외부 단자들 Dx1 내지 DxM 및 Dy1 내지 DyN을 통해 각각의 콜드 캐소드 디바이스들(표면-도전 방출형 방출 소자들)에 인가되었다. 방출된 전자 빔들을 가속시켜 이 전자들이 형광막(1018)과 충돌하도록 유발하기 위해 고전압이 고-전압 단자 Hv를 통해 금속 후면(1019)에 인가되었다. 그 결과, 각 컬러들( 도 6의 R, G 및 B)의 형광 물질들이 여기되어 빛을 방사하였고, 그것에 의해 이미지를 디스플레이하였다. 고-전압 단자 Hv에 인가될 전압 Va은 3 kV 내지 10 kV로 지정되었고, 각 열-방향 배선(1013)과 각 행-방향 배선(1014) 사이에 인가될 전압 Vf는 14V로 지정되었다.
이 경우에, 스페이서들(1020) 부근의 콜드 캐소드 디바이스들(1012)에 의해 방출된 전자들에 의해 형성되는 방출 지점들을 포함하여 방출 지점 열들이 동일한 간격을 두고 2차원적으로 형성되었다. 그 결과, 좋은 컬러 재생 특성들을 갖는 선명한 컬러 이미지가 디스플레이될 수 있었다. 이것은 스페이서들(1020)의 형성이 전자들의 궤도에 영향을 끼치는 어떠한 전기장 장애도 만들지 않았다는 것을 나타낸다.
보호층(23)이 없는 스페이서들(1020)을 사용한 실시예가 또한 본 발명의 실시예들 중의 하나이고, 상술한 바와 같은 효과들이 역시 얻어질 수 있다. 그러나, 보호층(23)이 스페이서(1020) 상에 형성된 제1 실시예가 스페이서 (1020) 근처의 디스플레이 이미지의 일그러짐을 방지하는데 더 바람직하다.
콜드 캐소드 디바이스들(1012)을 갖는 기판(1011) 측의 저-저항막(21b)이 스페이서(1020)의 측면 부분( 높이: 0.3mm)으로 형성되는 실시예가 또한 본 발명의 실시예들 중의 하나이고, 상술한 바와 같은 효과들이 얻어질 수 있다. 그러나, 스페이서(1020)로부터 멀어지는 방향으로 전자 빔의 쉬프트에 의해 유발되는 스페이서(1020) 근처의 디스플레이 이미지의 일그러짐을 방지하기 위해 도 1 및 도 19의 제1 실시예가 더 바람직하다.
제1 실시예에서, 스페이서(1020)는 밀폐된 컨테이너를 비울 때 적용된 대기압에서 소프트(soft) 물질을 통해 기판(1011)에 접촉된다. 정면 플레이트(1017) 측과 기판(1011) 측 모두에 결합 물질(31)을 사용하여 디스플레이 패널이 조립되는 경우와 비교할 때, 이 스페이서는 접합 부분에서의 손상과 넘어짐이 더 확실하게 방지될 수 있다. 또한, 이 스페이서는 기판(1011) 측에 전기적으로 더 확실하게 접속된다. 이것은 밀폐된 컨테이너의 조립을 쉽게 만들고 수율을 증가시킨다.
(제2 실시예)
제2 실시예에서는, 보호층(23)으로서, 절연막 역할을 하는 실리콘 질화막( 두께: 500 nm, 높이: 0.3 mm)이 사용되었다. 그 결과, 이미지가 제1 실시예와 유사하게 디스플레이될 수 있었다.
상술한 바와 같이, 본 발명에 따르면, 장치 내부의 강도를 고정시키는데 우수한 스페이서들을 갖는 이미지 형성 장치가 제공될 수 있다.
특히, 이미지 형성 부재 상에 고정되나 그 이미지 형성 부재에 대향하는 부재에 단지 접촉되고, 이 장치 내부의 강도를 고정하는데 우수한 스페이서들을 갖는 이미지 형성 장치가 제공될 수 있다.
게다가, 각 스페이서의 한쪽 끝단이 단지 접촉될 뿐이기 때문에 이미지 형성 장치를 조립하는데 스페이서들의 배치가 용이할 수 있는, 이미지 형성 장치의 제조 방법이 제공될 수 있다.
본 발명의 제조 방법에 따르면, 이 스페이서들이 이미지 형성 부재와 이 이미지 형성 부재에 대향하는 부재 사이에 배치되고, 이 이미지 형성 부재에만 고정된다. 이것은 다음과 같은 장점들을 생기게 한다.
만일 스페이서들이 이미지 형성 부재와 이 이미지 형성 부재에 대향하는 부재 모두에 고정된다면, 스페이서들과 양쪽의 이미지 형성 부재 및 이 이미지 형성 부재에 대향하는 부재 사이의 기계적인 그리고 전기적인 접속은, 스페이서들을 이미지 형성 부재와 이 이미지 형성 부재에 대향하는 부재를 향해 미리 지정된 압력으로 누름에 의해 동시에 수행된다. 이 스페이서들을 미리 지정된 압력으로 누르기 위해, 이미지 형성 부재와 이 이미지 형성 부재에 대향하는 부재의 표면들이 평행해야 하고 스페이서들의 높이들이 균일해야 하기 때문에, 장치 제조의 기계적 정확성이 요구된다. 또한, 스페이서들을 이미지 형성 부재와 이 이미지 형성 부재에 대향하는 부재 모두에 동시에 고착하기 위해, 더 높은 압력이 요구되고, 이것은 장치 제조의 비용 증가를 유발한다.
본 발명에 따르면, 스페이서들과 이미지 형성 부재 사이의 기계적인 그리고 전기적인 접속을 더 확실하게 달성하고 스페이서들을 고착시 스페이서로의 압력을줄일 수 있도록 하기 위해, 스페이서들이 이미지 형성 부재에 고정된다. 스페이서들이 이미지 형성 부재에 대향하는 부재에 동시적으로 고정되지 않으므로, 스페이서들로의 압력의 불균일함은 이미지 형성 부재의 휨(warp) 때문에 유발되지 않는다. 또한, 비록 이미지 형성 부재가 휘어진다고 하더라도, 스페이서들로의 압력의 균일함이 달성될 수 있도록, 스페이서들을 누르는 기계적 부분들이 이미지 형성 부재의 영역에 대해 복수개의 섹션들(sections)로 분할되는 것이 편리할 것이다.
또한, 본 발명에 따르면, 이미지 형성 부재와 이 이미지 형성 부재에 대향하는 부재 사이에 배치된 스페이서들이 우선 이미지 형성 부재에 고정되고 이미지 형성 부재에 대향하는 부재와 접촉된다. 스페이서들과 이미지 형성 부재에 대향하는 부재 사이의 전기적 접촉이 더 확실히 되도록 이미지 디스플레이 패널의 내부는 비워져(vacuous) 있게 된다. 그리하여, 이미지 형성 부재와 이 이미지 형성 부재에 대향하는 부재의 표면들 상의 평행 정도 및 스페이서들 높이들의 균일함이 저하되어도 된다.
도전성 스페이서에 대해서는, 스페이서 표면의 대전(charge-up), 스페이서의 연결 부분에서 전기적 접속의 에러들이 감소될 수 있다.
스페이서 근처에서 전자 궤도를 쉬프팅하는 요인들의 수가 감소될 수 있다.
전자 빔의 궤도가 잘 쉬프트되지 않기 때문에, 휘도 불규칙 또는 컬러 미스레지스트레이션(color misregistration)이 없는 좋은 컬러 재생으로써 선명한 이미지를 디스플레이 할 수 있는 이미지 형성 장치가 얻어질 수 있다.
분명히 본 발명의 광범위한 많은 갖가지의 실시예들이 본 발명의 사상과 범위를 벗어나지 않고 만들어질 수 있으므로, 본 발명은 첨부된 청구항들에 정의되는 것을 제외하고는 그것의 특정한 실시예들로 제한되지 않는다는 것을 이해해야 할 것이다.

Claims (45)

  1. 이미지 형성 장치에 있어서,
    전자 소스와,
    상기 전자 소스에 의해 방출된 전자들의 조사(irradiation)시에 이미지를 형성하는 이미지 형성 부재와,
    상기 이미지 형성 부재와, 상기 이미지 형성 부재에 대향하는 부재 사이에 배열된 스페이서
    를 포함하며,
    상기 전자 소스는 배선에 의해 연결된 복수의 전자 방출 소자를 가지며,
    상기 이미지 형성 부재에 대향하는 상기 부재는, 상기 전자 소스가 배열되는 기판을 구비하며,
    상기 스페이서는 도전성을 가지며 결합 재료에 의해 상기 이미지 형성 부재에 고정되며 도전성 소프트(soft) 부재를 통해 상기 기판 상의 배선과 접촉되어서 상기 배선과 전기적으로 접속되며,
    상기 도전성 소프트 부재 각각은 상기 스페이서 및 접촉될 부재보다 더 소프트한 부재인 것을 특징으로 하는 이미지 형성 장치.
  2. 제1항에 있어서,
    상기 전자 소스는 복수 개의 전자 방출 소자를 가지며, 상기 복수 개의 전자방출 소자는, 복수 개의 열-방향 배선 및 복수 개의 행-방향 배선에 의해 매트릭스 형태로 배선되고, 상기 이미지 형성 부재에 대향하는 상기 부재는, 상기 전자 소스가 배열된 기판을 포함하며, 상기 스페이서는 상기 열-방향 배선 또는 상기 행-방향 배선과 접촉하고 있는 것을 특징으로 하는 이미지 형성 장치.
  3. 제2항에 있어서,
    상기 스페이서는 직사각형의 스페이서이고, 상기 열-방향 배선 또는 상기 행-방향 배선의 접합 표면은 주름들(corrugations)을 포함하는 것을 특징으로 하는 이미지 형성 장치.
  4. 제1항, 제2항, 제3항중 어느 한 항에 있어서,
    상기 스페이서는 결합 물질을 사용하여 용접에 의해 상기 이미지 형성 부재에 고정되어 있는 것을 특징으로 하는 이미지 형성 장치.
  5. 제1항에 있어서,
    상기 소프트 부재 각각은 귀금속(noble metal) 및 상기 귀금속의 합금으로 구성된 그룹으로부터 선택된 물질로 만들어진 부재인 것을 특징으로 하는 이미지 형성 장치.
  6. 제1항, 제2항, 제3항, 제5항중 어느 한 항에 있어서,
    상기 전자 방출 소자는 콜드 캐소드 소자인 것을 특징으로 하는 이미지 형성 장치.
  7. 제6항에 있어서,
    상기 콜드 캐소드 소자 각각은 전극들 사이에 전자 방출 부분을 갖는 도전막을 포함하는 소자인 것을 특징으로 하는 이미지 형성 장치.
  8. 제6항에 있어서,
    상기 콜드 캐소드 소자 각각은 표면-도전 방출형 방출 소자(surface-conduction emission type emitting device)인 것을 특징으로 하는 이미지 형성 장치.
  9. 제8항에 있어서,
    상기 스페이서는 105Ω/□ 내지 1012Ω/□ 범위 내의 시트 저항을 갖는 것을 특징으로 하는 이미지 형성 장치.
  10. 제9항에 있어서,
    상기 소프트 도전성 부재 각각은 귀금속(noble metal) 및 상기 귀금속의 합금으로 구성된 그룹으로부터 선택된 물질로 만들어진 부재인 것을 특징으로 하는이미지 형성 장치.
  11. 제1항에 있어서,
    상기 스페이서 각각은, 상기 전자 소스에 의해 방출된 전자를 가속하는 가속 전극에 고정되어 상기 가속 전극에 전기적으로 접속되는 것을 특징으로 하는 이미지 형성 장치.
  12. 제11항에 있어서,
    상기 스페이서 각각은 귀금속막(noble metal film)을 통해 상기 가속 전극에 고정되어 있는 것을 특징으로 하는 이미지 형성 장치.
  13. 제11항에 있어서,
    상기 스페이서 각각은 결합 물질을 사용하여 용접에 의해 상기 가속 전극에 고정되어 있는 것을 특징으로 하는 이미지 형성 장치.
  14. 제12항에 있어서,
    상기 전자 소스는 복수 개의 열-방향 배선 및 복수 개의 행-방향 배선을 통해 매트릭스 형태로 배선되어 있는 복수 개의 전자 방출 소자를 가지며,
    상기 이미지 형성 부재에 대향하는 상기 부재는 상기 전자 소스가 배열되는 기판을 포함하며,
    상기 스페이서는 소프트 도전성 부재를 통해 상기 열-방향 배선 또는 상기 행-방향 배선과 접촉되어서, 상기 배선과 상기 스페이서가 전기적으로 접속된 것을 특징으로 하는 이미지 형성 장치.
  15. 제14항에 있어서,
    상기 소프트 도전성 부재 각각은 귀금속(noble metal) 및 상기 귀금속의 합금으로 구성된 그룹으로부터 선택된 물질로 만들어진 부재인 것을 특징으로 하는 이미지 형성 장치.
  16. 제1항, 제2항, 제3항, 제5항, 제10항 내지 제15항중 어느 한 항에 있어서,
    상기 스페이서 각각은 상기 기판 상에 배열된 상기 전자 소스에 의해 방출된 전자들을 가속하는 가속 전극에 고정되어서 상기 가속 전극에 전기적으로 접속되는 것을 특징으로 하는 이미지 형성 장치.
  17. 제16항에 있어서,
    상기 스페이서 각각은 귀금속막을 통해 상기 가속 전극에 고정되어 있는 것을 특징으로 하는 이미지 형성 장치.
  18. 제16항에 있어서,
    상기 스페이서 각각은 결합 물질을 사용하여 용접함으로써 상기 가속 전극에고정되어 있는 것을 특징으로 하는 이미지 형성 장치.
  19. 제14항에 있어서,
    상기 스페이서는 직사각형의 스페이서이고, 상기 열-방향 배선 또는 상기 행-방향 배선의 접합 표면은 주름들(corrugations)을 포함하는 것을 특징으로 하는 이미지 형성 장치.
  20. 제1항, 제2항, 제3항, 제5항, 제10항 내지 제15항, 제19항중 어느 한 항에 있어서,
    상기 전자 방출 소자는 콜드 캐소드 소자인 것을 특징으로 하는 이미지 형성 장치.
  21. 제20항에 있어서,
    상기 콜드 캐소드 소자 각각은 전극들 사이에 전자 방출 부분을 갖는 도전성 막을 포함하는 소자인 것을 특징으로 하는 이미지 형성 장치.
  22. 제20항에 있어서,
    상기 콜드 캐소드 소자 각각은 표면-도전 방출형 방출 소자인 것을 특징으로 하는 이미지 형성 장치.
  23. 전자 소스와,
    상기 전자 소스에 의해 방출된 전자의 조사시 이미지를 형성하는 이미지 형성 부재와,
    상기 이미지 형성 부재와, 상기 이미지 형성 부재에 대향하는 부재 사이에 배열되는 도전성 스페이서 ―상기 전자 소스는 배선에 의해 접속되는 복수개의 전자 방출 소자를 가지며, 상기 이미지 형성 부재에 대향하는 상기 부재는, 상기 전자 소스가 배열되는 기판을 포함함 ―
    를 포함하는 이미지 형성 장치의 제조 방법에 있어서,
    상기 스페이서를 결합 물질에 의해 상기 이미지 형성 부재에 고정시키는 단계와,
    도전성 소프트 부재를 통해 상기 기판 상의 배선과 상기 스페이서를 접촉하도록 하여서 상기 스페이서가 상기 배선과 전기적으로 접속되도록 하는 단계 ―상기 도전성 소프트 부재 각각은 상기 스페이서 및 접촉될 부재보다 더 소프트한 부재임 ―
    를 포함하는 것을 특징으로 하는 이미지 형성 장치의 제조 방법.
  24. 제23 항에 있어서,
    상기 전자 소스는, 복수 개의 열-방향 배선 및 복수 개의 행-방향 배선을 통해 매트릭스 형태로 배선된 복수 개의 전자 방출 소자를 가지며,
    상기 이미지 형성 부재에 대향하는 상기 부재는, 상기 전자 소스가 배열된기판을 포함하며,
    상기 배선과 상기 스페이서를 접촉시키는 단계는, 도전성 부재를 통해 상기 열-방향 배선 또는 상기 행-방향 배선과 상기 스페이서를 접촉시키는 단계를 포함하는 것을 특징으로 이미지 형성 장치의 제조 방법.
  25. 제24항에 있어서,
    상기 스페이서는 직사각형의 스페이서이고, 상기 열-방향 배선 또는 상기 행-방향 배선의 접합 표면은 주름들(corrugations)을 포함하는 것을 특징으로 하는 이미지 형성 장치의 제조 방법.
  26. 제23항, 제24항, 제25항중 어느 한 항에 있어서,
    상기 스페이서를 고정시키는 단계는, 결합 물질을 사용하여 용접에 의해 상기 스페이서를 상기 이미지 형성 부재에 고정시키는 단계를 포함하는 것을 특징으로 하는 이미지 형성 장치의 제조 방법.
  27. 제23항에 있어서,
    상기 소프트 부재 각각은 귀금속 및 상기 귀금속의 합금으로 구성된 그룹으로부터 선택된 물질로 만들어진 부재인 것을 특징으로 하는 이미지 형성 장치의 제조 방법.
  28. 제23항, 제24항, 제25항, 제27항중 어느 한 항에 있어서,
    상기 전자 방출 소자는 콜드 캐소드 소자인 것을 특징으로 하는 이미지 형성 장치의 제조 방법.
  29. 제28항에 있어서,
    상기 콜드 캐소드 소자 각각은 전극들 사이에 전자 방출 부분을 갖는 도전막을 포함하는 소자인 것을 특징으로 하는 이미지 형성 장치의 제조 방법.
  30. 제28항에 있어서,
    상기 콜드 캐소드 소자 각각은 표면-도전 방출형 방출 소자인 것을 특징으로 하는 이미지 형성 장치의 제조 방법.
  31. 제23항에 있어서,
    상기 스페이서 각각은 105Ω/□ 내지 1012Ω/□ 범위 내의 시트 저항을 갖는 것을 특징으로 하는 이미지 형성 장치의 제조 방법.
  32. 제31항에 있어서,
    상기 소프트 도전성 부재 각각은 귀금속 및 상기 귀금속의 합금으로 구성된 그룹으로부터 선택된 물질로 만들어진 부재인 것을 특징으로 하는 이미지 형성 장치의 제조 방법.
  33. 제31항 및 제32항중 어느 한 항에 있어서,
    상기 스페이서를 고정시키는 단계는, 상기 기판 상에 배열된 상기 전자 소스에 의해 방출된 전자를 가속하는 가속하는 가속 전극에 상기 스페이서를 전기적으로 접속시키고, 상기 스페이서를 상기 가속 전극에 고정시키는 단계를 포함하는 것을 특징으로 하는 이미지 형성 장치의 제조 방법.
  34. 제30항에 있어서,
    상기 스페이서를 상기 가속 전극에 고정시키는 단계는, 귀금속막을 통해 상기 스페이서를 상기 가속 전극에 고정시키는 단계를 포함하는 것을 특징으로 하는 이미지 형성 장치의 제조 방법.
  35. 제33항에 있어서,
    상기 스페이서를 상기 가속 전극에 고정시키는 단계는, 상기 가속 전극 상에 공급된 결합 물질을 사용하여 용접에 의해 상기 스페이서를 상기 가속 전극에 고정시키는 단계를 포함하는 것을 특징으로 하는 이미지 형성 장치의 제조 방법.
  36. 제31항에 있어서,
    상기 전자 소스는, 복수개의 열-방향 배선 및 복수개의 행-방향 배선을 통해매트릭스 형태로 배선된 복수개의 전자 방출 소자를 가지며,
    상기 이미지 형성 부재에 대향하는 상기 부재는, 상기 전자 소스가 배열된 기판을 포함하며,
    상기 배선과 상기 스페이서를 접촉시키는 단계는, 소프트 도전성 부재를 통해 상기 열-방향 배선 또는 상기 행-방향 배선에 상기 스페이서를 전기적으로 접속시키고, 상기 스페이서를 상기 열-방향 배선 또는 상기 행-방향 배선과 전기적으로 접촉시키는 단계를 포함하는 것을 특징으로 하는 이미지 형성 장치의 제조 방법.
  37. 제36항에 있어서,
    상기 소프트 도전성 부재 각각은, 상기 각각의 스페이서, 또는 접촉될 상기 배선 각각보다 더 소프트한 부재인 것을 특징으로 하는 이미지 형성 장치의 제조 방법.
  38. 제36항에 있어서,
    상기 소프트 도전성 부재 각각은, 귀금속 및 상기 귀금속의 합금으로 구성된 그룹으로부터 선택된 물질로 만들어진 부재인 것을 특징으로 하는 이미지 형성 장치의 제조 방법.
  39. 제31항, 제32항, 제36항, 제37항, 제38항중 어느 한 항에 있어서,
    상기 스페이서를 고정시키는 단계는, 상기 기판 상에 배열된 상기 전자 소스에 의해 방출된 전자를 가속하는 가속 전극에 상기 스페이서를 전기적으로 접속시키고, 상기 스페이서를 상기 가속 전극에 고정시키는 단계를 포함하는 것을 특징으로 하는 이미지 형성 장치의 제조 방법.
  40. 제38항에 있어서,
    상기 스페이서를 상기 가속 전극에 고정시키는 단계는, 귀금속막을 통해 상기 스페이서를 상기 가속 전극에 고정시키는 단계를 포함하는 것을 특징으로 하는 이미지 형성 장치의 제조 방법.
  41. 제39항에 있어서,
    상기 스페이서를 상기 가속 전극에 고정시키는 단계는, 상기 가속 전극에 공급된 결합 물질을 사용하여 용접에 의해 상기 스페이서를 상기 가속 전극에 고정시키는 단계를 포함하는 것을 특징으로 하는 이미지 형성 장치의 제조 방법.
  42. 제36항에 있어서,
    상기 스페이서는 직사각형의 스페이서이고, 상기 열-방향 배선 또는 상기 행-방향 배선의 접합 표면은 주름들(corrugations)을 포함하는 것을 특징으로 하는 이미지 형성 장치의 제조 방법.
  43. 제23항, 제24항, 제25항, 제27항, 제31항, 제32항, 제36항 내지 제38항,제40항, 제42항중 어느 한 항에 있어서,
    상기 전자 방출 소자는 콜드 캐소드 소자인 것을 특징으로 하는 이미지 형성 장치의 제조 방법.
  44. 제43항에 있어서,
    상기 콜드 캐소드 소자는 전극들 사이에 전자 방출 부분을 갖는 도전막을 포함하는 소자인 것을 특징으로 하는 이미지 형성 장치의 제조 방법.
  45. 제44항에 있어서,
    상기 콜드 캐소드 소자는 표면-도전 방출형 방출 소자인 것을 특징으로 하는 이미지 형성 장치의 제조 방법.
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