KR100350774B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR100350774B1
KR100350774B1 KR1019990019808A KR19990019808A KR100350774B1 KR 100350774 B1 KR100350774 B1 KR 100350774B1 KR 1019990019808 A KR1019990019808 A KR 1019990019808A KR 19990019808 A KR19990019808 A KR 19990019808A KR 100350774 B1 KR100350774 B1 KR 100350774B1
Authority
KR
South Korea
Prior art keywords
oxide film
substrate
forming
thickness
device isolation
Prior art date
Application number
KR1019990019808A
Other languages
English (en)
Other versions
KR20000005766A (ko
Inventor
오하시타쿠오
키타노토모히사
Original Assignee
닛뽄덴끼 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 닛뽄덴끼 가부시끼가이샤 filed Critical 닛뽄덴끼 가부시끼가이샤
Publication of KR20000005766A publication Critical patent/KR20000005766A/ko
Application granted granted Critical
Publication of KR100350774B1 publication Critical patent/KR100350774B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/761—PN junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
    • H01L21/7621—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region the recessed region having a shape other than rectangular, e.g. rounded or oblique shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
    • H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers

Abstract

본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 특히 고품질로 높은 소자간의 내압을 갖는 반도체 장치 및 그 제조 방법에 관한 것이다. LOCOS의 산화막 두께를 얇게 한 채로, 소자간의 리크를 제거할 수 있는 반도체 장치 및 그 제조 방법을 제공한다. 결정 결함(도 1의 (a)의 2)의 존재에 의해 기판 수직 방향에서의 실효 두께가 감소된다. 기판상의 영역에 형성된 필드산화막(도 2의 (e)의 3) 표면에, 결함의 존재에 기인하는 웅덩이(도 2의 (f)의 4)가 나타날 때까지 필드산화막을 소정의 두께만큼 에칭 제거하고(도 2의 (f)공정), 계속하여 필드산화막상에 상기 소정 두께 만큼 새롭게 산화막을 형성함으로써(도 3의 (g)공정), 결함의 존재에 기인하는 웅덩이의 깊이를 감소시킨다.

Description

반도체 장치 및 그 제조 방법{ SEMICONDUCTOR DEVICE AND METHOD FOR PRODUCING SAME }
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 고품질로 높은 소자간의 내압을 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
종래의 반도체 장치의 제조 방법을 도면을 참고하여 설명한다. 도 10 내지 도 12는 종래의 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도로서 편의상 나눈 것이다.
도 10 내지 도 12를 참조하면, 우선, 실리콘 기판(1)의 표면에 열산화막(12)을 10㎚의 두께로 형성하고(도 10의 (b)참조), 그 후에, 질화막(13)을 120㎚의 두께로 퇴적한다(도 10의 (c)참조). 이 질화막(13)을 공지의 리소그라피 기술을 이용하여 필드 패턴으로 패터닝하고(도 11의 (d)참조), 그 후, 980℃로 열산화하여, 필드산화막(3)을 400㎚ 이상의 두께로 형성한다(도 11의 (e)참조).
다음에, 질화막(13)을 제거하고, 계속하여 질화막(13) 아래의 산화막(12)을 제거한다(도 11의 (f)참조). 그 후, 웨이퍼 전면에 보론(6)을 100keV의 가속에너지로 1× 1012주입하여 채널스토퍼를 형성한다(도 12의 (g)참조).
여기서, 필드산화막에 관해서 설명한다. 현재, 반도체 기판의 위에 형성되는 반도체 소자에 있어서는, 소자 분리를 위해 LOCOS(Loca1 Oxidation of Si1icon)을 이용하는 것이 일반적이지만, 소자의 미세화에 따라 소자 영역이 미세화되어, LOCOS단의 새 부리 형상(bird's beak)이 소자 영역에 끼치는 영향이 커지고 있다. LOCOS단의 새 부리 형상은 LOCOS의 막 두께를 얇게 하는 것에 의해 작게 할 수 있기 때문에, 최근에는 LOC0S가 얇게, 즉 300nm 정도의 두께로 형성된다.
그런데, 상기 종래의 반도체 장치의 제조 방법으로서는, 필드산화막(3) 중에 결정 결함(2)(틈)이 생긴 경우, 도 11의 (f)에 도시하는 바와 같이, 그 후의 수 십 ㎚의 산화막(12)의 에칭에 의해, 생성된 결정 결함의 부분이 노출하여 필드산화막(3)에 결정 결함에 의한 웅덩이(4)가 형성된다. 이 웅덩이(4)의 부분에서의 필드산화막(3)의 두께는 다른 부분의 필드산화막(3)과 비교하여 결정 결함(2) 만큼 얇아지게 된다.
이 상태에서, 필드스루로 채널스토퍼 주입(6)을 하면, 도 12의 (g)에 도시하는 바와 같이, 웅덩이(4) 부분의 필드산화막 밑으로 보통보다 깊게 채널스토퍼가 주입되고, 필드산화막 바로 아래에 보론이 충분히 주입되지 않기 때문에, 채널스토퍼의 저농도 영역(19)이 형성된다.
또한, 이 다음에 소스/드레인 확산층 형성을 위한 불순물 주입(7)을 수행하면, 결정 결함에 의한 웅덩이(4)에 의해 필드산화막(3)의 막두께가 얇아진 부분에서는, 필드산화막(3) 밑의 기판 중 채널스토퍼의 저농도 영역(19)에 불순물이 주입되어, 반전층(20)이 형성된다. 이 반전층(20)을 통해 전하의 리크가 일어나, 소자간의 내압이 저하하여, 제품의 불량이 발생하는 문제가 생긴다.
이 불량은 소자 미세화에 따른 필드산화막(3)의 막두께가 얇아지는 것에 따라 발생하기 쉽고, 0.35㎛의 최소배선폭의 제품에서 현저하게 된다. 여기서, 웨이퍼 수납 때에 있어서의 반도체 장치 1칩당 소자분리영역에서의 빈 구멍에 기인하는 기판 피트의 수를 나타내는 COP(Crysta1 Originated Partic1e)의 수가 많을수록, 소자간의 리크불량이 일어나기 쉽기 때문에, 소자간의 리크불량을 일으키지 않기 위해서는 웨이퍼 수납 때의 COP 수가 작은 결정을 이용하거나, 기판 피트의 영향을 완화하는 제조 방법이 필요하여 진다.
본 발명은 상기 문제점을 감안하여 발명된 것으로, 그 주된 목적은, LOCOS의 산화막 두께를 얇게 한 상태로, 소자간의 리크를 제거할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것이다.
도 1은 본 발명의 제 1의 실시예의 제조 공정을 공정순으로 설명하기 위한 단면도.
도 2는 본 발명의 제 1의 실시예의 제조 공정을 공정순으로 설명하기 위한 단면도.
도 3은 본 발명의 제 1의 실시예의 제조 공정을 공정순으로 설명하기 위한 단면도.
도 4는 본 발명의 제 2의 실시예의 제조 공정을 공정순으로 설명하기 위한 단면도.
도 5는 본 발명의 제 3의 실시예의 제조 공정을 공정순으로 설명하기 위한 단면도.
도 6은 본 발명의 제 3의 실시예의 제조 공정을 공정순으로 설명하기 위한 단면도.
도 7은 본 발명의 제 4의 실시예의 제조 공정을 공정순으로 설명하기 위한 단면도.
도 8은 본 발명의 제 5의 실시예의 제조 공정을 공정순으로 설명하기 위한 단면도.
도 9는 본 발명의 제 5의 실시예의 제조 공정을 공정순으로 설명하기 위한 단면도.
도 10은 종래의 반도체 장치의 제조 공정을 공정순으로 설명하기 위한 단면도.
도 11은 종래의 반도체 장치의 제조 공정을 공정순으로 설명하기 위한 단면도.
도 12는 반도체 장치의 제조 공정을 공정순으로 설명하기 위한 단면도.
도 13은 실리콘 결정 중의 격자간 산소 원자의 확산 계수의 온도 의존성을 도시하는 도면.
도 14는 결정 결함 사이즈의 냉각 속도 의존성을 도시하는 도면.
도 15는 OPP 측정에 의한 결정 결함 사이즈와 결함 밀도의 관계를 도시하는 도면.
<도면의 주요부에 대한 설명 >
1 : 실리콘 기판 2 : 결정 결함(틈)
3 : 필드산화막 4 : 결정 결함에 의한 웅덩이
5 : 두껍게 산화된 필드산화막 6 : 채널스토퍼 주입
7 : 소스/드레인 확산층 형성용 주입 8 : 두번 째의 채널스토퍼 주입
9 : 격자간 산소 10 : 산화막으로 메워진 결함
11 : 실리콘 결정 잉곳 12 : 산화막
13 : 질화막 14 : 채널스토퍼 영역(첫번째)
15 : 채널스토퍼 영역(두번째) 16 : 소스/드레인 확산층
17 : 측벽 산화막 18 : 비정질화 영역
19 : 채널스토퍼 저농도 영역 20 : 반전층
상기 목적을 달성하기 위해서, 본 발명에 관련된 반도체 장치는, 결함의 존재에 의해 기판 수직 방향의 실효 두께가 감소되는 기판상의 영역에 형성된 소자분리용 산화막이, 상기 결함의 존재에 기인하는 웅덩이가 나타날 때 소정 두께 만큼 에칭된 후, 상기 산화막상에 상기 소정 두께 만큼 새롭게 형성된다.
또한, 본 발명에 관련된 반도체 장치는, 결함의 존재에 의하여 기판 수직 방향의 실효 두께가 감소되는 기판상의 소자분리용 산화막을 형성하는 영역의 일부에, 소정의 이온의 주입에 의해 비정질된 영역을 마련한 것이다.
본 발명에 관련된 반도체 장치의 제조 방법은, 결함의 존재에 의해 기판 수직 방향의 실효 두께가 감소되는 기판상의 영역에 형성된 소자분리용 산화막 표면에, 상기 결함의 존재에 기인하는 웅덩이가 나타날 때까지 상기 산화막을 소정 두께 만큼 에칭 제거하고, 계속해서 상기 산화막상에 상기 소정 두께 만큼 새롭게 산화막을 형성 하는 것으로, 상기 결함의 존재에 기인하는 웅덩이의 깊이를 감소시키는 것을 특징으로 한다.
또한, 본 발명에 관련된 반도체 장치의 제조 방법은, 상기 소자분리용 산화막의 바로 아래를 포함하는 상기 기판중에, 채널스토퍼를 형성하기 위한 이온 주입을 수행함에 있어서, 이온 주입을 복수회에 나눠하도록 하여도 좋다. 예컨대, 최초의 이온 주입에서는, 상기 소자분리용 산화막의 최대 막두께를 넘도록 주입하여 제 1의 채널스토퍼를 형성하고, 다음번 또는 그 이후의 이온 주입에 있어서는, 상기 소자분리용 산화막의 웅덩이부의 위치에 해당하는 상기 제 1의 채널스토퍼의 웅덩이부를 덮도록 하여 제 2의 채널스토퍼를 형성한다.
본 발명의 제조 방법에 있어서, 상기 소자분리용 산화막을 에칭 제거하는 소정 두께는, 상기 산화막상에 상기 소정 두께만큼 새롭게 산화막이 형성된 후에, 불순물층을 형성하기 위한 이온 주입을 수행할 때에, 상기 소자분리용 산화막 바로 아래의 기판에는 이온이 주입되지 않는 두께로 정해지는 것이 바람직하다.
또한, 본 발명의 제조 방법에 있어서는, 기판을 열처리하는 것에 의해 상기 기판 중의 격자간 산소를 상기 기판 중의 결함내에 포착하여도 좋고,
기판에 이용되는 단결정의 결정 성장시, 소정 속도로 결정 인상을 하는 것에 의해 상기 결함의 치수를 작게 할 수도 있다.
또한, 본 발명에 관련된 반도체 장치의 제조 방법은, 소자분리용 산화막을 형성하는 영역 중에서 단부의 새 부리 형상으로 될 영역을 제외한 상기 소자분리용 산화막의 중앙 영역에, 소정의 이온을 주입하여 기판을 비정질화 한 후, 소자분리용 산화막을 형성하는 것에 의해, 상기 소자분리용 산화막의 중앙 영역에만 산화막의 막두께를 두껍게 한다.
본 발명에 관련된 반도체 장치의 제조 방법의 제 1의 양호한 실시예에 있어서,
결정 결함(도 1의 (a)의 2)의 존재에 의해 기판 수직 방향의 실효 두께가 감소되는 기판상의 영역에 형성된 필드산화막(도 2의 (e)의 3) 표면에, 결함의 존재에 기인하는 웅덩이(도 2의 (f)의 4)가 나타날 때까지 필드산화막을 소정 두께만큼 에칭 제거하고(도 2의 (f)), 계속해서 필드산화막상에 상기 소정 두께 만큼 새롭게 산화막을 형성하여(도 3의 (g)), 결함의 존재에 기인하는 웅덩이의 깊이를 감소시킨다.
실시예
상기 본 발명의 실시예는 첨부된 도면을 참조하여 하기에 더욱 상세히 설명한다.
실시예1
우선, 본 발명의 제 1의 실시예에 관해서, 도 1 내지 도 3을 참조하여 설명한다. 도 1 내지 도 3은, 본 발명의 제 1의 실시예에 관련된 반도체 장치의 제조 방법을 공정순으로 설명하기 위한 단면도이다.
도 1 내지 도 3을 참조하여 설명하면, 우선, Cz(쵸크랄스키)법 등의 방법에 의해 결정 성장한 잉곳을 슬라이스하여 제작한 실리콘 기판(1)을 준비한다(도 1의 (a)참조). 이 실리콘 기판(1)에는, 빈 구멍에 기인하는 결정 결함(틈)을 포함하고 있다.
다음에, 열산화막(12)을 10㎚의 두께로 형성하고(도 1의 (b) 참조), 계속하여 질화막(13)을 120㎚의 두께로 성장한다(도 1의 (c)참조). 이 질화막(13)을 공지의 리소그라피기술 및 에칭 기술을 이용하여, 필드패턴으로 드라이에칭한다(도 2의 (d)참조). 그 후, 열산화에 의해 필드산화막(3)(LOCOS)을 300㎚ 두께로 형성한다(도 2의 (e)참조).
그 다음, 도 2의 (f)에 도시하는 바와 같이, 예를들면, 100㎚ 두께 정도의 산화막 에칭을 행하여, 필드산화막(3) 중의, 예컨대, 100∼200nm 정도의 결정 결함(2)에, 고의로 웅덩이(4)를 형성하고, 계속하여, 도 3의 (g)에 도시하는 바와 같이, 다시, 100㎚ 두께의 필드산화를 행한다.
여기서, 산화막의 에칭은, 에칭액이 충분히 공급되는 영역에서는 에칭 속독가 빠르고, 에칭액이 체류하는 영역에서는 에칭 속도가 느리다. 따라서, 웅덩이(4)의 부분은 필드산화막(3)의 다른 부분과 비교하여 에칭속도가 느리기 때문에, 웅덩이(4)의 깊이는 에칭이 진행됨에 따라서 점점 얕아진다. 또한, 필드산화로서는, 웅덩이(4) 부분이 필드산화막(3)의 다른 부분과 비교하여 산화막의 형성이 빠르기 때문에, 에칭의 경우와 같이, 웅덩이(4)의 깊이는 산화의 진행에 따라 얕아진다. 이와 같이, 에칭과 두 번째 산화를 수행함에 따라, 웅덩이(4)의 실제 깊이를 얕게 할 수가 있다.
이와 같이, 필드산화막의 막두께를 두껍게 한 후, 채널스토퍼용의 보론(6)을 100keV의 가속에너지, 1×1012의 도즈량의 조건으로 주입한다. 다음에, 소스/드레인 확산층(16) 형성을 위해 P 또는 As의 주입을 행한다.
p-ch 트랜지스트를 형성하는 경우는, 상기와 같은 공정을 하지만, p-ch트랜지스터의 소스/드레인 확산층(16)을 형성하기 위한 주입 원소로서는, B 또는 BF2를 이용한다. 또한, n-형 Si기판에 n-ch, p-ch트랜지스터를 형성하는 경우도 같은 공정을 행한다.
상술한 방법에 의한 채널스토퍼 주입 전의 필드산화막(3)에 있어서, 결정 결함(2)에 의해 생긴 웅덩이(4) 부분에서는 적어도 두께100㎚ 이상의 산화막이 되고, 웅덩이(4) 이외의 부분에서는 산화막(에치)과 재산화에 의한 산화막이 원래 두께인 300㎚이며, LOCOS단의 새 부리 형상이 커지는 일은 없다.
여기서, 웅덩이(4) 부분의 산화막의 두께는, 소스/드레인 확산층(16) 형성을 위한 주입의 평균 주입 거리(Rp)보다 두껍게 해야 한다. 그것은, 소스/드레인 확산층(16) 형성을 위한 주입시, 필드스루로 주입하기 때문에, 웅덩이(4)의 부분의 필드산화막(3)의 막두께가 소스/드레인 주입의 Rp보다 얕으면 필드산화막 아래의 실리콘 기판(1) 중에 주입되게 되어, 채널스토퍼 영역(1)에 반전층이 형성되어 버리기 때문이다.
그러나, 본 실시예로서는, 필드산화막(3)의 형성 후부터 채널스토퍼 주입, 소스/드레인 확산층 형성시의 주입까지의 사이에 수 십 ㎚의 산화막 에칭을 행한 후에, 두번 째의 산화로 필드산화막을 충분히 두껍게 하고 있기 때문에, 필드산화막 밑으로 채널스토퍼의 저농도 영역이 형성되는 일은 없다.
실시예2
다음에, 본 발명의 제 2의 실시예에 관해서 도 4를 참조하여 설명한다. 도 4는 본 발명의 제 2의 실시예에 관련된 반도체 장치의 제조 방법의 일부를 공정순으로 설명하기 위한 단면도이다.
제 2의 실시예와 제 1의 실시예의 상위점은, 도 2의 (f)의 공정에서, 필드산화막 중의 결정 결함을 노출시키기 위해서 산화막 에칭 후에, 다시 산화막을 형성하지 않는다는 것과, 채널스토퍼 주입(6)을 2회에 나누어 수행한다는 것이다. 따라서, 본 실시예에는, 도 1의 (a)부터 도 2의 (f)까지는 상기 제 1의 실시예와 같은 공정에서 제조를 수행한다.
도 4를 참조하여 본 실시예의 특징을 설명하면, 도 2의 (f)의 공정까지 상기 제 1의 실시예와 같이 제조한 반도체 장치에서, 채널스토퍼용 보론의 주입 평균 주입 거리(Rp)가 필드산화막보다 커지도록 에너지를 설정하여 주입한다(도 4의 (a)참조). 그 다음, 다시, 첫번째의 채널스토퍼 주입보다 낮은 에너지 조건으로 두번째의 채널스토퍼 주입을 행한다(도 4의 (b)참조).
이와 같이 함으로써, 빈 구멍에 기인하는 결정 결함(2)(틈)에 의한 필드산화막(3)의 웅덩이(4) 부분 바로 아래의 실리콘 기판 중에 채널스토퍼의 저농도 영역이 형성되었다고 해도, 두번째의 채널스토퍼 주입으로 저농도 영역을 보강할 수가 있기 때문에, 필드산화막 밑으로 채널스토퍼의 저농도 영역이 형성되는 일은 없다.
그 이유는, 두번째의 채널스토퍼 주입을 첫번째 채널스토퍼 주입보다 저에너지 조건으로 행하고 있기 때문에, 첫번째보다 얕은 부분에 불순물이 주입되기 때문이다. 웅덩이가 형성되어 있지 않은 필드에서는, 두번째의 주입에서의 Rp가 필드산화막 중으로 설정되어 있기 때문에, 필드산화막 속에서 주입 원자는 정지하고, 첫번째의 주입만으로 채널이 형성된다. 따라서, 웅덩이가 형성되어 있지 않은 필드에 있어서도, 두번째의 채널스토퍼 주입으로 필드산화막 밑으로 채널스토퍼의 저농도 영역은 형성되는 일은 없다.
실시예3
다음에, 본 발명의 제 3의 실시예에 관해서 도 5, 도 6 및 도 13을 참조하여 설명한다. 도 5 및 도 6은 본 발명의 제 3의 실시예와 관련된 반도체 장치의 제조 방법의 일부를 공정순으로 설명하기 위한 단면도이며, 도 13은 결정 결함의 내벽 산화율과 온도의 관계를 설명하기 위한 도면이다.
제 3의 실시예와 상기 한 제 1의 실시예의 주된 상위점은, 실리콘 기판 중에 형성된 결정 결함을 가스 분위기속에서 어닐링하는 것에 의해, 결함을 산소로 매입하는 것이다. 따라서, 본 실시예로서는, 도 1의 (a)부터 도 1의 (c)까지는 상기 제 1의 실시예와 같은 공정에서 제조를 한다.
도 5 및 도 6을 참조하여 본 실시예의 특징을 설명하면 , 도 1의 (c)의 공정까지 상기 제 1의 실시예와 같이 제조한 반도체 장치를, 질소분위기속에서 1100℃의 온도에서 5시간의 고온 열처리를 한다. 이 열처리에 의해 실리콘 결정 중의 산소 원자(9)가 결정중을 확산하여, 결함(2)의 부분으로 산화반응하여, 결함(2)의 내벽에 산화막을 형성한다(도 5의 (a)참조). 이 때문에 결함(2)은 산화막으로 메워진다(도 5의 (b)참조).
그 후, 질화막(13)을 공지의 리소그라피기술 및 에칭 기술을 이용하여, 필드패턴으로 드라이 에칭하고(도 5의 (c)참조), 열산화에 의해 필드산화막(3)을 300nm 두께로 형성한다(도 6의 (d)참조). 이 때, 결정 결함(2)을 필드산화막(3) 중에 받아들인 경우라도, 결함(2)의 내벽은 산화막으로 충분히 작게 되어 있기 때문에, 그 후에 산화막 에칭을 행하더라도 필드산화막(3)에 웅덩이(4)는 형성되지 않는다.
따라서, 필드스루로 채널스토퍼 주입(6)을 행하더라도 필드산화막(3)의 밑으로 채널스토퍼의 저농도 영역은 형성되지 않고(도 6의 (e)참조 ), 소자간의 리크를 막을 수 있다. 그 후, 소스/드레인 확산층 형성을 위한 주입을 하여, 확산층을 형성한다.
도 5의 (a)에서 도시한 질소분위기로 하는 고온 열처리는, 도 5의 (a) 이외의 공정에서도 행할 수 있고, 예컨대, 패드산화막 형성 직후(도 1의 (b)의 공정), 또는 질화막 드라이 에칭 직후(도 5의 (c)의 공정)에 행하더라도 좋다. 즉, 필드산화막(3) 형성시 결정 결함(2)의 내벽을 산화막으로 메워 놓으면 되고, 필드산화까지 고온 열처리를 하면 좋다.
여기서, 결함의 내벽산화막의 성장은 격자간 산소의 확산에 율속되어 있다. 일반적으로, 실리콘 기판(1) 중에 포함되는 소자간의 리크의 원인이 되는 결정 결함(2)에 의한 필드산화막의 얇은 막화는 100nm 전후이다. 이 경우는, 결정 결함을 100nm 작게 하면 소자간의 리크를 제거할 수 있어, 결정 결함의 내벽에 50㎚의 산화막을 형성하면 좋다.
그것을 위하여는, 결함의 내벽산화율과 온도의 관계를 도시하는 도 13을 참조하면 , 1100℃으로 열처리를 하는 경우, 내벽산화막의 산화율은 0.1 ㎚/min 정도이기 때문에, 50㎚의 내벽산화막을 형성하기 위해서는 8시간의 열처리가 필요하여 진다. 같은 방법으로 1200℃에서는 산화율이 0.2㎚min 정도이기 때문에 4시간이 필요하고, 1050℃로서는 0.05㎚min 정도이기 때문에 16시간이 필요하다. 열처리 시간은, 공정수 삭감의 관점에서, 그다지 긴 것은 바람직하지 못하기 때문에, 1100℃ 이상으로 열처리를 하는 것이 바람직하다.
실시예4
다음에, 본 발명의 제 4의 실시예에 관해서 도 7, 도 14 및 도 15을 참조로 하고 설명한다. 도 7은 본 발명의 제 4의 실시예에 관련된 반도체 장치의 제조 방법의 일부를 공정순으로 설명하기 위한 단면도이다. 도 14는 본 발명의 제 4의 실시예에 관련된 반도체 장치의 기판 내부에 포함되는 결함에 관해서 설명하기 위한 도면이며, 도 15는 결정 결함의 사이즈와 그 밀도와의 관계를 설명하기 위한 도면이다.
제 4의 실시예와 상기 제 3의 실시예의 주된 상위점은, 결정 성장 조건을 개선하여 결정 결함의 사이즈를 작게 한 것이다.
도 14 및 도 15를 참조하면, 실리콘 결정 잉곳 인상시 냉각 과정으로, 1080℃∼1150℃ 부근의 냉각 속도를 빠르게 하는 것에 의해, 결정 결함의 응집을 억제할 수가 있기 때문에, 결정 결함의 사이즈를 작게 할 수가 있다. 바람직하게는, 1080℃∼1150℃ 부근의 냉각 속도를 2.5℃/min 이상으로 하면 결함 사이즈를 충분히 작게할 수 있고, 고온 열처리를 하지 않더라도 필드산화막 밑으로 채널스토퍼의 저농도 영역이 형성되는 일은 없고, 또한 고온 열처리를 하려고 할 때에도 그 시간을 더욱 짧게 할 수가 있다.
실시예5
다음에, 본 발명의 제 5의 실시예에 관해서 도 8 및 도 9를 참조하여 설명한다. 도 8 및 도 9은 본 발명의 제 5의 실시예에 관련된 반도체 장치의 제조 방법의 일부를 공정 순으로 설명하는 단면도이다.
도 8 및 도 9를 이용하여, 본 발명의 제 5의 실시예의 제조 방법에 관해서 설명한다. 우선, 결정 결함(2)을 포함하는 실리콘 기판(1)(도 8의 (a) 참조)에 열산화막(12) 및 질화막(13)을 퇴적한 후, 필드패턴으로 선택 에칭한다(도 8의 (b)참조). 다음에, 도 8의 (c)에 도시하는 바와 같이 전면에 산화막을 퇴적하여, 이 산화막을 이방성 에칭에 의해 에치백하여 측벽(17)을 형성한다. 그리고 도 9의 (d)에 도시하는 바와 같이, 실리콘, 게르마늄, 아르곤 중 어느 하나를 주입하여, 실리콘 기판(1)의 표면이 노출하고 있는 부분을 비정질화(18)한다. 그 후, 도 9의 (e)에 도시하는 바와 같이, 산화막 에칭에 의해 측벽 산화막(17) 및 노출된 열산화막(12)을 제거하고, 계속해서, 도 9의 (f)에 도시하는 바와 같이, 질화막(13)을 마스크로서 980℃∼1100℃의 온도로 필드를 선택 산화한다.
상기의 방법으로 반도체 장치를 제작하면, 실리콘이 비정질화 한 영역(18)은 단결정부보다 산화 속도가 빠르다. 따라서, 실리콘, 게르마늄, 아르곤을 주입하는 것으로 실리콘을 비정질화 하고 있기 때문에, 단결정부보다 산화가 진행하여, 필드산화막(3)이 두껍게 된다. 한편, 측벽 산화막(17)의 밑으로는 이온이 주입되지 않기 때문에, 이 부분은 비정질화 하지 않고, LOCOS단의 산화율은 빨라지지 않으므로 새 부리 형상이 커지는 것은 없다. 따라서, 필드부에 결정 결함(2)이 존재하더라도, 필드단의 새 부리 형상을 크게 하는 일이 없고, 필드산화막(3)의 막두께를 두껍게 할 수가 있다. 따라서, 도 9의 (f)에 도시하는 바와 같이, 결정 결함이 필드부에 존재하여도, 채널스토퍼 주입에 의해서 필드산화막(3) 바로 아래의 영역에 저농도 영역이 형성되는 일은 없다.
본 실시예로서는, 실리콘 기판(1)의 표면이 노출한 부분을 비정질화 하는 것에 있어서, 실리콘, 게르마늄, 아르곤의 이온을 주입하는 경우에 관해서 말했지만, 주입 이온은 이들에 한정되지 않고, 예컨대, 보론, 인을 고농도로 주입하더라도 산화속도를 올릴 수 있어, 주입 부분만 필드산화막을 두껍게 할 수가 있다.
이상 설명한 바와 같이, 본 발명에 의하면, 하기 기재의 효과를 얻을 수 있다.
본 발명의 제 1의 효과는, LOCOS 형성 후에, 산화막 에칭과 다시 산화막을 형성을 하는 것에 의해, 필드산화막의 밑으로 반전층이 형성되는 일이 없고, 소자간의 리크불량이 없는 반도체 장치를 제공할 수가 있다.
즉, LOCOS 형성 후에 필드산화막을 소정 두께로 에칭하여, 기판 중에 포함되는 결정 결함을 노출시켜, 그 후 다시 산화막을 형성함으로써, 결정 중에 결정 결함이 존재하더라도 산화막의 두께가 지나치게 얇아지지 않고, 필드산화막 밑으로 채널스토퍼의 저농도 영역이 형성되지 않고, 그 후의 소스/드레인 확산층 형성을 위한 주입에 의해서 반전층이 형성되지 않기 때문에, 소자간의 내압이 저하하는 일이 없게 된다.
본 발명의 제 2의 효과는, 채널스토퍼 주입을 2회로 나누는 것에 의해, 필드산화막의 밑으로 채널스토퍼로서의 이온을 충분히 주입할 수가 있어, 같은 방법으로 소자간의 리크불량이 없는 반도체 장치를 제공할 수가 있다는 것이다.
즉, LOCOS 형성후에 필드산화막을 소정 두께의 에칭에 의해 결정 결함을 노출하여 산화막의 두께가 얇아지는 경우에도, 채널스토퍼 주입을 2회에 나누고, 또한, 두번째의 채널스토퍼 주입의 에너지를 첫번째 낮게 하여, 도즈량을 소스/드레인 확산층 형성을 위한 주입 농도보다 높게함으로서, 소스/드레인 주입후에 필드산화막 밑으로 반전층이 형성되지 않고 소자간의 리크를 방지할 수가 있다.
본 발명의 제 3의 효과는, 질소분위기로 고온 열처리를 하는 것에 의해, 기판 중의 결정 결함의 실제 크기를 작게 할 수가 있어, 소자간의 리크를 방지할 수 있다.
즉, 필드형성 때의 질화막 형성 전, 또는, 질화막 형성 후, 또는 필드산화 공정의 직전에, 질소분위기로 고온 열처리를 하는 것에 의해, 결정중의 격자간 산소를 확산시켜, 결정 결함(틈)의 내벽에 산화막을 형성하여, 구멍을 작게 또는 완전히 메우는 수 있어, 필드산화막에 웅덩이가 형성되는 일이 없고, 필드산화막 밑으로 채널스토퍼의 저농도 영역이 되지 않는다.
본 발명의 제 4의 효과는, 실리콘 결정 잉곳의 인상 속도를 빨리함으로써, 기판 중의 결정 결함의 사이즈 그 자체를 작게 할 수가 있어, 소자간의 리크를 방지할 수가 있다는 것이다.
즉, 실리콘 결정잉곳의 인상시에, 인상 속도를 빨리하는 것에 의해, 결정에 도입되는 결함을 작게 할 수가 있어, 필드산화막에 웅덩이가 형성되는 일은 없고, 필드산화막 밑으로 채널스토퍼의 저농도 영역이 형성되지 않는다.
본 발명의 제 5의 효과는, LOCOS 형성 전에, 질화막의 안쪽에 측벽 산화막을 형성한 후 이온을 주입하는 것에 의해, 필드산화막을 충분히 두껍게 할 수가 있다는 것이다.
그 이유는, 필드의 중앙부에 실리콘, 아르곤, 게르마늄, 보론, 인의 어느 것인가를 주입하는 것에 의해 실리콘이 비정질화하여, 단결정부보다 산화가 진행하기쉽게 되기 때문에, 필드산화막을 두껍게 할 수가 있다. 한편, 측벽의 밑으로는 이온이 주입되지 않기 때문에 LOCOS단의 산화율이 빠르게 되는 것은 없고, 새 부리 형상이 커지지 않는다. 따라서, 필드부에 결정 결함이 존재하더라도, 필드 끝의 새 부리 형상을 크게 하는 일 없이, 필드산화막의 막두께를 두껍게 할 수가 있다.

Claims (20)

  1. 삭제
  2. 삭제
  3. 결함의 존재에 의해 기판 수직 방향의 실효 두께가 감소되는 기판상의 영역에 소자분리용 산화막을 형성하는 단계와;
    상기 산화막 표면에 상기 결함의 존재에 기인하는 웅덩이가 나타날 때까지 상기 산화막을 소정 두께만큼 에칭 제거하는 단계; 및
    계속해서 상기 산화막상에 상기 소정 두께만큼 새롭게 산화막을 형성하고, 상기 결함의 존재에 기인하는 웅덩이의 깊이를 감소시키는 단계를 포함하는 것을 특징으로하는 반도체 장치 제조 방법.
  4. 제 3항에 있어서,
    상기 소자분리용 산화막을 에칭 제거하는 소정 두께는 상기 산화막상에 상기 소정 두께 만큼 새롭게 산화막이 형성된 후에, 불순물층을 형성하기 위한 이온 주입시, 상기 소자분리용 산화막 바로 아래의 기판에는 이온이 주입되지 않는 두께로 정해지는 것을 특징으로 하는 반도체 장치 제조 방법.
  5. 제 3항 또는 제 4항에 있어서,
    상기 소자분리용 산화막 바로 아래를 포함하는 상기 기판 중에 채널스토퍼를 형성하기 위한 이온 주입시, 이온 주입을 복수회 분할하여 수행하는 것을 특징으로 하는 반도체 장치 제조 방법.
  6. 제 5항에 있어서,
    상기 채널스토퍼를 형성하기 위한 이온 주입시, 최초의 이온 주입에서는, 상기 소자분리용 산화막의 최대 막두께를 넘도록 주입하여 제 1의 채널스토퍼를 형성하고,
    다음 번 또는 그 이후의 이온 주입에 있어서는, 상기 소자분리용 산화막의 웅덩이부의 위치에 대응하는 상기 제 1의 채널스토퍼의 웅덩이부를 덮도록 하여 제 2의 채널스토퍼를 형성하는 것을 특징으로 하는 반도체 장치 제조 방법.
  7. 삭제
  8. 결함을 내재하는 기판의 소정의 영역에, 산화막과 질화막을 순차 형성하는 단계와;
    상기 산화막 및 상기 질화막의 소정의 영역을 에칭하여, 패턴을 형성하는 단계와;
    상기 산화막 및 상기 질화막을 마스크로 하여 소자분리용 산화막을 형성하는 단계와;
    상기 소자분리용 산화막 바로 아래를 포함하는 상기 기판 중에, 채널스토퍼를 형성하기 위한 이온 주입 단계를 포함하는 반도체 장치의 제조 방법에 있어서,
    상기 소자분리용 산화막을 형성하기 전에, 고온 열처리 단계를 수행하여, 상기 결함의 안쪽에 산화막을 형성하는 것을 특징으로 하는 반도체 장치 제조 방법.
  9. 제 8항에 있어서,
    상기 고온 열처리는 상기 질화막 형성 단계 이전, 또는 상기 질화막 형성 단계 후, 또는 상기 질화막 패턴 형성 후에 수행되는 것을 특징으로 하는 반도체 장치 제조 방법.
  10. 제 9항에 있어서,
    상기 고온 열처리는 1100∼1200℃의 온도에서 4∼6 시간 수행되는 것을 특징으로 하는 반도체 장치 제조 방법.
  11. Cz(쵸크랄스키)법에 의해, 실리콘 결정을 성장하는 결정 성장 방법에 있어서,
    상기 실리콘 결정의 잉곳 인상시의 냉각과정에서, 대략 108O℃∼1150℃의 온도 범위에서의 냉각 속도를 빠르게 하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  12. 제 11항에 있어서,
    상기 1080℃∼1150℃의 온도범위의 냉각 속도를, 상기 실리콘 결정에 형성되는 결정 결함의 사이즈가 200nm 이하가 되도록 설정하는 것을 특징으로 하는 반도체 장치 제조 방법.
  13. 삭제
  14. 삭제
  15. 삭제
  16. 반도체 장치 제조 방법에 있어서,
    열산화막을 형성하기 위한 기판 영역의 일부에 소정의 이온을 주입하여 기판 영역을 비정질화하는 단계와;
    상기 비정질화된 기판 영역에만 선택적으로 두께가 증가된 산화막을 마련하도록 열산화막을 더 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  17. 새 부리 형상(bird's beak)이 될 단부를 제외한 소자분리용 산화막용의 기판의 중심 영역에 소정의 이온을 주입하여 기판을 비정질화 하는 단계; 및
    상기 소자분리용 산화막의 중심 영역에서만 산화막 두께가 증가하도록 상기 소자 분리용 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  18. 결함을 내재하는 기판의 소정의 영역에 질화막을 형성하는 단계와;
    상기 질화막의 소정의 영역을 에칭하여 패턴을 형성하는 단계와;
    기판 전면에 소정의 두께의 산화막을 퇴적하는 단계와;
    필드산화막을 구성하는 상기 질화막의 개구부의 안쪽에만 상기 산화막이 남도록 상기 산화막을 에칭 제거하여, 측벽 산화막을 형성하는 단계와;
    상기 질화막 및 상기 측벽 산화막을 마스크로 사용하여 소정의 이온을 주입하여, 기판의 노출 부분을 비정질화 하는 단계와;
    상기 측벽 산화막을 에칭 제거하는 단계와;
    상기 질화막을 마스크로 사용하여 산화막을 형성하는 것에 의해 소자 분리용 산화막을 형성하여, 상기 비정질화 된 영역에서 상기 산화막의 막 두께가 증가되도록 하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  19. 제 17항 또는 제 18항에 있어서,
    상기 소자분리용 산화막중에서 상기 비정질화된 영역의 산화막의 막두께는 불순물층을 형성하기 위한 이온 주입시 상기 소자분리용 산화막 바로 아래의 기판에는 이온이 주입되지 않는 두께로 정해지는 것을 특징으로 하는 반도체 장치 제조 방법.
  20. 제 16항 내지 18항 중 어느 한 항에 있어서,
    상기 소정의 이온은 실리콘, 게르마늄, 아르곤, 보론, 및 인으로 구성된 그룹에서 선택된 적어도 하나를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
KR1019990019808A 1998-06-01 1999-05-31 반도체 장치 및 그 제조 방법 KR100350774B1 (ko)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JPJP-P-1998-00151600 1998-06-01
JP15160098 1998-06-01
JP??10??????15 1998-06-05
JPJP-P-1998-00287402 1998-10-09
JP??10??????28 1998-10-09
JP28740298A JP3385981B2 (ja) 1998-06-01 1998-10-09 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
KR20000005766A KR20000005766A (ko) 2000-01-25
KR100350774B1 true KR100350774B1 (ko) 2002-08-28

Family

ID=26480796

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990019808A KR100350774B1 (ko) 1998-06-01 1999-05-31 반도체 장치 및 그 제조 방법

Country Status (4)

Country Link
US (4) US6214700B1 (ko)
JP (1) JP3385981B2 (ko)
KR (1) KR100350774B1 (ko)
TW (1) TW478067B (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6610581B1 (en) * 1999-06-01 2003-08-26 Sanyo Electric Co., Ltd. Method of forming isolation film in semiconductor device
US7045404B2 (en) * 2004-01-16 2006-05-16 Cree, Inc. Nitride-based transistors with a protective layer and a low-damage recess and methods of fabrication thereof
US7642181B2 (en) * 2006-01-30 2010-01-05 Atmel Corporation LOCOS self-aligned twin well with a co-planar silicon surface
US7692263B2 (en) 2006-11-21 2010-04-06 Cree, Inc. High voltage GaN transistors
JP5047243B2 (ja) * 2008-09-26 2012-10-10 シャープ株式会社 光学素子ウエハモジュール、光学素子モジュール、光学素子モジュールの製造方法、電子素子ウエハモジュール、電子素子モジュールの製造方法、電子素子モジュールおよび電子情報機器
WO2011016991A2 (en) 2009-07-29 2011-02-10 Dow Global Technologies Inc. Dual- or multi-headed chain shuttling agents and their use for the preparation of block copolymers
EP2375442A1 (en) * 2010-04-06 2011-10-12 S.O.I.Tec Silicon on Insulator Technologies Method for manufacturing a semiconductor substrate
US8402835B2 (en) 2011-02-16 2013-03-26 Silicon Microstructures, Inc. Compensation of stress effects on pressure sensor components
US9363421B1 (en) * 2015-01-12 2016-06-07 Google Inc. Correcting for artifacts in an encoder and decoder

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2602598B2 (ja) * 1992-03-27 1997-04-23 信越半導体株式会社 半導体基板の処理方法
JPH07245397A (ja) * 1994-03-07 1995-09-19 Oki Electric Ind Co Ltd 半導体装置の製造方法
DE19503641A1 (de) * 1995-02-06 1996-08-08 Forschungszentrum Juelich Gmbh Schichtstruktur mit einer Silicid-Schicht, sowie Verfahren zur Herstellung einer solchen Schichtstruktur
US5869405A (en) * 1996-01-03 1999-02-09 Micron Technology, Inc. In situ rapid thermal etch and rapid thermal oxidation
US5821153A (en) * 1996-12-09 1998-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method to reduce field oxide loss from etches
US6087241A (en) * 1997-09-05 2000-07-11 Microchip Technology Incorporated Method of forming side dielectrically isolated semiconductor devices and MOS semiconductor devices fabricated by this method
JP3274638B2 (ja) * 1997-10-29 2002-04-15 日本電気株式会社 半導体装置の製造方法

Also Published As

Publication number Publication date
JP3385981B2 (ja) 2003-03-10
US20010015466A1 (en) 2001-08-23
US20010001500A1 (en) 2001-05-24
US6291311B2 (en) 2001-09-18
KR20000005766A (ko) 2000-01-25
US6214700B1 (en) 2001-04-10
US20010008297A1 (en) 2001-07-19
TW478067B (en) 2002-03-01
JP2000058539A (ja) 2000-02-25

Similar Documents

Publication Publication Date Title
US6537894B2 (en) Process for fabricating a substrate of the silicon-on-insulator or silicon-on-nothing type and resulting device
US6734082B2 (en) Method of forming a shallow trench isolation structure featuring a group of insulator liner layers located on the surfaces of a shallow trench shape
EP0526212B1 (en) Method of forming isolated regions of oxide
US5795801A (en) MethodS of fabricating profiled device wells for improved device isolation
US4912062A (en) Method of eliminating bird&#39;s beaks when forming field oxide without nitride mask
KR960011861B1 (ko) 반도체장치의 소자 분리 방법
US4178191A (en) Process of making a planar MOS silicon-on-insulating substrate device
EP0985225A2 (en) Integrated circuit, components thereof and manufacturing method
JP2002009145A (ja) Ｓｉｍｏｘ（酸素注入による分離）工程のために埋込み酸化膜厚さをパターン形成する方法
US5707888A (en) Oxide formed in semiconductor substrate by implantation of substrate with a noble gas prior to oxidation
KR100350774B1 (ko) 반도체 장치 및 그 제조 방법
US5937310A (en) Reduced bird&#39;s beak field oxidation process using nitrogen implanted into active region
EP0641022B1 (en) Isolation structure and method for making same
US5631189A (en) Method of forming element isolation region
US5962914A (en) Reduced bird&#39;s beak field oxidation process using nitrogen implanted into active region
JP2004152962A (ja) 半導体装置の製造方法
US7632735B2 (en) Process for manufacturing silicon-on-insulator substrate
KR100290901B1 (ko) 반도체소자의격리막형성방법
JP2629615B2 (ja) 半導体装置の製造方法
JPH08213382A (ja) 半導体装置及びその製造方法
KR930005237B1 (ko) 반도체장치의 소자분리막 제조방법
JP2005019851A (ja) 半導体装置及びその製造方法
JP2743451B2 (ja) 半導体装置の製造方法
KR0161858B1 (ko) 반도체 소자의 격리방법
KR940003224B1 (ko) 반도체 소자의 격리방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J201 Request for trial against refusal decision
AMND Amendment
B701 Decision to grant
GRNT Written decision to grant
G170 Re-publication after modification of scope of protection [patent]
LAPS Lapse due to unpaid annual fee