KR100349921B1 - 분할 구동형 플라즈마 표시패널의 구동방법 - Google Patents

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Abstract

본 발명에 따른 분할 구동형 플라즈마 표시 패널의 구동 방법은 상부 어드레스 단계 및 하부 어드레스 단계를 포함한다. 상부 어드레스 단계에서는, 제1 Y 전극 라인부터 제n/2 Y 전극 라인에 주사 펄스가 순차적으로 인가됨과 동시에 상응하는 표시 데이터 신호가 상부 어드레스 전극 라인들에 인가되어, 선택된 방전셀들의 Y 전극과 어드레스 전극 주위에 벽전하들이 형성된다. 상부 어드레스 단계가 진행되는 동안에 수행되는 하부 어드레스 단계에서는, 제(n/2)+1 Y 전극 라인부터 제n Y 전극 라인에 주사 펄스가 순차적으로 인가됨과 동시에 상응하는 표시 데이터 신호가 하부 어드레스 전극 라인들에 인가되어, 선택된 방전셀들의 Y 전극과 어드레스 전극 주위에 벽전하들이 형성된다. 여기서, 제(n/2)+1 Y 전극 라인부터 제n Y 전극 라인에 주사 펄스가 순차적으로 인가되는 각각의 시점이 상부 어드레스 단계에서 주사 펄스가 인가되는 각각의 시점보다 소정의 시간이 지연된다.

Description

분할 구동형 플라즈마 표시 패널의 구동 방법{Method for driving plasma display panel of separation drive type}
본 발명은, 분할 구동형 플라즈마 표시 패널의 구동 방법에 관한 것으로서, 보다 상세하게는, 3-전극 면방전 방식의 분할 구동형 플라즈마 표시 패널의 구동 방법에 관한 것이다.
도 1은 일반적인 3-전극 면방전 방식의 플라즈마 표시 패널의 구조를 보여준다. 도 2는 도 1의 패널의 한 방전셀을 보여준다. 도 1 및 2를 참조하면, 일반적인 면방전 플라즈마 표시 패널(1)의 앞쪽 및 뒤쪽 글라스 기판들(10, 13) 사이에는, 어드레스 전극 라인들(AR1, AG1, ..., AGm, ABm), 유전체층(11, 15), Y 전극 라인들(Y1, ..., Yn), X 전극 라인들(X1, ..., Xn), 형광층(16), 격벽(17) 및 보호층으로서의 일산화마그네슘(MgO)층(12)이 마련되어 있다.
어드레스 전극 라인들(AR1, AG1, ..., AGm, ABm)은 뒤쪽 글라스 기판(13)의 앞면에 일정한 패턴으로 형성된다. 하부 유전체층(15)은 어드레스 전극 라인들(AR1, AG1, ..., AGm, ABm)의 앞에서 형성된다. 하부 유전체층(15)의 앞면에는 격벽(17)들이 어드레스 전극 라인들(AR1, AG1, ..., AGm, ABm)과 평행한 방향으로 형성된다. 이 격벽(17)들은 각 방전셀의 방전 영역을 구획하고 각 방전셀 사이의 광학적 간섭(cross talk)을 방지하는 기능을 한다. 형광층(16)은 격벽(17)들 사이에 형성된다.
X 전극 라인들(X1, ..., Xn)과 Y 전극 라인들(Y1, ..., Yn)은 어드레스 전극 라인들(AR1, AG1, ..., AGm, ABm)과 직교되도록 앞쪽 글라스 기판(10)의 뒷면에 일정한 패턴으로 형성된다. 각 교차점은 상응하는 방전셀을 규정한다. 각 X 전극 라인(X1, ..., Xn)과 각 Y 전극 라인(Y1, ..., Yn)은 투명한 도전성 재질의 ITO(Indium Tin Oxide) 전극 라인(도 3의 Xna, Yna)과 금속 재질의 버스 전극 라인(도 3의 Xnb, Ynb)이 결합되어 형성된다. 상부 유전체층(11)은 X 전극 라인들(X1, ..., Xn)과 Y전극 라인들(Y1, ..., Yn)의 뒤에 형성된다. 강한 전계로부터 패널(1)을 보호하기 위한 일산화마그네슘(MgO)층(12)은 상부 유전체층(11)의 뒷면에 전면 도포되어 형성된다. 방전 공간(14)에는 플라즈마 형성용 가스가 밀봉된다.
이와 같은 플라즈마 표시 패널에 기본적으로 적용되는 구동 방식은, 초기화, 어드레스 및 유지-방전 단계가 단위 서브필드에서 순차적으로 수행되게 하는 방식이다. 초기화 단계에서는 이전(以前) 서브필드에서의 잔여 벽전하들이 소거되고 공간 전하들이 고르게 생성되도록 구동한다. 어드레스 단계에서는 선택된 방전셀들에서 벽전하들이 형성되도록 구동한다. 그리고 유지-방전 단계에서는 어드레싱 방전 단계에서 벽전하들이 형성된 방전셀들에서 빛이 발생되도록 구동한다. 즉, 모든 X 전극 라인들(X1, ..., Xn)과 모든 Y 전극 라인들(Y1, ..., Yn)에 상대적으로 높은 전압의 펄스를 교호하게 인가하면, 벽전하들이 형성된 방전셀들에서 면 방전을 일으킨다. 이때, 가스층에서 플라즈마가 형성되고, 그 자외선 방사에 의하여 형광층(16)이 여기되어 빛이 발생된다.
도 3은 도 1의 플라즈마 표시 패널에 있어서 분할 구동형 플라즈마 표시 패널의 배면 구조를 보여준다. 도 3을 참조하면, 분할 구동형 플라즈마 표시 패널은 그 배면 글라스 기판(13) 위에 어드레스 전극 라인들이 상부 라인들(AR1U, AG1U, ..., AGmU, ABmU)과 하부 라인들(AR1L, AG1L, ..., AGmL, ABmL)로 이분되어 분할 구동된다. 도 3에서 참조부호 17은 격벽(15)을 가리킨다. 이와 같은 분할 구동형 플라즈마 표시 패널의 일반적인 구동 방법은 도 4에 도시되어 있다.
도 4는 8 비트의 영상 데이터로써 256(28) 계조 표시를 수행시키기 위하여 단위 프레임마다 8 개의 서브필드들이 설정되는 경우를 보여준다. 도 4를 참조하면, 단위 표시 주기는 시분할 계조 표시를 실현하기 위하여 8 개의 서브필드들(SF1, ..., SF8)로 분할된다. 또한, 각 서브필드(SF1, ..., SF8)는 어드레스 주기(A1, ..., A8)와 유지-방전 주기(S1, ..., S8)로 분할된다. 여기서, 단위 표시 주기는 순차 구동 방식의 경우에 단위 프레임을 가리키고, 비월 구동 방식의 경우에 단위 필드를 가리킨다.
각각의 어드레스 주기(A1, ..., A8)에서는, 상부 및 하부 어드레스 주기들이 동시에 진행된다. 각각의 상부 어드레스 주기에서는, 제1 Y 전극 라인(Y1)부터 제n/2 Y 전극 라인(Yn/2)에 주사 펄스가 순차적으로 인가됨과 동시에 상응하는 표시 데이터 신호가 상부 어드레스 전극 라인들(도 3의 AR1U, AG1U, ..., AGmU, ABmU)에 인가된다. 이에 따라 상부 패널에서 선택된 방전셀들의 Y 전극과 어드레스 전극 주위에 벽전하들이 형성된다. 각각의 상부 어드레스 단계가 진행되는 동안에 수행되는 하부 어드레스 주기에서는, 제(n/2)+1 Y 전극 라인(Y(n/2)+1)부터 제n Y 전극 라인(Yn)에 주사 펄스가 순차적으로 인가됨과 동시에 상응하는 표시 데이터 신호가 하부 어드레스 전극 라인들(도 3의 AR1L, AG1L, ..., AGmL, ABmL)에 인가된다. 이에 따라 하부 패널에서 선택된 방전셀들의 Y 전극과 어드레스 전극 주위에 벽전하들이 형성된다.
각 유지-방전 주기(S1, ..., S8)에서는, 모든 Y 전극 라인들(Y1, ..., Yn)과 모든 X 전극 라인들(X1, ..., Xn)에 유지-방전용 펄스가 교호하게 인가되어, 상응하는 어드레스 주기(A1, ..., A8)에서 벽전하들이 형성된 방전셀들에서 유지-방전을 일으킨다. 따라서 플라즈마 표시 패널의 휘도는 단위 프레임에서 차지하는 유지-방전 주기(S1, ..., S8)의 길이에 비례한다. 단위 프레임에서 차지하는 유지-방전 주기(S1, ..., S8)의 길이는 255T(T는 단위 시간)이다. 따라서 단위 프레임에서 한 번도 표시되지 않은 경우를 포함하여 256 계조로써 표시할 수 있다.
여기서, 제1 서브필드(SF1)의 유지-방전 주기(S1)에는 20에 상응하는 시간(1T)이, 제2 서브필드(SF2)의 유지-방전 주기(S2)에는 21에 상응하는 시간(2T)이, 제3 서브필드(SF3)의 유지-방전 주기(S3)에는 22에 상응하는 시간(4T)이, 제4 서브필드(SF4)의 유지-방전 주기(S4)에는 23에 상응하는 시간(8T)이, 제5 서브필드(SF5)의 유지-방전 주기(S5)에는 24에 상응하는 시간(16T)이, 제6 서브필드(SF6)의 유지-방전 주기(S6)에는 25에 상응하는 시간(32T)이, 제7 서브필드(SF7)의 유지-방전 주기(S7)에는 26에 상응하는 시간(64T)이, 그리고 제8 서브필드(SF8)의 유지-방전 주기(S8)에는 27에 상응하는 시간(128T)이 각각 설정된다.
이에 따라, 8 개의 서브필드들중에서 표시될 서브필드를 적절히 선택하면, 어느 서브필드에서도 표시되지 않는 0(영) 계조를 포함하여 모두 256 계조의 표시가 수행될 수 있음을 알 수 있다.
상기와 같은 분할 구동형 플라즈마 표시 패널의 구동 방법에 있어서, 종래에는, 상부 어드레스 주기에서 주사 펄스가 인가되는 각각의 시점이 하부 어드레스 주기에서 주사 펄스가 인가되는 각각의 시점과 서로 동기되어 있다. 도 5는 종래의 구동 방법에 따라 도 4의 단위 서브필드에서 각 전극 라인으로 출력되는 신호의 파형을 보여준다. 도 5에서의 리셋 주기(a-d)는 도 4에서 생략되어 있다.
도 5에서 참조부호 SAR1U,...,SABmU는 상부 어드레스 전극 라인들(도 3의 AR1U, AG1U, ..., AGmU, ABmU)에 인가되는 상부 어드레스 구동 신호들을, SAR1L,...,SABmL은 하부 어드레스 전극 라인(도 3의 AR1L, AG1L, ..., AGmL, ABmL)에 인가되는 하부 어드레스 구동 신호들을, SY1, ..., SY(n/2)은 상부 Y 전극 라인들(Y1, ..., Yn/2)에 인가되는 상부 Y 구동 신호들을, SY(n/2)+1, ..., SYn은 하부 Y 전극 라인들(Y(n/2)+1, ..., Yn)에 인가되는 하부 Y 구동 신호들을, 그리고 SX는 모든 X 전극 라인들(X1, ..., Xn)에 공통으로 인가되는 X 구동 신호들을 각각 가리킨다.
도 5의 각 시간 별 동작 과정을 설명하면 다음과 같다.
리셋 주기(a-d)의 b-c 구간에서는, 모든 어드레스 전극 라인들(AR1, AG1, ..., AGm, ABm)에 정극성 전압 Va가, 모든 Y 전극 라인들(Y1, ..., Yn)에 접지 전압인0 [V](볼트)가, 그리고 모든 X 전극 라인들(X1, ..., Xn)에 높은 정극성 전압 Vw가 각각 인가된다. 이에 따라, 전체적 방전이 수행되어 벽전하들이 상응하는 전극들 주위에 집적된다. 리셋 주기(a-d)의 c-d 구간에서는, 모든 전극 라인들에 0 [V]가 인가된다. 이에 따라, 모든 전극 라인들에 집적되었던 벽전하들이 자체적 방전에 의하여 방전 공간(도 1의 14)으로 이동하면서 공간 전하들로 변한다.
어드레스 주기(d-r)의 d-e 구간에서는 모든 어드레스 전극 라인들(AR1, AG1, ..., AGm, ABm)에 상응하는 어드레스 구동 전압이, 제1 Y 전극 라인(Y1) 및 제(n/2)+1 Y 전극 라인(Y(n/2)+1)에 주사 구동 전압 -Vy가, 그리고 모든 X 전극 라인들(X1, ..., Xn)에 상대적으로 낮은 정극성 전압 Vax가 각각 인가된다. 이에 따라, 제1 Y 전극 라인(Y1) 및 제(n/2)+1 Y 전극 라인(Y(n/2)+1)에 대하여, 선택되어 어드레스 전압 Va가 인가된 어드레스 전극 라인들과의 교차 지점들의 화소들에서 어드레스 방전이 수행되어 벽전하들이 형성된다.
어드레스 주기(d-r)의 d-e 구간과 같은 어드레스 과정은 순차적으로 반복 수행된다. 어드레스 주기(d-r)의 p-q 구간에서는, 모든 어드레스 전극 라인들(AR1, AG1, ..., AGm, ABm)에 상응하는 어드레스 구동 전압이, 제n/2 Y 전극 라인(Yn/2) 및 제n Y 전극 라인(Yn)에 주사 구동 전압 -Vy가, 그리고 모든 X 전극 라인들(X1, ..., Xn)에 상대적으로 낮은 정극성 전압 Vax가 각각 인가된다. 이에 따라, 제n/2 Y 전극 라인(Yn/2) 및 제n Y 전극 라인(Yn)에 대하여, 선택되어 어드레스 전압 Va가 인가된 어드레스 전극 라인들과의 교차 지점들의 화소들에서 어드레스 방전이 수행되어 벽전하들이 형성된다.
상기와 같이 동작하는 어드레스 주기(d-r)가 종료되면, 선택된 화소들에서의 벽전하 형성이 완료된다. 이에 따라, 이어지는 유지방전 주기(r-v)에서 모든 Y 전극 라인들(Y1, ..., Yn)과 모든 X 전극 라인들(X1, ..., Xn) 사이에 유지방전 전압 Vs가 교호하게 인가됨으로써, 어드레스 주기(d-r)에서 벽전하가 형성되었던 화소들에서 유지방전이 수행되어 표시된다. 유지방전 주기(r-v)에서는, 모든 어드레스 전극 라인들(AR1, AG1, ..., AGm, ABm)에 상대적으로 낮은 선택 어드레스 전압 Va가 인가됨으로써, 유지방전의 효율성이 높아진다.
위에서 설명된 바와 같이, 분할 구동형 플라즈마 표시 패널의 구동 방법에 있어서, 종래에는, 상부 어드레스 주기에서 주사 펄스가 인가되는 각각의 시점이 하부 어드레스 주기에서 주사 펄스가 인가되는 각각의 시점과 서로 동기되어 있다. 그런데, 모든 어드레스 전극 라인들(AR1, AG1, ..., AGm, ABm)과 모든 Y 전극 라인들 사이에는 캐페시턴스(capacitance)가 존재한다. 따라서, 종래의 구동 방법에 의하면, 어드레스 주기(d-r)에서 주사 펄스가 인가되는 각각의 시점에서부터 짧은 시간 동안에, 선택된 상부 어드레스 전극 라인들로부터 상응하는 상부 Y 전극 라인으로 용량성 전류가 흐름과 동시에, 선택된 하부 어드레스 전극 라인들로부터 상응하는 하부 Y 전극 라인으로 용량성 전류가 흐른다. 이에 따라, 많은 어드레스 전극 라인들이 선택된 경우에 과대한 전류가 Y 구동부로 흐르게 되어, 다음과 같은 문제점들이 발생될 수 있다.
첫째, Y 구동부로의 전기적 충격으로 인하여 Y 구동부의 수명이 단축될 수 있다.
둘째, Y 구동부로의 전기적 노이즈로 인하여 Y 구동부의 동작이 불완전해질 수 있다. 예를 들어, 인접된 Y 전극 라인의 전압이 높아져서 불완전한 주사가 수행될 수 있다.
셋째, 플라즈마 표시 패널로부터 과다한 전자장애(Electro-Magnetic Interference )파가 출사될 수 있다.
본 발명의 목적은, 분할 구동형 플라즈마 표시 패널의 구동 방법에 있어서, 구동 회로의 수명 및 성능을 개선하고, 플라즈마 표시 패널로부터의 전자장애파를 줄일 수 있는 구동 방법을 제공하는 것이다.
도 1은 일반적인 3-전극 면방전 방식의 플라즈마 표시 패널의 구조를 보여주는 내부 사시도이다.
도 2는 도 1의 패널의 한 방전셀을 보여주는 단면도이다.
도 3은 도 1의 플라즈마 표시 패널에 있어서 분할 구동형 플라즈마 표시 패널의 배면 구조를 보여주는 평면도이다.
도 4는 도 3의 분할 구동형 플라즈마 표시 패널의 Y 전극 라인들에 대한 일반적인 구동 타이밍도이다.
도 5는 종래의 구동 방법에 따라 도 4의 단위 서브필드에서 각 전극 라인으로 출력되는 신호의 파형도이다.
도 6은 본 발명에 따른 구동 방법을 수행하는 장치의 블록도이다.
도 7은 본 발명에 따른 구동 방법에 따라 도 4의 단위 서브필드에서 각 전극 라인으로 출력되는 신호의 파형도이다.
<도면의 주요 부분에 대한 부호의 설명>
1...플라즈마 표시 패널, 10...앞쪽 글라스 기판,
11, 15...유전체층, 12...일산화마그네슘층,
13...뒤쪽 글라스 기판, 14...방전 공간,
16...형광층, 17...격벽,
X1, ..., Xn...X 전극 라인, Y1, ..., Yn...Y 전극 라인,
AR1, AG1, ..., AGm, ABm...어드레스 전극 라인,
AR1U, AG1U, ..., AGmU, ABmU...상부 어드레스 전극 라인,
AR1L, AG1L, ..., AGmL, ABmL...하부 어드레스 전극 라인,
Xna, Yna...ITO 전극 라인, Xnb, Ynb...버스 전극 라인,
SF1, ..., SF8...서브필드, A1, ..., A8...어드레스 주기,
A11, A12, A13...초기화 주기, A14...주 어드레스 주기,
S1, ..., S8...유지-방전 주기, DT...지연 시간.
상기 목적을 이루기 위한 본 발명의 구동 방법은, 서로 대향 이격된 제1 기판과 제2 기판 사이에서, n 개의 X 전극 라인들이 n 개의 Y 전극 라인들과 평행하게 정렬되고, 어드레스 전극 라인들이 상기 X 전극 라인들과 상기 Y 전극 라인들에 대하여 직교하게 정렬되며, 상기 어드레스 전극 라인들이 상부 및 하부로 이분되어 분할 구동되는 플라즈마 표시 패널의 구동 방법이다. 이 방법은 초기화 단계, 상부 어드레스 단계, 하부 어드레스 단계 및 유지-방전 단계를 포함한다.
상기 초기화 단계에서는 상기 X 전극 라인들 및 Y 전극 라인들 주위의 벽전하들이 공간 전하들로 변한다. 상기 상부 어드레스 단계에서는, 제1 Y 전극 라인부터 제n/2 Y 전극 라인에 주사 펄스가 순차적으로 인가됨과 동시에 상응하는 표시 데이터 신호가 상부 어드레스 전극 라인들에 인가되어, 선택된 방전셀들의 Y 전극과 어드레스 전극 주위에 벽전하들이 형성된다. 상기 상부 어드레스 단계가 진행되는 동안에 수행되는 상기 하부 어드레스 단계에서는, 제(n/2)+1 Y 전극 라인부터 제n Y 전극 라인에 주사 펄스가 순차적으로 인가됨과 동시에 상응하는 표시 데이터 신호가 하부 어드레스 전극 라인들에 인가되어, 선택된 방전셀들의 Y 전극과 어드레스 전극 주위에 벽전하들이 형성된다. 여기서, 상기 제(n/2)+1 Y 전극 라인부터 제n Y 전극 라인에 주사 펄스가 순차적으로 인가되는 각각의 시점이 상기 상부 어드레스 단계에서 주사 펄스가 인가되는 각각의 시점보다 소정의 시간이 지연된다. 상기 유지-방전 단계에서는, 상기 X 및 Y 전극 라인들에 펄스가 교호하게 인가됨으로써 상기 상부 및 하부 어드레스 단계들에서 벽전하들이 형성된 방전셀들에서 방전이 유지된다.
본 발명의 상기 구동 방법에 의하면, 상기 하부 어드레스 단계에서 주사 펄스가 순차적으로 인가되는 각각의 시점이 상기 상부 어드레스 단계에 비하여 소정의 시간이 지연된다. 이에 따라, 선택된 상부 어드레스 전극 라인들로부터 상응하는 상부 Y 전극 라인으로 용량성 전류가 흐른 후에, 선택된 하부 어드레스 전극 라인들로부터 상응하는 하부 Y 전극 라인으로 용량성 전류가 흐른다. 이에 따라, 많은 어드레스 전극 라인들이 선택된 경우에도 용량성 전류가 시간 차이를 두고 흐를수 있으므로, 구동 회로의 수명 및 성능을 개선하고, 상기 플라즈마 표시 패널로부터의 전자장애파를 줄일 수 있다.
바람직하게는, 상기 하부 어드레스 단계에서 지연되는 시간이, 상기 상부 어드레스 단계에서 상기 상부 어드레스 전극 라인들로부터 상응하는 Y 전극 라인으로 용량성 전류가 흐르는 시간이다. 이에 따라, 상기 지연되는 시간이 최소화되도록 설정할 수 있다.
이하, 본 발명에 따른 바람직한 실시예를 상세히 설명한다.
도 6은 본 발명에 따른 구동 방법을 수행하는 장치를 보여준다. 도 6을 참조하면, 제어부(21)는 표시데이터 제어부(211)와 패널구동 제어부(212)를 포함하여, 호스트 예를 들어, 노트북 컴퓨터로부터의 클럭 신호(CLK), 데이터 신호(DATA), 수직동기 신호(VSYNC) 및 수평동기 신호(HSYNC)를 입력받는다. 표시데이터 제어부(211)는, 클럭 신호(CLK)에 따라 데이터 신호(DATA)를 내부의 프레임 메모리(201)에 저장하여, 상응하는 어드레스 제어 신호를 상부 및 하부 어드레스 구동부(221, 222)에 입력한다. 수직동기 신호(VSYNC) 및 수평동기 신호(HSYNC)를 처리하는 패널구동 제어부(212)는 주사구동 제어부(202) 및 공통구동 제어부(203)를 포함한다. 주사구동 제어부(202)는 Y 구동부(231)를 제어하는 신호들을 발생시키고, 공통구동 제어부(203)는 공통파형 발생부(232) 및 X 구동부(24)를 제어하는 신호들을 발생시킨다.
Y 구동부(231)는 주사구동 제어부(202) 및 공통파형 발생부(232)로부터의 신호들에 따라 상응하는 구동 신호를 Y 전극 라인들(Y1, ..., Yn)에 인가한다. 상부 어드레스 구동부(221)는, 표시데이터 제어부(211)로부터의 어드레스 제어 신호를 처리하여, 상응하는 표시 데이터 신호를 상부 어드레스 전극 라인들(AR1U, AG1U, ..., AGmU, ABmU)에 인가한다. 하부 어드레스 구동부(222)는, 표시데이터 제어부(211)로부터의 어드레스 제어 신호를 처리하여, 상응하는 표시 데이터 신호를 하부 어드레스 전극 라인들(AR1L, AG1L, ..., AGmL, ABmL)에 인가한다. X 구동부(24)는 공통구동 제어부(203)로부터의 제어 신호에 따라 상응하는 구동 신호를 X 전극 라인들(X1, ..., Xn)에 인가한다.
도 7은 본 발명에 따른 구동 방법에 따라 도 4의 단위 서브필드에서 각 전극 라인으로 출력되는 신호의 파형을 보여준다. 도 7에서 도 5와 동일한 참조부호는 동일한 기능의 대상을 가리킨다. 도 7의 각 시간 별 동작 과정을 설명하면 다음과 같다.
리셋 주기(a-d)의 b-c 구간에서는, 모든 어드레스 전극 라인들(AR1, AG1, ..., AGm, ABm)에 정극성 전압 Va가, 모든 Y 전극 라인들(Y1, ..., Yn)에 접지 전압인 0 [V](볼트)가, 그리고 모든 X 전극 라인들(X1, ..., Xn)에 높은 정극성 전압 Vw가 각각 인가된다. 이에 따라, 전체적 방전이 수행되어 벽전하들이 상응하는 전극들 주위에 집적된다. 리셋 주기(a-d)의 c-d 구간에서는, 모든 전극 라인들에 0 [V]가 인가된다. 이에 따라, 모든 전극 라인들에 집적되었던 벽전하들이 자체적 방전에의하여 방전 공간(도 1의 14)으로 이동하면서 공간 전하들로 변한다.
어드레스 주기(d-r)의 d-e 구간에서는 상부 어드레스 전극 라인들(도 6의 AR1U, AG1U, ..., AGmU, ABmU)에 상응하는 어드레스 구동 전압이, 제1 Y 전극 라인()에 주사 구동 전압 -Vy가, 그리고 모든 X 전극 라인들(X1, ..., Xn)에 상대적으로 낮은 정극성 전압 Vax가 각각 인가된다. 이에 따라, 제1 Y 전극 라인(Y1)에 대하여, 선택되어 어드레스 전압 Va가 인가된 어드레스 전극 라인들과의 교차 지점들의 화소들에서 어드레스 방전이 수행되어 벽전하들이 형성된다.
제1 Y 전극 라인(Y1)에 주사 구동 전압 -Vy가 인가되는 시점으로부터 dt의 시간 동안에는, 상부 어드레스 전극 라인들(AR1U, AG1U, ..., AGmU, ABmU)중에서 선택된 임의의 한 라인으로부터 제1 Y 전극 라인(Y1)으로 흐르는 용량성 전류 I는 아래의 수학식 1에 의하여 추정될 수 있다.
상기 수학식 1에서 Ccell은 단위 방전셀에서의 Y 전극과 주사 전극 사이의 정전용량을, dV는 선택된 방전셀에서의 Y 전극과 주사 전극 사이에 인가되는 전압(도 7에서 Va + Vy)을, 그리고 dt는 전압 dV의 인가 시점(d)으로부터 상응하는 방전셀에서 전압 dV가 정착되는 시점까지의 시간을 가리킨다.
따라서, 시점 d에서 모든 상부 어드레스 전극 라인들(AR1U, AG1U, ..., AGmU, ABmU)에 선택 어드레스 전압(Va)이 인가된 경우, 시점 d로부터 dt의 시간 동안에는, 상기 용량성 전류 I의 3m 배의 최대 전류가 제1 Y 전극 라인(Y1)으로 흐르게 된다.
이와 같은 용량성 전류가 모두 흘러버린 시점 즉, d + dt의 시점에서는, 하부 어드레스 전극 라인들(도 6의 AR1L, AG1L, ..., AGmL, ABmL)에 상응하는 어드레스 구동 전압이, 제(n/2)+1 Y 전극 라인(Y(n/2)+1)에 주사 구동 전압 -Vy가, 그리고 모든 X 전극 라인들(X1, ..., Xn)에 상대적으로 낮은 정극성 전압 Vax가 각각 인가된다. 이에 따라, 제(n/2)+1 Y 전극 라인(Y(n/2)+1)에 대하여, 선택되어 어드레스 전압 Va가 인가된 어드레스 전극 라인들과의 교차 지점들의 화소들에서 어드레스 방전이 수행되어 벽전하들이 형성된다. 여기서, dt의 시간 동안에 용량성 전류가 제1 Y 전극 라인(Y1)으로 흐른 후에 제(n/2)+1 Y 전극 라인(Y(n/2)+1)으로 용량성 전류가 흐른다.
상기와 같은 어드레스 과정은 순차적으로 반복 수행된다. 어드레스 주기(d-r)의 p-q 구간에서는 상부 어드레스 전극 라인들(AR1U, AG1U, ..., AGmU, ABmU)에 상응하는 어드레스 구동 전압이, 제n/2 전극 라인(Yn/2)에 주사 구동 전압 -Vy가, 그리고 모든 X 전극 라인들(X1, ..., Xn)에 상대적으로 낮은 정극성 전압 Vax가 각각 인가된다. 이에 따라, 제n/2 전극 라인(Yn/2)에 대하여, 선택되어 어드레스 전압 Va가 인가된 어드레스 전극 라인들과의 교차 지점들의 화소들에서 어드레스 방전이 수행되어 벽전하들이 형성된다.
시점 p로부터 dt의 시간이 흐른 후, 하부 어드레스 전극 라인들(도 6의 AR1L, AG1L, ..., AGmL, ABmL)에 상응하는 어드레스 구동 전압이, 제n Y 전극 라인(Yn)에 주사 구동 전압 -Vy가, 그리고 모든 X 전극 라인들(X1, ..., Xn)에 상대적으로 낮은 정극성 전압 Vax가 각각 인가된다. 이에 따라, 제n Y 전극 라인(Yn)에 대하여, 선택되어 어드레스 전압 Va가 인가된 어드레스 전극 라인들과의 교차 지점들의 화소들에서 어드레스 방전이 수행되어 벽전하들이 형성된다. 여기서, 시점 p로부터 dt의 시간 동안에 용량성 전류가 제n/2 전극 라인(Yn/2)으로 흐른 후에, 제n Y 전극 라인(Yn)으로 용량성 전류가 흐른다.
상기와 같이 동작하는 어드레스 주기(d-r)가 종료되면, 선택된 화소들에서의 벽전하 형성이 완료된다. 이에 따라, 이어지는 유지방전 주기(r-v)에서 모든 Y 전극 라인들(Y1, ..., Yn)과 모든 X 전극 라인들(X1, ..., Xn) 사이에 유지방전 전압 Vs가 교호하게 인가됨으로써, 어드레스 주기(d-r)에서 벽전하가 형성되었던 화소들에서 유지방전이 수행되어 표시된다. 유지방전 주기(r-v)에서는, 모든 어드레스 전극 라인들(AR1, AG1, ..., AGm, ABm)에 상대적으로 낮은 선택 어드레스 전압 Va가 인가됨으로써, 유지방전의 효율성이 높아진다.
이상 설명된 바와 같이, 본 발명에 따른 분할 구동형 플라즈마 표시 패널의구동 방법에 의하면, 하부 어드레스 단계에서 주사 펄스가 순차적으로 인가되는 각각의 시점이 상부 어드레스 단계에 비하여 소정의 시간이 지연된다. 이에 따라, 선택된 상부 어드레스 전극 라인들로부터 상응하는 상부 Y 전극 라인으로 용량성 전류가 흐른 후에, 선택된 하부 어드레스 전극 라인들로부터 상응하는 하부 Y 전극 라인으로 용량성 전류가 흐른다. 이에 따라, 많은 어드레스 전극 라인들이 선택된 경우에도 용량성 전류가 시간 차이를 두고 흐를 수 있으므로, 구동 회로의 수명 및 성능을 개선하고, 상기 플라즈마 표시 패널로부터의 전자장애파를 줄일 수 있다.
본 발명은, 상기 실시예에 한정되지 않고, 청구범위에서 정의된 발명의 사상 및 범위 내에서 당업자에 의하여 변형 및 개량될 수 있다.

Claims (2)

  1. 서로 대향 이격된 제1 기판과 제2 기판 사이에서, n 개의 X 전극 라인들이 n 개의 Y 전극 라인들과 평행하게 정렬되고, 어드레스 전극 라인들이 상기 X 전극 라인들과 상기 Y 전극 라인들에 대하여 직교하게 정렬되며, 상기 어드레스 전극 라인들이 상부 및 하부로 이분되어 분할 구동되는 플라즈마 표시 패널의 구동 방법에 있어서,
    상기 X 전극 라인들 및 Y 전극 라인들 주위의 벽전하들이 공간 전하들로 변하는 초기화 단계;
    제1 Y 전극 라인부터 제n/2 Y 전극 라인에 주사 펄스가 순차적으로 인가됨과 동시에 상응하는 표시 데이터 신호가 상부 어드레스 전극 라인들에 인가되어, 선택된 방전셀들의 Y 전극과 어드레스 전극 주위에 벽전하들이 형성되는 상부 어드레스 단계;
    상기 상부 어드레스 단계가 진행되는 동안에 수행되고, 제(n/2)+1 Y 전극 라인부터 제n Y 전극 라인에 주사 펄스가 순차적으로 인가됨과 동시에 상응하는 표시 데이터 신호가 하부 어드레스 전극 라인들에 인가되어, 선택된 방전셀들의 Y 전극과 어드레스 전극 주위에 벽전하들이 형성되되, 상기 제(n/2)+1 Y 전극 라인부터 제n Y 전극 라인에 주사 펄스가 순차적으로 인가되는 각각의 시점이 상기 상부 어드레스 단계에서 주사 펄스가 인가되는 각각의 시점보다 소정의 시간이 지연되는 하부 어드레스 단계; 및
    상기 X 및 Y 전극 라인들에 펄스가 교호하게 인가됨으로써 상기 상부 및 하부 어드레스 단계들에서 벽전하들이 형성된 방전셀들에서 방전이 유지되는 유지-방전 단계를 포함한 구동 방법.
  2. 제1항에 있어서, 상기 하부 어드레스 단계에서 지연되는 시간이,
    상기 상부 어드레스 단계에서 상기 상부 어드레스 전극 라인들로부터 상응하는 Y 전극 라인으로 용량성 전류가 흐르는 시간인 구동 방법.
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