KR100348539B1 - CIRCUIT AND METHOD OF SOURCE DRIVING OF TFT LCDs - Google Patents
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Abstract
본 발명은 액정구동회로에 관한 것으로, 더욱 상세하게는 간단한 회로로 고계조를 나타낼 수 있는 액정표시장치의 소스 구동회로 및 방법에 관한 것이다. 이러한 본 발명의 회로는 액정표시장치의 데이터 라인을 영상 데이터에 따라 구동하기 위한 소스 구동회로에 있어서, 상기 영상 데이터를 입력받기 위한 디지털블럭; 상기 디지털블럭으로부터 입력된 영상 데이터를 아날로그신호로 변환하기 위한 디지털-아날로그 변환기; 상기 디지털-아날로그 변환기의 출력을 버퍼링하여 상기 데이터 라인을 구동하기 위한 연산증폭기; 라인타임의 제 1 주기에 온되어 상기 연산증폭기의 출력을 상기 데이터 라인에 전달하기 위한 제 1 스위치; 및 라인타임의 제 2 주기에 온되어 상기 디지털-아날로그 변환기의 출력을 상기 데이터 라인에 직접 연결하기 위한 제 2 스위치를 구비한다. 따라서, 본 발명은 데이터 라인에 영상신호를 인가하는 1 라인 타임을 2단계로 구분하여 제 1 단계에서는 연산증폭기의 출력으로 패널의 데이터 라인을 구동하고, 제 2 단계에서는 디지털-아날로그 변환기의 출력으로 직접 데이터 라인을 구동하여 오차를 보상하므로써 6비트 정도의 균일성을 갖는 연산증폭기를 이용해서도 고계조를 표현할 수 있는 효과가 있다.The present invention relates to a liquid crystal driving circuit, and more particularly, to a source driving circuit and a method of a liquid crystal display device capable of displaying a high gray scale with a simple circuit. The circuit of the present invention includes a source driving circuit for driving a data line of a liquid crystal display according to image data, the circuit comprising: a digital block for receiving the image data; A digital-analog converter for converting image data input from the digital block into an analog signal; An operational amplifier for buffering the output of the digital-to-analog converter to drive the data line; A first switch that is turned on in a first period of line time and delivers an output of the operational amplifier to the data line; And a second switch that is turned on at a second period of line time and directly connects the output of the digital-to-analog converter to the data line. Accordingly, the present invention divides one line time for applying an image signal to a data line into two stages, driving the data line of the panel with the output of the operational amplifier in the first stage, and outputting the digital-to-analog converter in the second stage. By compensating for the error by directly driving the data line, a high gradation can be expressed by using an operational amplifier having a uniformity of about 6 bits.
Description
본 발명은 액정표시장치의 구동회로 및 방법에 관한 것으로, 더욱 상세하게는 간단한 회로로 고계조를 나타낼 수 있는 액정표시장치의 소스 구동회로 및 방법에 관한 것이다.The present invention relates to a driving circuit and a method of a liquid crystal display device, and more particularly, to a source driving circuit and a method of a liquid crystal display device capable of displaying a high gray scale with a simple circuit.
일반적으로, 문자 기호 또는 그래픽을 디스플레이하는데 이용되는 액정표시장치(Liquid Crystal Device: LCD)는 전기장에 의하여 분자배열이 변화하는 액정의 광학적 성질을 이용하여 액정기술과 반도체 기술을 융합한 표시장치이다. 박막트랜지스터(Thin Film Transistor:TFT)용 LCD는 내부의 픽셀을 온/오프시키는 스위칭소자로서 TFT를 이용하며, 이 TFT가 온/오프됨에 따라 픽셀들이 온/오프된다. 즉, 일반적인 TFT 액정표시장치는 도 1 에 도시된 바와 같이, 화소를 구성하는 셀(130)들이 어레이형태로 배열되어 있고, 각 셀들은 스위칭 기능을 하는 TFT(132)와 액정 셀(134), 스토리지 커패시터(Cs)로 구성된다. 그리고, 각 TFT의 소스(source)들이 컬럼(column) 방향으로 공통으로 연결되어 데이터 라인(D1~DN)을 형성한 후 소스 드라이버(120)에 연결되어 있고, 각 TFT의 게이트(gate)들이 로우(row) 방향으로 공통으로 연결되어 스캔 라인(S1~SM)을 형성한 후 게이트 드라이버(110)에 연결되어 N x M 해상도(예컨대, SVGA는 800x600, XGA는 1024x768, UXGA는 1600x1200)를 갖는 표시장치를 구현하고 있다. 여기서, 소스 드라이버(120)는 데이터 드라이버 혹은 컬럼 드라이버라고도 하고, 게이트 드라이버는 로우(ROW) 드라이버라고도 한다.BACKGROUND ART In general, a liquid crystal display (LCD) used to display a letter symbol or a graphic is a display device in which a liquid crystal technology and a semiconductor technology are fused using an optical property of a liquid crystal whose molecular arrangement is changed by an electric field. A thin film transistor (TFT) LCD uses a TFT as a switching element for turning on / off an internal pixel, and the pixels are turned on / off as the TFT is turned on / off. That is, in the general TFT liquid crystal display device, as shown in FIG. 1, the cells 130 constituting the pixels are arranged in an array, and each of the cells is a TFT 132 and a liquid crystal cell 134 having a switching function. It consists of a storage capacitor (Cs). In addition, the sources of each TFT are commonly connected in the column direction to form data lines D1 to DN, and then connected to the source driver 120, and gates of each TFT are low. After the scan lines S1 to SM are connected in common in the row direction, the scan lines S1 to SM are connected to the gate driver 110 to display NxM resolution (eg, SVGA is 800x600, XGA is 1024x768, and UXGA is 1600x1200). Implement the device. The source driver 120 may also be referred to as a data driver or a column driver, and the gate driver may also be referred to as a ROW driver.
도 1 을 참조하면, 액정 셀(134)은 TFT(132)의 드레인(drain)과 화소전극을 통해 연결되고, 다른 편은 공통전극으로 연결된다. 화소전극은 투명하고 전기 전도성을 갖는 ITO로 만들어지며 TFT 게이트에 온신호가 인가될 때 소스 드라이버(120)를 통해 인가되는 신호전압을 액정 셀(134)에 가해주고, 공통전극은 역시 ITO로 만들어져 액정 셀에 공통전압(Vcom)을 인가한다. 그리고, 스토리지 커패시터(Cs)는 화소전극(픽셀 ITO)에 인가된 신호전압을 일정 시간 유지시켜주는 역할을 하며, 충전 및 방전을 통해 액정 셀의 배열 상태를 변화시켜줌으로써 픽셀의 광투과율을 조절한다. 스토리지 커패시터(Cs)의 일측은 독립전극이나 게이트전극과 연결될 수 있는데, 게이트전극과 연결되는 구조를 스토리지 온 게이트(storage on gate)방식이라 한다.Referring to FIG. 1, the liquid crystal cell 134 is connected to a drain of the TFT 132 through a pixel electrode, and the other side is connected to a common electrode. The pixel electrode is made of transparent and electrically conductive ITO, and applies a signal voltage applied to the liquid crystal cell 134 through the source driver 120 when an on signal is applied to the TFT gate, and the common electrode is also made of ITO. The common voltage Vcom is applied to the liquid crystal cell. The storage capacitor Cs maintains a signal voltage applied to the pixel electrode (pixel ITO) for a predetermined time and adjusts the light transmittance of the pixel by changing the arrangement state of the liquid crystal cell through charging and discharging. . One side of the storage capacitor Cs may be connected to an independent electrode or a gate electrode, and a structure connected to the gate electrode is called a storage on gate method.
이러한 픽셀 어레이를 구동시킬 때 픽셀의 액정에 한쪽 방향으로만 전압이 인가되면 액정의 열화가 촉진되므로 액정에 인가되는 화상 데이터 전압을 주기적으로 반대 극성으로 인가해 주는 인버전(inversion)을 사용한다. 데이터 전압을 정방향과 반대 방향으로 바꾸어 인가하는 주기는 보통 한 필드마다 바꾸어 주는데, 매 필드마다 패널의 모든 픽셀의 전압극성을 한꺼번에 바꾸는 즉, 인버전시키는 필드 인버전 방법과, 한 주사선에 연결된 픽셀 라인마다 구분하여 라인마다 교대로 인버전시키는 라인 인버전 방법, 각 픽셀 별로 인버전시키는 도트 인버전 방법 등이 있다. 어느 경우에서나 인버전시킬 때는 화소전압(TFT 드레인에서 화소전극에 인가된 전압)이 공통전압(Vcom)에 대하여 정(+)의 방향이거나 부(-)의 방향이 되도록 교대로 변화시킨다.When driving such a pixel array, if the voltage is applied to the liquid crystal of the pixel only in one direction, deterioration of the liquid crystal is promoted, and thus an inversion that periodically applies the image data voltage applied to the liquid crystal with the opposite polarity is used. The period of applying the data voltage in the opposite direction to the normal direction is changed every field. The field inversion method of inverting or inverting the voltage polarity of all pixels of the panel at each field and the pixel line connected to one scanning line There is a line inversion method for inverting each line alternately for each line, and a dot inversion method for inverting for each pixel. In either case, the pixel voltage (the voltage applied to the pixel electrode at the TFT drain) is alternately changed so that the pixel voltage (the voltage applied to the pixel electrode at the TFT drain) becomes a positive (+) direction or a negative (-) direction with respect to the common voltage Vcom.
한편, 액정표시장치에서 고계조를 표현하는 방법으로는 화면 비율 조절(Frame Rate Control: FRC)방법과 디더링(dithering) 방법이 있다. 화면 비율 조절 방법(FRC)은 도 2a 및 2b 에 도시된 바와 같이, 한 화면을 구성하는 각각의 프레임의 시간적인 평균을 이용하는 방법이다.On the other hand, as a method of expressing a high gradation in a liquid crystal display, there are a frame rate control (FRC) method and a dithering method. The aspect ratio adjustment method (FRC) is a method of using a temporal average of each frame constituting one screen, as shown in FIGS. 2A and 2B.
도 2a 및 2b 를 참조하면, 4개의 프레임으로 한 화면을 구성하는 경우로, 예를 들어, 짝수 화면과 홀수 화면에 V0와 V1을 번갈아 인가하면 실효값은 (1/2)(V02+ V12)1/2로서 V0와 V1의 중간 계조(도 2a 의 Low-Level Gray-scale)를 표시할 수 있다. 하지만, 이 방법은 플리커(flicker)가 발생하기 쉽고, 회로가 복잡해지며, 실제 8 비트에 비해 색상 표시 품질이 떨어지는 문제점이 있다.Referring to FIGS. 2A and 2B, when one screen is composed of four frames. For example, when V0 and V1 are alternately applied to even and odd screens, the effective value is (1/2) (V0 2 + V1). 2 ) As half , the halftone (Low-Level Gray-scale in FIG. 2A) of V0 and V1 can be displayed. However, this method has a problem in that flicker is likely to occur, circuitry becomes complicated, and color display quality is inferior to actual 8 bits.
디더링(dithering) 방법은 공간적 평균을 이용하여 보간(interpolation) 하는 방법이다. 예를 들어, 도 3a 의 기준 전압 V4에서 12번째 계조가 표시 되고, V5에 의해 16번째 계조가 표시될 때 도 3b 에 보이는 바와 같이, 4개의 화소를 한 단위로 해서 4개의 화소 모두 12번째 계조이면 4개의 화소가 평균적으로 12 번째 계조를 나타내게 되고, 2개는 12번째, 2개는 16번째 계조를 나타내면 4개의 화소는 평균적으로 14번째의 계조를 나타내게 된다. 이와 같은 디더링 방법은 여러 개의 화소를 묶어서 화상을 나타내게 되므로 해상도가 현저히 떨어지는 문제점이 있다.The dithering method is an interpolation method using spatial averages. For example, when the 12th gradation is displayed at the reference voltage V4 of FIG. 3A, and the 16th gradation is displayed by V5, as shown in FIG. 3B, all 12 pixels are all the 4th pixel using the 4 pixels as a unit. In this case, four pixels show an average of the 12th gradation, and two pixels represent the 12th gradation, and two pixels represent the 12th gradation, and four pixels display an average of the 14th gradation. This dithering method has a problem in that the resolution is remarkably inferior because several pixels are bundled together to represent an image.
따라서 통상 데이터신호를 6비트로 표현하여 64 계조를 나타내는 방식이 널리 사용된다. 6비트로 64계조를 표현하기 위해서는 입력 데이터의 모든 비트 조합에 해당하는 전압들(V1~V64)을 제공하여 입력 데이터에 상응하는 레벨의 전압을 선택하여 출력할 필요가 있다.Therefore, a method of representing 64 gray levels by expressing a data signal with 6 bits is widely used. In order to express 64 gray levels with 6 bits, it is necessary to provide voltages V1 to V64 corresponding to all bit combinations of the input data to select and output a voltage having a level corresponding to the input data.
도 4a 는 일반적인 LCD 소스 드라이버를 도시한 도면이다. 도 4 를 참조하면, 소스 드라이버는 시프트 레지스터(401)와 래치부(402), D/A변환기(403), 출력버퍼(404), 데이터래치(405), 라인변환로직(406)으로 구성된다. 시프트레지스터(401)는 데이터를 래치하기 위한 클럭을 발생하고, 래치부(402)는 래치클럭에 따라 데이터를 래치하여 D/A변환기(403)에 제공하며 D/A변환기(403)는 6비트 디지털 데이터를 V1~V64에 해당하는 아날로그신호로 변환한다. 출력버퍼(404)는 D/A변환기(403)의 출력을 입력받아 데이터 라인(D1,D2,..)을 구동한다. 데이터래치(405)는 미도시된 비디오카드로부터 영상 데이터를 입력받고, 라인변환로직(406)은 라인 인버젼을 위한 극변조신호를 제공한다.4A illustrates a typical LCD source driver. Referring to FIG. 4, the source driver includes a shift register 401, a latch unit 402, a D / A converter 403, an output buffer 404, a data latch 405, and a line conversion logic 406. . The shift register 401 generates a clock for latching data, the latch unit 402 latches the data according to the latch clock and provides the data to the D / A converter 403. The D / A converter 403 has 6 bits. Convert digital data into analog signals corresponding to V1 to V64. The output buffer 404 receives the output of the D / A converter 403 to drive the data lines D1, D2,... The data latch 405 receives image data from a video card (not shown), and the line conversion logic 406 provides a polar modulated signal for line inversion.
도 4b 는 종래의 소스 구동회로를 간략히 도시한 도면으로서, 소스 드라이버(410)와 패널(420)이 도시되어 있다. 패널(420)의 데이터 라인은 저항과 커패시터로 등가 표현되고, 소스 드라이버(410)는 디지털 블럭(411)과 디지털-아날로그 변환기(DAC:412), 연산증폭기(413)로 구성되어 데이터 라인에 구동신호를 제공한다.4B is a schematic view of a conventional source driving circuit, and shows a source driver 410 and a panel 420. The data line of the panel 420 is represented by a resistor and a capacitor, and the source driver 410 is composed of a digital block 411, a digital-to-analog converter (DAC) 412, and an operational amplifier 413 to drive the data line. Provide a signal.
도 4b 에서 디지털 블럭(411)은 소스 구동을 위한 데이터 입력부분을 통합적으로 나타낸 것이고, 디지털-아날로그 변환기(412)는 디지털 영상 데이터를 아날로그신호로 변환하며, 연산증폭기(413)는 출력버퍼링 기능을 수행한다.In FIG. 4B, the digital block 411 is an integrated representation of a data input portion for driving a source. The digital-analog converter 412 converts digital image data into an analog signal, and the operational amplifier 413 provides an output buffering function. Perform.
그런데 도 4b 에 나타나 있는 종래의 LCD 소스 구동회로의 경우 8 비트 정도의 고계조를 표현하기 위해서는 출력버퍼로 사용되는 연산증폭기(OPAMP)와 같은 아날로그 회로의 입출력 오차가 약 5mV 이내이어야 하므로, 공정이 이를 만족시킬 수 있을 정도로 균일하거나, 아니면, 별도의 오차 보상용 회로가 필요하다. 이는 결과적으로 회로의 복잡도 및 면적의 증가로 이어진다.However, in the case of the conventional LCD source driving circuit shown in FIG. 4B, in order to express high gray levels of about 8 bits, an input / output error of an analog circuit such as an operational amplifier (OPAMP) used as an output buffer should be within about 5 mV. It is uniform enough to satisfy this, or a separate error compensation circuit is required. This results in an increase in the complexity and area of the circuit.
본 발명은 상기와 같은 문제점을 해결하기 위하여 종래의 6 비트 구동 회로 정도의 균일성을 갖는 공정을 이용해서도 8 비트 구동이 가능한 액정표시장치의 소스 구동 회로 및 구동 방법을 제공하는데 그 목적이 있다.In order to solve the above problems, an object of the present invention is to provide a source driving circuit and a driving method of a liquid crystal display device capable of 8-bit driving using a process having a uniformity of about 6-bit driving circuits. .
도 1 은 일반적인 TFT 액정표시장치의 등가회로를 도시한 도면.1 is a diagram showing an equivalent circuit of a typical TFT liquid crystal display device.
도 2a 는 화면비율조정(FRC) 방법을 이용한 계조표시를 설명하기 위해 도시한 도면.2A is a diagram for explaining gradation display using an aspect ratio adjustment (FRC) method.
도 2b 는 도 2a 에 도시된 계조레벨의 예.FIG. 2B is an example of gradation levels shown in FIG. 2A; FIG.
도 3a 는 구동전압과 계조표시의 관계를 도시한 그래프.3A is a graph showing the relationship between driving voltage and gradation display.
도 3b 는 디더링 방법에 의한 계조표시를 설명하기 위하여 도시한 도면.FIG. 3B is a diagram for explaining gradation display by a dithering method. FIG.
도 4a 는 종래 소스 드라이버의 구성을 도시한 블럭도.4A is a block diagram showing the configuration of a conventional source driver.
도 4b 는 종래 소스 드라이버의 예.4B is an example of a conventional source driver.
도 5 는 본 발명에 따른 소스 구동회로를 도시한 개략도.5 is a schematic diagram showing a source driving circuit according to the present invention;
도 6 은 본 발명에 따른 소스 구동시 스위치 제어신호의 타이밍도.6 is a timing diagram of a switch control signal when driving a source according to the present invention;
** 도면의 주요부분에 대한 부호의 설명 **** Explanation of symbols for main parts of drawings **
401: 시프트레지스터 402: 래치부401: shift register 402: latch portion
403: D/A변환기 404: 출력버퍼403: D / A converter 404: output buffer
405: 데이터래치 406: 라인변환로직405: DataLatch 406: Line Conversion Logic
상기와 같은 목적을 달성하기 위하여 본 발명의 방법은, 디지털-아날로그 변환기와 연산증폭기를 구비한 액정표시장치의 소스 드라이버로 패널의 데이터 라인을 구동하는 방법에 있어서, 패널의 데이터 라인에 영상신호를 인가하는 1 라인 타임을 2단계로 구분하여 제 1 단계에서는 상기 연산증폭기의 출력으로 패널의 데이터 라인을 구동하고, 제 2 단계에서는 상기 디지털-아날로그 변환기의 출력으로 직접 데이터 라인을 구동하여 오차를 보상함으로써 6비트 정도의 연산증폭기를 이용해서도 고계조를 표현할 수 있는 것을 특징으로 한다.In order to achieve the above object, the method of the present invention is a method of driving a data line of a panel by a source driver of a liquid crystal display device having a digital-to-analog converter and an operational amplifier. In the first step, the data line of the panel is driven by the output of the operational amplifier, and in the second step, the data line is directly driven by the output of the digital-to-analog converter. Therefore, it is possible to express high gradation even by using an operational amplifier of about 6 bits.
또한, 상기와 같은 목적을 달성하기 위하여 본 발명의 회로는 액정표시장치의 데이터 라인을 영상 데이터에 따라 구동하기 위한 소스 구동회로에 있어서, 상기 영상 데이터를 입력받기 위한 디지털블럭; 상기 디지털블럭으로부터 입력된 영상 데이터를 아날로그신호로 변환하기 위한 디지털-아날로그 변환기; 상기 디지털-아날로그 변환기의 출력을 버퍼링하여 상기 데이터 라인을 구동하기 위한 연산증폭기; 라인타임의 제 1 주기에 온되어 상기 연산증폭기의 출력을 상기 데이터 라인에 전달하기 위한 제 1 스위치; 및 라인타임의 제 2 주기에 온되어 상기 디지털-아날로그 변환기의 출력을 상기 데이터 라인에 직접 연결하기 위한 제 2 스위치를 구비하는 것을 특징으로 한다.In addition, in order to achieve the above object, the circuit of the present invention is a source driving circuit for driving a data line of a liquid crystal display device according to image data, comprising: a digital block for receiving the image data; A digital-analog converter for converting image data input from the digital block into an analog signal; An operational amplifier for buffering the output of the digital-to-analog converter to drive the data line; A first switch that is turned on in a first period of line time and delivers an output of the operational amplifier to the data line; And a second switch that is turned on at a second period of line time and directly connects the output of the digital-to-analog converter to the data line.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 자세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 5 는 본 발명에 따른 액정표시장치의 소스 구동회로를 도시한 개략도로서, 소스 드라이버(510)와 패널(520)이 도시되어 있다. 패널(520)의 데이터 라인은 저항과 커패시터로 등가 표현되고, 본 발명에 따른 소스 드라이버(520)는 디지털 블럭(411)과 디지털 아날로그 변환기(412), 연산증폭기(413), 연산증폭기(413)의 출력단에 연결되는 제 1 스위치(SW1), 연산증폭기(413)에 병렬로 연결되는 제 2 스위치(SW2)로 구성된다.5 is a schematic diagram illustrating a source driving circuit of the liquid crystal display according to the present invention, in which a source driver 510 and a panel 520 are illustrated. The data line of the panel 520 is represented by a resistor and a capacitor, and the source driver 520 according to the present invention includes a digital block 411, a digital-to-analog converter 412, an operational amplifier 413, and an operational amplifier 413. A first switch (SW1) is connected to the output terminal of the second switch (SW2) connected in parallel to the operational amplifier 413.
도 5 에 도시된 본 발명의 소스 구동회로의 구조는 현재 널리 사용되는 6비트 정도의 균일성을 갖는 연산증폭기(OPAMP:413)를 이용하여 8비트 계조 표시를 구현하기 위한 것이다. 이를 위해 본 발명의 소스 구동 회로의 구조에서는 도 4b 에 도시되어 있는 종래의 LCD 소스 드라이버의 구성과 동일한 것은 참조번호를 그대로 부여한다. 그리고 본 발명의 소스 드라이버(510)는 종래의 소스 드라이버(410)에 비해, 버퍼로 사용되는 연산증폭기(OPAMP: 413)의 출력을 패널과 연결하는 제 1 스위치(SW1)와 디지털-아날로그 변환기(DAC:412)의 출력을 패널에 직접 연결하는데사용되는 제 2 스위치(SW2)가 추가된 것을 알 수 있다.The structure of the source driving circuit of the present invention shown in FIG. 5 is for implementing 8-bit gradation display using an operational amplifier (OPAMP) 413 having a uniformity of about 6 bits which is widely used at present. To this end, in the structure of the source driving circuit of the present invention, the same reference numerals as those of the conventional LCD source driver shown in Fig. 4B are given. In addition, the source driver 510 of the present invention has a first switch SW1 and a digital-to-analog converter that connect the output of the operational amplifier OPAMP 413 used as a buffer to the panel, compared to the conventional source driver 410. It can be seen that a second switch SW2 has been added which is used to connect the output of DAC: 412 directly to the panel.
도 5 에 도시되어 있는 본 발명의 소스 구동회로의 동작을, 도 6 에 도시된 스위치 제어신호의 타이밍도를 참조하여 설명하면 다음과 같다.The operation of the source driving circuit of the present invention shown in FIG. 5 will be described with reference to the timing chart of the switch control signal shown in FIG.
도 6 을 참조하면, 1 라인 타임(1 Line Time)은 연산증폭기 구동기간과 디지털-아날로그 변환기(DAC)가 직접 데이터 라인을 구동하여 에러를 보상하는 보상기간으로 구분되어 2가지 단계(phase)로 나누어 이루어진다.Referring to FIG. 6, one line time is divided into two phases, which are divided into operation phases of an operational amplifier and compensation periods in which a digital-to-analog converter (DAC) directly drives a data line to compensate for errors. It is divided.
첫번째 단계(phase)는 도 5 에 나타나 있는 제 1 스위치(SW1)가 닫혀 있는 기간으로서 버퍼로 사용되는 연산증폭기(OPAMP)의 출력이 패널의 데이터 라인에 연결되어 있는 기간이며, 두번째 단계(phase)는 도 5 에 나타나 있는 제 2 스위치(SW2)가 닫혀 있는 기간으로서 디지털-아날로그 변환기(DAC)의 출력이 직접 패널의 데이터 라인에 연결되는 기간이다.The first phase is the period during which the first switch SW1 shown in FIG. 5 is closed, and is the period during which the output of the operational amplifier OPAMP used as a buffer is connected to the data line of the panel. Is a period in which the second switch SW2 shown in FIG. 5 is closed, and is a period in which the output of the digital-to-analog converter DAC is directly connected to the data line of the panel.
이와 같이 본 발명에 따른 LCD 소스 구동방식에서는 제 1 스위치(SW1)가 닫혀 있는 첫번째 단계(phase)동안 버퍼로 사용되는 연산증폭기(OPAMP)에 의해 패널의 전압이 표시하고자 하는 전압과 거의 비슷한 전압으로 충전되고(즉, offset 만큼의 차이를 가지고 충전됨), 제 2 스위치(SW2)가 닫혀 있는 두번째 단계(phase)동안 디지털-아날로그 변환기(DAC)의 출력이 직접 패널과 연결되어 버퍼로 사용되는 연산증폭기(OPAMP)의 입출력 오차에 의해 발생하는 패널 전압의 오차를 보상하게 된다. 따라서 본 발명에 따르면 LCD 소스 구동회로에서 사용되는 버퍼의 입출력 오차가 표현하고자 하는 계조에서 필요한 오차보다 큰 경우에도 고계조를 표현할 수 있다.As described above, in the LCD source driving method according to the present invention, the voltage of the panel is almost equal to the voltage to be displayed by the operational amplifier OPAMP that is used as a buffer during the first phase in which the first switch SW1 is closed. An operation in which the output of the digital-to-analog converter (DAC) is directly connected to a panel and used as a buffer during the second phase in which the second switch SW2 is closed (ie, charged with an offset difference). The panel voltage is compensated for by the input / output error of the amplifier OPAMP. Therefore, according to the present invention, a high gray level can be expressed even when an input / output error of a buffer used in the LCD source driving circuit is larger than a necessary error in the gray level to be expressed.
이상에서 설명한 바와 같이, 본 발명은 데이터 라인에 영상신호를 인가하는 1 라인 타임을 2단계로 구분하여 제 1 단계에서는 연산증폭기의 출력으로 패널의 데이터 라인을 구동하고, 제 2 단계에서는 디지털-아날로그 변환기의 출력으로 직접 데이터 라인을 구동하여 오차를 보상함으로써 6비트 정도의 균일성을 갖는 연산증폭기를 이용해서도 고계조를 표현할 수 있는 효과가 있다. 즉, 저렴한 비용으로 고계조를 표현할 수 있다.As described above, the present invention divides one line time for applying an image signal to the data line into two stages, driving the data line of the panel with the output of the operational amplifier in the first stage, and digital-analog in the second stage. By compensating for the error by driving the data line directly to the output of the converter, it is possible to express high gradation even using an operational amplifier having a uniformity of about 6 bits. That is, high gradation can be expressed at low cost.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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