KR100346536B1 - 영상발생장치및방법 - Google Patents

Abstract

CPU 에 의해 발생된 작도 명령들 및 제어 명령들은 작도 장치부에 전송되며, 이 장치는 상기 작도 명령들 및 제어 명령들에 따라서 작도 동작을 연속으로 수행함으로써 영상을 발생한다. 상기 작도 명령들 및 제어 명령들 각각은 헤더부와 명령 데이타부로 이루어진 데이타 구조를 갖는다. 상기 헤더부는 상기 명령이 어떤 종류의 명령인지를 나타내기 위해 명령 식별 코드를 가진다. 작도 명령 시퀀스는 작도 명령들과 제어 명령들이 작도 및 제어 절차 순서로 배치되며, 분류 콘트롤러에 의해 상기 작도 장치부에 DMA-전송된다. 상기 작도 장치부는 작도 명령 시퀀스의 순서에 따라 작도 및 제어 동작들을 실행한다.

Description

영상 발생 장치 및 방법

발명의 배경

발명의 분야

본 발명은 컴퓨터 그래픽의 작도 데이타 또는 압축된 형태로 전송되는 영상 데이타에 근거한 영상을 발생하는 방법과 장치에 관한 것이다. 특히, 본 발명은 비디오 게임기와 그래픽 컴퓨터 같은 컴퓨터 그래픽을 이용한 장비에서 제한된 하드웨어 자원을 이용하여 달성될 높은 가시화 성능이 요구되는 경우에 사용하는데 알맞은 영상 발생 장치와 방법에 관한 것이다.

관련된 기술의 설명

물체를 실제로 작도, 즉 입체 영상을 재구성하도록 일반적으로 컴퓨터 그래픽에서 3D(3차원) 그래픽 시스템으로 불리는 시스템에서, 물체 표면은 다수의 다각형(즉, 작도 장치에 의해 취급되는 가장 작은 단위(삼각형과 사각형)의 화상)으로 분해되고, 다각형은 모니터의 디스플레이 스크린에 해당하는 프레임 메모리(비디오 RAM)상에 연속으로 그려진다.

이러한 유형의 영상 발생 장치에서, 처리를 고속으로 행하기 위해, CPU 와 프레임 메모리 사이에 전용 작도 장치가 보통 제공된다. 영상을 발생할 때에, CPU는 삼각형과 사각형(다각형) 같은 기본 화상을 그리기 위한 명령(이후 작도 명령)을 발생하고 직접 프레임 메모리를 접근하기보다는 오히려 작도 장치에 그러한 명령을 보낸다. 작도 장치는 수신된 명령을 해석하여 프레임 메모리 상에 영상을 그린다.

제 19A 도와 19B 도는 작도 방법의 특별한 예를 도시한다. 제 19A 도에 도시된 바와 같은 정점(A-G)을 갖는 정방형 평행육면체인 물체를 나타내기 위해, 우선 물체는 제 19B 도에 도시된 바와 같은, 3개의 사각형, 즉, 다각형 Pa, Pb, Pc로 분해된다.

그래서, 제 20 도에 도시된 바와 같이, CPU 는 다각형 Pa, Pb 및 Pc 에 해당하는 작도 명령 IPa, IPb 및 IPc 를 발생한다. 작도 명령 IPa, IPb 및 IPc 의 각각은 다각형 Pa, Pb 또는 Pc 내부의 색깔을 나타내는 정보(OD)와 디스플레이 스크린상의 디스플레이 위치를 결정하는 다각형 Pa, Pb 또는 Pc 의 정점 좌표(Ax, Ay)-(Dx, Dy), (Cx, Cy)-(Fx, Fy) 또는 (Bx, By)- (Gx, Gy)로 이루어진다.

작도 장치는 상기 작도 명령에 근거하여 프레임 메모리상의 물체를 그린다. 프레임 메모리의 작도 데이타를 아날로그 신호로 변환하여 그것을 디스플레이 장치(모니터)에 공급함으로서 물체는 작도 명령으로 나타난 디스플레이 위치에 디스플레이된다.

그런데, 작도 명령을 작도 장치에 전송하는 통상의 방법은 고속 전송을 가능하도록 DMA(직접 메모리 액세스)를 사용하는 것이다.

그러나, 이러한 유형의 종래 영상 발생 장치에서, 작도 명령과 영상 데이타 같은 프레임 메모리에 기억된 데이터의 일부만이 DMA-전송된다. 예를 들어, 스크린을 클리어하고 해상도를 변화시키는 명령 같은 작도 전에 필요한 제어 명령은 DMA-전송될 수 없지만 작도 명령에 관계없이 전송된다. 그러므로, 작도 장치는 작도 명령과 제어 명령에 대한 개별 및 독립된 수납 부분을 가질 필요가 있다.

또한, 도면 명령과 제어 명령의 개별 전송은 복잡한 처리를 요한다. 예를 들어, 일정한 물체를 그린 후 해상도를 변화시키기 위해 종래 체계는 다음의 복잡한 처리를 요한다. CPU 는 물체작도의 동작을 항상 감시하는 동안 작도 완료를 기다린다. 물체 작도의 완료를 검출하자마자, CPU 는 작도 데이타의 DMA 전송을 멈추고, 해상도를 변화시켜서, 작도 데이타의 DMA 전송을 다시 시작한다.

상기 유형의 DMA 전송에 사용되는 전송 장치로서 작도 장치와 DMA 콘트롤러의 구조를 단순히 하기 위해, 한가지 접근 방법은 작도 명령 같은 DMA 전송 데이타가 고정된-길이의 패킷(전송 단위)의 형태를 갖도록 하는 것이다. 이러한 경우에, 패킷은 작도 명령 같은 DMA 전송 데이타의 최대 길이보다 더 짧지 말아야 한다. 그러나, 패킷보다 더 짧은 작도 명령이 자주 사용되는 경우, 많은 불충분한 전송 동작이 발생한다.

예를 들어, DMA 전송 명령 데이타가 명령 1-3 같이 여러 가지 데이타 길이(제 21A 내지 21C 도에 빗금)를 갖는 경우, 패킷 길이는 제 21A 내지 21C 도에 도시된 바와 같이 최대 데이타 길이와 동일하게 된다. 패킷보다 짧은 명령 데이타의 빈 부분은 예를 들어 비연산 코드 NOP 로 채워진다. 제 22 도는 그러한 경우에 전송 및 작도 처리 시간을 도시한다. 비연산 코드 NOP 의 동작 시간은 헛되이 소비된다는 것을 알 수 있다.

상기에서 보듯이, 본 발명의 제 1 목적은 제어 데이타가 작도 데이타와 함께 전송되도록 하는 것이다. 본 발명의 제 2 목적은 데이타 길이가 고정되지 않은 데이타의 DMA 적송을 가능하게 하는 것이다.

미국 특허 제 5,133,025 호는 본 발명의 DMA 에 관한 것이다. 더우기, 일본 특허 5-190764(1993. 7. 2 출원), 5-258625(1993. 10. 15 출원) 및 6-27405(1994. 1. 31 출원)은 본 발명의 작도 장치에 관한 것이다. 이러한 일본 특허 출원 각각은 본 출원인에 의해 출원되었고 참고로 여기 기술된다. 이러한 3개의 일본 특허 출원에 대응자는 미국 특허 출원이 이제 계류중이다.

발명의 요약

본 발명에 따라 상기 문제를 해결하기 위해, CPU 에 의해 발생된 작도 명령과 제어 명령을 작도 장치부로 전송하고, 작도 명령과 제어 명령에 따라 작도 동작을 연속으로 실행하여 작도 장치부에 영상을 발생하는 방법은:

한 종류의 명령을 나타내기 위해 명령 식별 코드를 갖는 헤더부와 명령 데이터부를 포함하는 데이타 구조를 갖도록 작도 명령과 제어 명령을 구성하는 단계와;

작도 명령과 제어 명령이 작도와 제어 절차 순서로 배치되는 작도 명령 시퀀스(sequence)을 형성하고, CPU 포함없이 작도 명령 시퀀스를 작도 장치부에 전송하는 단계를 포함한다.

또한, 본 발명에 따라, 영상 발생 장치는(후술된 실시예의 참조 수들이 사용되는),

작도 명령과 제어 명령을 기억하는 메모리(43)와;

작도 명령과 제어 명령을 발생하여 그들이 헤더 부분과 명령 데이타 부분을 포함하는 데이타 구조를 갖는 CPU(42)로 헤더 부분은 작도 명령과 제어 명령이 작도와 제어 절차의 순서로 배치되는 작도 명령 절차를 메모리(43)상에 발생하여 일종의 명령을 나타내는 명령 식별 코드를 갖음;

작도 명령과 제어 명령에 따라 프레임 메모리(63)상에 작도 명령을 실행하는 작도 장치 부분(61) 및;

메모리(43)로부터 작도 명령 시퀀스를 읽어서 그것을 CPU 포함없이 작도 장치부에 전송하는 전송 수단(45)을 포함한다.

또한, 본 발명에 따라 작도 명령이 헤더 부분과 명령 데이타 부분을 포함하는 데이타 구조를 갖도록 조작되고, 명령 식별 코드를 갖는 헤더 부분이 일종의 명령, 가변적인 전체 작도 명령의 데이타 길이를 가르키고, 데이타 길이는 명령 식별코드로부터 판정되고 작도 명령은 데이타 길이에 좌우되는 전송 품질로 작도 장치부분으로 전송된다. 제어 명령은 작도 명령 같은 동일한 구조를 갖도록 이루어지고 작도 명령과 제어 명령은 혼합된 방식으로 작도 장치 부분으로 전송된다.

상기 구성에서, 작도 명령과 제어 명령은 동일한 데이타 구조를 갖고 작도 명령과 제어 명령이 작도와 제어 시퀀스의 순서로 배치되는 작도 명령 시퀀스가 작도 장치 부분으로 전송된다. 작도 장치 부분은 계속하여 작도 명령 시퀀스에서 장치 순서로 작도 명령과 제어 명령을 실행한다.

그 결과, 작도를 위한 제어 명령이 작도 명령처럼 동일한 방식으로 전송될 수 있기에, 작도 장치 부분의 구조뿐 아니라 전송 및 실행이 간단히 된다. 그러므로, 처리 속도가 증가될 수 있고 실시간(realtime) 성능이 개선될 수 있다.

제어 동작을 포함하는 작도 순서가 통일된 방식으로 관리될 수 있기에, 작도장치 부분의 실행 처리에서 제어 동작의 타이밍 제어가 쉽게 실행될 수 있고 이것은 처리 효율을 개선시킨다. 더우기, DMA 전송의 경우에서처럼 작도 명령 시퀀스는 CPU 가, 시스템 버스를 해제시킬 때의 시간 간격 동안에 고속으로 전송될 수 있다.

전체 작도 명령 시퀀스가 주 메모리에 유지되기에 CPU 는 직접 그것을 어느때라도 제어할 수 있고 그리하여 제어가 제어 패드(pad)등을 통해 외부 입력에 응하여 직접 실행될 수 있다. 그러므로, 스크린 상에 디스플레이의 응답 속도는 개선될 수 있어서 실시간 처리가 우수한 게임 기계가 쉽게 구현될 수 있도록 한다.

다음에 실행되는 명령의 주 메모리상의 어드레스 값이 작도 명령 또는 제어명령으로 결합되는 경우, 작도 순서가 바뀔 때, 작도 명령내에서 어드레스 값을 재배치하는 것이 충분하다. 즉, 작도 명령이 바뀐 어드레스에 놓여지도록 주 메모리에서 작도 명령 자체를 재배치 할 필요가 없다. 그러므로, 시스템 버스의 부하가 그만큼 줄어들게 된다.

별도로 작도 장치부는 CPU 로부터 바로 우선 순위를 가지고 제어 명령을 수신하는 제어 포트를 가지고 있기 때문에, 명령의 전송 패킷 길이는 각각의 명령의 데이타 길이에 따라 가변될 수 있다. 그 결과, 불필요한 시간을 제거함으로써 처리 시간이 단축된다.

양호한 실시예의 설명

이후, 첨부하는 도면을 참조하여 본 발명의 실시예를 설명하기로 한다. 제 1 도는 본 발명의 실시예에 따른 영상 발생 장치의 구조를 도시한다. 이 실시예는 3D 그래픽 기능과 동화상 재생 기능을 가진 게임기이다.

제 1 도를 참조하면, 참조 숫자는 CPU(42)와, 주 메모리(43)와, 분류(sorting) 제어기(45)가 접속된 시스템 버스(주 버스)를 가리킨다.

또한, 영상 신장 장치부(51)는 입력 FIFO(선입선출) 버퍼 메모리(54)와 출력 FIFO 버퍼 메모리(55)를 경유하여 시스템 버스(41)에 접속된다. 또한 CD-ROM 디코더(52)와 작도 장치부(61)는 FIFO 버퍼(56)와 FIFO 버퍼(62)를 경유하여 각각 시스템 버스(41)에 접속된다.

또한, 동작 입력 수단으로서 제어 패드(71)는 인터페이스(72)를 통해 시스템버스(41)에 접속되고, 게임기를 구축하기 위한 프로그램을 기억하고 있는 부트(boot) ROM(73)은 시스템 ROM(73)에 또한 접속된다.

CD-ROM 디코더(52)는 CD-ROM 드라이버(53)에 접속되고, 응용 프로그램(예를 들면, 게임 프로그램)과 CD-ROM 드라이버(53)에 결합된 CD-ROM 디스크상 기록된 데이타를 디코드한다. 예를 들어, 다각형을 수식하기 위해 텍스처 영상(texture image)의 영상 데이타와, 이산 코사인 변환(discrete cosine transform: DCT)으로 영상 압축된 동화 또는 정지화 영상 데이타가 CD-ROM 디스크 상에 기록된다. CD-ROM 상의 응용 프로그램은 다각형 작도 명령을 포함하고 있다. FIFO 버퍼(56)는 CD-ROM 디스크 상에 기록된 데이타의 하나의 섹터에 해당하는 용량을 가지고 있다.

CPU(42)는 시스템 전체를 관리한다. 또한, CPU(42)는 많은 다각형의 수집으로써 물체를 작도하기 위한 과정을 실행한다. 특히, CPU(42)는 작도 명령과 제어 명령(이후 설명하는)을 주 메모리(43)상에서 발생한다. 또한 CPU(42)는 혼합된 형태로(이후 설명하는) 작도 명령과 제어 명령을 포함하는 명령 시퀀스를 주메모리(43)상에서 발생한다.

CPU(42)가 캐시 메모리(cache memory: 46)를 가지고 있기 때문에, CPU 명령 일부는 시스템 버스(41)를 거쳐 페치(fetch) 없이 실행될 수 있다. 또한, CPU(42)는 CPU 내부 코프로세서(co-processor)로서, 작도 명령과 제어 명령을 발생하도록 제어에 대한 좌표 관련 계산과 다각형에 대한 좌표 변환 계산을 실행하기 위한 장치를 구비한다.

명령 캐시(46)와 좌표 계산 장치부(44)와 결합하여, CPU(42)는 시스템 버스를 보다 자유롭게 하기 위해 시스템 버스(41)를 이용하지 않고 어느 정도 동작을 실행할 수 있다.

CD-ROM 디스크로부터 재생된 압축된 영상 데이타를 신장하는 영상 신장 장치부(51)는 허프만 코드 디코더(Huffman code decoder), 역양자화 회로, 및 역이산 코사인 변환 회로를 포함하는 하드웨어를 구비하고 있다. 허프만 코드 디코더의 기능은 CPU(42)에 의해 실행된 소프트웨어로서 구현될 수도 있다.

이 실시예에 있어서, 영상 신장 장치부(51)는 하나의 프레임의 영상을 예를 들면, 16×16 픽셀의 소형 블럭(이후, 매크로 블록(macroblock)이라 하며, 제 16 도와 관련하여 나중에 기술됨)으로 분할하고, 각 매크로 블록 상에서 영상 신장 디코딩을 실행한다. 주 메모리(43)로의 데이타 전송이 매크로 블럭을 기초로하여 실행되기 때문에, FIFO 버퍼(54, 55) 각각은 1 매크로 블럭의 용량을 가진다.

프레임 메모리(63)는 로컬 버스(11)를 통해 작도 장치부(61)에 접속된다. 작도 장치부(61)는 FIFO 버퍼(62)를 거처 주 메모리(43)로부터 전송된 작도 명령 시퀀스에 포함된 작도 명령 및 제어 명령을 실행하여, 프레임 메모리(63)에 실행결과를 기록한다. FIFO 버퍼(62)는 하나의 명령의 메모리 용량을 가진다.

작도 장치부(61)는 제어 포트(66)를 거쳐 CPU(42)로부터 우선 순위로, 즉 FIFO 버퍼(62)로부터의 명령의 수신과 무관하게 직접 제어 명령을 수신한다. 즉, 작도 장치부(61)의 제어 동작은 인터럽트가 발생함을 의미하는 제어 포트(66)로부터 수신된 제어 명령에 해당하는 동작에 주어진 우선 순위로 실행된다. 이러한 제어 동작의 한 예로, 디스플레이 동작이 실시간 처리로 작도 동작과 보조를 맞출 수 없을 때, CPU(42)는 중간 작도 영상을 강제로 디스플레이하기 위해 중도에조차도 작도 동작을 리세트하도록 제어 명령을 발생한다.

프레임 메모리(63)는 작도 영상을 기억하기 위한 영상 메모리 영역과, 텍스처 영상을 기억하기 위한 텍스처 메모리 영역과, 칼라 룩업 테이블(칼라 변환 테이블 CLUT)을 기억하기 위한 테이블 메모리 영역을 가지고 있다.

제 2 도는 프레임 메모리(63)의 메모리 공간을 도시한다. 프레임 메모리(63)는 열 어드레스와 행 어드레스로 구성된 2 차원 어드레스로 어드레스된다. 텍스처 메모리 영역을 만드는 것은 2 차원 어드레스 공간의 영역 AT 이다. 텍스처 영역 AT 는 복수 종류의 텍스처 패턴을 기억한다. 칼라 변환 테이블 CLUT 를 기억하고 있는 테이블 메모리 영역이 영역 AC 이다.

후술하는 바와 같이, 칼라 변환 테이블 CLUT 의 데이타가 분류 제어기(45)의 제어하에 CD-ROM 디코더(52)를 거쳐 CD-ROM 디스크에서 프레임 메모리(63)로 전송된 데이타이다. CD-ROM 디스크상의 텍스처 영상의 데이타는 영상 신장 장치부(51)에 의해서 신장되어 주 메모리(43)를 거쳐 프레임 메모리(63)로 전송된다.

제 2 도에 있어서, 영역 AD 는 영상 메모리 영역이며, 디스플레이 및 작도를 위한 2 개의 프레임 버퍼 영역을 가지고 있다. 이 실시예에 있어서, 현재 디스플레이를 위한 프레임 버퍼 영역을 디스플레이 버퍼라고 하며, 현재 작도를 위한 다른 프레임 버퍼 영역을 작도 버퍼라고 한다. 1 프레임 버퍼 영역이 작도 동작을 위한 작도 버퍼로서 작용하는 동안에, 다른 프레임 버퍼 영역은 디스플레이 버퍼로서 사용된다. 작도 동작을 완료하였을 때, 작도 버퍼와 디스플레이 버퍼는 수직 동기 신호와 동기하여 전환된다.

프레임 메모리(63)의 디스플레이 버퍼로부터 판독된 영상 데이타는 D/A 변환기(64)를 거쳐 영상 모니터 장치(65)에 공급되어 화면에 디스플레이된다.

분류 제어기(45)는 DMA 제어기라 불리우는 기능과 같은 기능을 가지며, 전송수단을 구성한다. 보다 상세히 설명하자면, 분류 제어기는 주 메모리(43)와 영상 신장 장치부(51)사이에서 영상 데이타 전송을 수행하여 주 메모리(43)로부터 작도장치부(61)로 작도 명령 시퀀스를 전송한다. 분류 제어기(45)는 시스템 버스(41)가 CPU(42) 및 제어 패드(71)와 같은 다른 장치들에 의해 해제되는 동안 CPU(42)의 참여없이 상기 전송 동작을 실행한다. 이러한 목적을 위하여, CPU(42)는 시스템 버스(41)의 해제에 대한 분류 제어기(45)를 알릴 수도 있다. 다른 방안으로, 분류제어기(45)는 시스템 버스(41)를 해제하기 위해 CPU(42)에 요청할 수도 있다(강력한 해제).

동화상 또는 정지 화상의 영상 데이타에 대해, 주 메모리(43)는 신장된 영상데이타(신장 디코딩된 영상 데이타)를 위한 메모리 영역과 압축된 데이타를 위한 메모리 영역을 갖는다. 주 메모리(43)는 또한 작도(drawing) 명령 시퀀스와 같은 그래픽 데이타를 위한 메모리 영역(패킷 버퍼라 불림)을 또한 갖는다.

패킷 버퍼는 작도 장치부(61)에 대해 작도 명령 시퀀스의 전송 및 CPU(42)에 의한 작도 명령 시퀀스의 설정에 이용되며, CPU(42) 및 작도 장치부(61)에 의해 공유된다. 상기 실시예에서, CPU(42) 및 작도 장치부(61)의 병렬 처리를 가능하게 하기 위해, 2개의 패킷 버퍼가 제공되어 있다: 작도 명령 시퀀스를 설정하는 패킷 버퍼(이후 설정 패킷 버퍼라 함) 및 전송용 패킷 버퍼(이후 실행 패킷 버퍼라 함). 한 패킷 버퍼가 설정 패킷 버퍼로서 기능하는 동안, 다른 버퍼는 실행 패킷 버퍼로서 이용된다. 실행 패킷 버퍼의 이용에 의한 실행 동작의 완료직 후, 두 패킷 버퍼의 기능은 전환된다.

상세한 설명은 한 항목씩 장치의 처리에 관하여 이루어진다.

CD-ROM 디스크로부터의 데이타 페칭

제 1 도의 실시예의 장치(게임기)가 파워온되고 CD-ROM 디스크가 로딩될 때, 게임의 실행에 필수적인 초기화라 불리는 부트-ROM(73)의 프로그램이 CPU(42)에 의해 실행된다. 그후, CD-ROM 디스크상의 기록된 데이타는 페칭된다. 이러한 동작에 있어서, 각각의 사용자 데이타가 CD-ROM 디스크의 각 섹터에 대한 사용자 데이타내의 식별 정보 ID 에 기초하여 디코딩되며, 데이타 검사가 실행된다. 데이타 검사 결과에 기초하여, CPU(42)는 각각의 식별 정보 ID 에 의해 식별된 내용의 재생 데이타에 따라 처리를 실행한다.

즉, 압축된 영상 데이타, 작도 명령 및 CPU(42)에 의해 실행될 프로그램이 CD-ROM 드라이버(53) 및 CD-ROM 디코더(52)를 통해 CD-ROM 디스크로부터 판독되며, 분류 제어기(45)에 의해 주 메모리(43)에 로딩된다. 로딩된 데이터 중에서, 색상 변환 테이블 CLUT의 정보는 프레임 메모리(63)의 영역 AC 에 전송된다.

압축된 영상 데이타의 신장 및 전송

주 메모리(43)에 입력된 데이터 중에서, 압축 영상 데이타는 CPU(42)에 의한 허프만 코드(Huffman code)의 디코딩 처리를 받으며, 다시 CPU(42)에 의해 주 메모리(43)에 기록된다. 분류 제어기(45)는 FIFO 버퍼(54)를 통해 영상 신장 장치부(51)로 허프만 코드 디코딩 처리를 받는다. 영상 신장 장치부(51)는 역양자화 및 역 DCT 를 단행함으로써 영상 데이타를 신장 디코딩한다.

분류 제어기(45)는 FIFO 버퍼(55)를 통해 신장된 영상 데이타를 주 메모리(43)에 전송한다. 상기 실행에 있어서, 영상 신장 장치부(51)는 매크로 블럭에 기초하여 영상 데이타를 신장한다. 따라서, 분류 제어기(45)는 주 메모리(43)로부터 입력 FIFO 버퍼(54)로 1 매크로 블럭의 압축된 데이타를 전송한다. 매크로 블럭 영상 데이타에 대한 신장 디코딩 처리의 완료직 후, 영상 신장 장치부(51)는 출력 FIFO 버퍼(55)에 최종 신장 영상 데이타를 공급하며, 입력 FIFO 버퍼(54)로부터 다음의 1 매크로 블럭 압축된 데이타를 페칭하며, 그것을 신장 디코딩한다.

시스템 버스(41)가 자유롭고 영상 신장 장치부(51)의 출력 FIFO 버퍼(55)가 비어있지 않다면, 분류 제어기(45)는 1-매크로 블럭 신장된 영상 데이타를 주 메모리(43)에 전송하며 주 메모리(43)로부터 영상 신장 장치부(51)의 입력 FIFO버퍼(54)에 다음의 1 매크로 블럭 압축된 영상 데이타를 전송한다.

신장된 영상 데이타의 규정된 매크로 블럭이 주 메모리(43)에서 누적될때, CPU(42)는 작도 장치부(61)를 통해 그 신장된 영상 데이타를 프레임 메모리(63)에 전송한다. 신장된 영상 데이타가 프레임 메모리(63)의 영상 데이타 영역 AD 에 전송될 때, 그 영상 데이타는 어떤 수정도 없이 영상 모니터 장치(65)상에 백그라운드 동화상으로서 디스플레이된다. 신장 영상 데이타는 프레임 메모리(63)의 텍스처 메모리 영역 AT 에 전송될 수도 있다. 텍스처 영상 영역 AT 내의 영상 데이타는 다각형을 나타내기 위한 텍스처 영상으로서 이용된다.

작도 명령 시퀀스의 처리 및 전송

입체 영상은 3 차원의 깊이를 나타내는 Z 데이타에 기초한 깊이(더 깊은 다각형이 더 일찍 그려짐)의 순서로 물체의 표면을 구성하는 다각형을 순차적으로 그림으로써 2 차원 영상 디스플레이 스크린 상에 디스플레이될 수 있다. CPU(42)는 주 메모리(43)상에, 작도 장치부(61)가 상기 방식, 즉 그 깊이의 순서로 다각형을 그리도록 작도 명령 시퀀스를 발생한다.

한편, 컴퓨터 그래픽은 각각의 픽셀에 대해 메모리에 기억된 Z 데이타를 이용하여 다각형의 디스플레이 우선 순위로 결정되는 Z 버퍼 방법(Z buffer method)을 이용한다. 그런데, Z 버퍼 방법은 Z 데이타를 기억시키기 위해 대용량 메모리가 요구된다.

이러한 문제를 해결하기 위해, 상기 실시예에서, 입체 영상이 그 깊이 순서로 다각형을 순차적으로 작도함으로써(중복 기재함으로써) 2 차원 영상 디플레이스크린상에 디스플레이된다. 이러한 목적을 위해, 작도 명령들은 작도 순서에 따라 주 메모리(43)로부터 작도 장치부(16)로 순차적으로 전송되는 것이 필수적이다.

주 메모리(43)로부터 작도 장치부(61)로의 DMA 전송이 종래의 DMA 제어기에 의해 실행된다면, 작도 명령을 주 메모리(43)상에 실행 순서로 재분류하는, 즉, 작도 명령의 기억 어드레스를 변경하는 처리가 필요하다. 그런데, 재분류에 필요한 시간은 실시간 처리를 어렵게 한다.

상기 문제점에 있어서, 본 실시예에서, CPU(42)에는 작도 명령에 대해 이어지는 데이타 구조를 이용하여 주 메모리(43)상에 작도 명령의 어드레스를 변경하지 않은채 다각형 작도의 디스플레이 우선 순위를 결정하는 능력이 주어진다.

작도 작업에 있어서, 규정된 제어 명령은 작도 명령의 실행 전에 실행된다. 예를 들어, 작도 작업에 앞서, 프레임 메모리(63)의 영상 데이타를 삭제하는 삭제명령, 수정 및 수직 방향으로 픽셀 수를 변경하는 해상도 변경 명령, 및 원래 위치로부터 영상 작도의 시작 위치를 오프셋(offset)하는 오프셋 변경 명령들이 실행된다.

상기 실시예에서, 제어 명령은 작도 명령과 동일한 데이타 구조를 갖는다. 제어 명령은 그 제어 명령이 작도 명령과 함께 전송되도록 작도 명령 시퀀스를 구성하기 위해 규정된 작도 명령 앞에 삽입된다. 작도 장치부(61)는 작도 명령 시퀀스에 따른 작도 작성 및 제어를 실행함으로써 소정의 작도 작업을 실행할 수 있다.

제 3 도는 본 실시예에서 명령 데이타 구조의 예를 도시한 것이다. 데이타 구조는 헤더부와 명령 데이타부로 구성된다.

헤더는 태그(TG) 및 명령 식별 코드(CODE)로 구성된다. 다음의 작도 명령 또는 제어 명령이 기억된 주 메모리(43)상의 어드레스는 태그(TG)에 기록된다. 명령 식별 코드(CODE)는 무슨 명령인지를 나타내는 식별 데이타 IDP 를 포함하며, 필요하다면, 그 명령에 대해 필요한 다른 정보를 포함한다.

좌표값 및 다른 파라미터가 명령 데이타부에 기록된다. 명령 데이타부의 파라미터는 각각의 명령에 대해 결정된다. 명령 데이타부의 데이타 길이가 한 명령으로부터 또 다른 명령으로 변경될지라도, 파라미터가 각 명령에 대해 결정되기 때문에 각 명령에 대해 고정된다.

제 4A 도는 다각형 작도 명령의 예를 도시한 것이다. 이 경우, 명령 식별코드 CODE 의 식별 데이타 IDP 는 명령이 다각형 작도 명령임을 나타낸다. 다각형이 단일 색상으로 맵핑되는 경우, 명령 식별 코드 CODE 는 다른 필수적인 정보로서 맵핑하기 위해 3 가지 기본 색상의 색상 데이타(R, G, B)를 포함한다. 제 4A 도의 명령은 사각형 작도 명령이며, 그 명령 데이타부는 4 개의 좌표(X0, Y0), (X1, Y1), (X2, Y2), 및 (X3, Y3)를 설명한다.

제 4B 도는 클리어 제어 명령의 예를 도시한 것이다. 이 경우, 명령 식별 코드 CODE 의 식별 데이타 IDP 는 명령이 클리어 제어 명령임을 나타낸다. 명령 데이타부는 삭제될 사각형의 상단 좌측 코너의 좌표(Xs, Ys)와 하단 우측 코너의 좌표 (Xe, Ye)를 나타낸다.

제 4C 도는 오프셋 제어 명령의 예를 나타낸다. 이 경우, 명령 식별 코드 CODE 의 식별 데이타 IDP 는 명령이 오프셋 제어 명령임을 나타낸다. 예를 들어,스크린 상에 사각형 영상 Va 를 그리고 디스플레이하는데 있어서, 이 오프셋 제어 명령은 스크린의 원래 좌표(xo, yo)에 따라 오프셋 값으로서 그 상단 좌측 코너의 좌표(xr, yr)를 지정함으로써 사각형 영상 Va 의 디스플레이 위치를 제어한다(제 5 도 참조). 오프셋 제어 명령을 이용하여, 사각형 영상 Va 의 디스플레이 위치는 그 4 개의 코너의 위치 좌표를 명시하지 않은채 제어될 수 있다. 직사각형 화상(Va)의 위치를 제 5 도에서와 같이 PS1 에서 PS2 로 변경시키는 데에는 오프셋 제어 명령을 사용하는 것이 편리하다.

제 4D 도는 해상도 제어 명령의 예를 나타낸다. 명령 식별 코드 CODE 의 식별 데이타 IDP 는 명령이 해상도 제어 명령임을 가리킨다. 명령 데이타부는 수평 및 수직 방향에서의 화소들의 갯수를 지정한다. 제 4D 도의 예에서, 수평 방향의 화소 수는 320이고, 수직 방향의 화소(라인)수는 240 이다.

상기로부터 알 수 있듯이, 작도 명령과 제어 명령의 명령 데이타부는 다른 길이를 갖는다. 몇몇 경우에서 명령 식별 코드 CODE 는 다른 데이타 길이를 갖는다. 따라서, 대체적으로, 명령의 데이타 길이는 고정적이지 않다. 그러나, 각 명령이 고정된 데이타 길이를 갖기 때문에, 어떤 명령의 총 데이타 길이는 어떤 명령이 명령 식별 코드 CODE 의 식별 데이타 IDP 로부터 온 것인가를 판정함으로써 알 수 있을 것이다. 그러므로, 본 실시예에서 패킷(전송 단위)들의 길이는 고정적이지 않지만, 각 명령들의 데이타 길이에 따른 가변 길이로 변화된다.

제어 패드(71)를 통한 사용자의 동작 입력에 반응하여, CPU(42)는 물체의 움직임과 관찰 포인트를 계산하고, 주 메모리(43)상에서 작도 명령과 제어 명령을 발생한다. 이후 CPU(42)는 작도 명령이나 제어 명령의 태그(TG)를 작도 순서와 제어순서에 해당하는 순서로 재기록하고, 주 메모리(43)상에서 작도 명령 시퀀스를 발생시킨다. 즉, CPU(42)는 태그 TG 의 어드레스들을 재기록하여, 제어 명령이 제어될 일련의 작도 명령 이전에 위치되고, 작도 명령들이 작도 순서로 재배치 되도록 한다. 이 작업에 있어서, 태그 TG 의 어드레스들만이 재기록되고, 주 메모리(43)상의 각 명령의 어드레스들은 변환되지 않는다.

예를 들어, 프레임 메모리(63)의 작도 버퍼가 클리어된 이후의 작도 명령 시퀀스의 경우에, 대상 A 가 작도된 후 대상 B 가 해상도 변화를 수반하여 작도된다. 제 6 도에 도시된 바와 같이, 개시 어드레스가 설정되어 클리어 제어 명령이 시퀀스의 헤드에 위치된다. 이후 클리어 제어 명령의 태그 TG 가 설정되어 대상 A 를 위해 제 1 작도 명령의 주 메모리(43) 상의 어드레스를 가리키게 된다. 이후 대상 A 를 위한 각 작도 명령들의 태그(TG)가 설정되어 대상 A 의 작도 순서가 확정된다.

이후, 대상 A 를 위한 최종 작도 명령의 태그(TG)가 설정되어, 해상도 변경 제어 명령에 대한 주 메모리(43)상의 어드레스를 가리키게 된다. 이후, 해상도 변경 제어 명령에 대한 태그(TG)가 설정되어, 대상 B 를 위한 제 1 작도 명령의 주 메모리(43)상의 어드레스를 가리키게 된다.

작도 명령 시퀀스의 설정 완료 직후, 분류 제어기(45)는 태그 TG1, TG2, TG3,...,TGn 으로 표기된 순서(제 7 도)로, 제어 명령과 작도 명령 IP1, IP2, IP3,...,IPn 을 차례차례 주 메모리(43)에서 작도 장치부(61)로 전송시킨다. 그러므로, FIFO 버퍼(62)가 한 명령의 용량을 지니기에 충분하게 된다.

전송된 데이타는 이미 분류된 상태이기 때문에, 작도 장치부(61)는 Z 버퍼 방법의 경우와는 달리 명령 IP1, IP2, IP3,...,IPn 을 재분류할 필요가 없다. 즉, 작도 장치부(61)는 명령들의 도달 순서로 이들 명령을 순차적으로 실행하고, 실행 결과를 프레임 메모리(63)의 작도 영역 AD 에 저장한다.

제 8 도는 작도 명령 시퀀스를 주 메모리(43)에서 작도 장치부(61)로 전송하는 제어 동작을 설명하기 위한 블럭도이다. 제 9 도는 제 8 도에 도시된 장치의 일부에서 사용되는 주요 타이밍 신호를 나타내고 있다.

제 8 도에서 FIFO 버퍼(62)가 비게 되면, 작도 장치부(61)는 전송 요구 DREQ(제 9 도의 A 부분)를 발생시킨다. 분류 제어기(45)는 이 전송 요구 DREQ 에 반응하여, 시스템 버스(41)가 CPU(42)에 의해 자유로운 타이밍에서 작도 명령 시퀀스의 다음 명령을 전송한다.

분류 제어기(45)는 명령의 전송 이전에 식별 데이타 IDP 를 기초로 하여 주 메모리(43)에서 전송될 명령의 데이타 길이를 판정한다. 판정 결과에 따라 분류 제어기(45)는, 예를 들어 전송 데이타 길이에 해당하는 주기동안 고레벨(제 9 도의 B 부분)의 신호 DACK 을 발생시키고, 이 신호를 작도 장치부(61)로 전송한다. 이와 동시에, 분류 제어기(45)는 전송 블럭 WR(제 9 도의 C 부분)을 작도 장치부(61)에 전송하고, 전송 클럭 WR 에 동기하여 전송 데이타 DATA(제 9 도의 D 부분)를 작도 장치부(61)의 FIFO 버퍼(52)로 전송한다.

신호 DACK 이 고레벨에 있는 동안, 작도 장치부(61)는 분류 제어기(45)가 전송 데이타 DATA, 예를 들어, 하나의 작도 명령 또는 제어 명령을 전송하고 있음을 인지한다. 그러므로 전송되고 있는 한 작도 명령 또는 제어 명령이 가변의 데이타 길이를 지닌다고 하여도, 작도 장치부(61)는 신호 DACK 을 토대로 이 명령의 데이타 길이를 인지할 수 있고, 명령 전송의 완료 이후 즉시 작도 또는 제어 동작을 수행할 수 있다.

다시 말하면, 신호 DACK 가 저레벨로 떨어지면, 작도 장치부(61)는 FIFO 버퍼(62)로의 명령 전송의 완료를 인지한다. 따라서, 이전의 작도 또는 제어의 완료시, 작도 장치부(61)는 FIFO 버퍼(62)로부터 명령을 가져와서 작도 또는 제어를 수행한다.

상술한 바와 같이, 제 1 도의 장치에 있어서, 한 명령이 그 데이타 길이에 따라 전송되고, 작도 또는 제어가 전송 완료(제 10 도) 이후 즉시 수행될 수 있다. 따라서, 제 21 및 22 도의 종래의 경우와 같이 전송 패킷들내에 비연산 데이타 COP를 삽입할 필요가 없으므로, 처리 시간이 매우 단축된다.

이하 제 11 도의 순서를 참조하여 작도 명령 시퀀스가 전송되고 그 명령이 실행될 때의 CPU(42)에 의해 수행되는 동작에 대해 설명한다.

먼저, 단계 101 에서, CPU(42)는 작도 장치부(61)로 명령을 전송하여, 이 부(61)로 하여금 프레임 버퍼 영역들 중의 한 영역, 즉, 프레임 버퍼(63)의 화상 메모리 영역 AD 의 프레임 버퍼 영역 A(디스플레이 버퍼로 역할함)에 저장된 화상 데이타를 화상 모니터 장치(65)로 공급하게 만든다. 단계 102 에서, CPU(42)는 제어 패드(71)의 동작 입력을 판독한다. 단계 103 에서, 동작 입력에 따라, CPU(42)는 주 메모리(43)의 패킷 버퍼들(설정용 패킷 버퍼로 역할함)중 하나에 저장되는 작도 명령 시퀀스 A 의 작도 명령과 제어 명령의 좌표값 등을 갱신하고, 작도 명령 시퀀스 A 의 각 명령의 태그 TG 를 재기록하여, 작도 순서와 제어 순서를 확정하게 한다.

단계 101 내지 103 이 수행되는 동안, 주 메모리(43)의 나머지 패킷 버퍼(실행 버퍼 역할)에 저장된 작도 명령 시퀀스 B 가 분류 제어기(45)에 의해 작도 장치부(61)로 전송되고, 작도 장치부(61)는 프레임 메모리(63)의 화상 메모리 영역 AD 중 나머지 프레임 버퍼 영역 B(작도 버퍼로 역할함)를 사용하여 작도 명령 시퀀스 B 의 작도 및 제어 동작을 실시간으로 수행한다.

이후 한계 104 에서, CPU(42)는 작도 명령 시퀀스 B 의 작도 및 제어 완료를 기다린다. 즉, CPU(42)는 모든 작도 명령 시퀀스 B 가 주 메모리(43)에서 전송되고 작도 및 제어 동작이 종료되었는지의 여부를 판단한다.

작도 명령 시퀀스 B 의 실행 완료시, CPU(42)는 프레임 메모리(63)의 프레임 버퍼 영역 B 를 디스플레이 버퍼로 만들고, 작도 장치부(61)에 명령을 주어 이 부가 프레임 버퍼 영역 B 로부터 작도 화상 데이타를 판독하고, 이 데이타를 화상 모니터 장치(65)에 공급하도록 한다(단계 105). 이와 동시에, 프레임 메모리(63)의 프레임 버퍼 영역 A 는 작도 버퍼로 전환된다.

단계 106에서, CPU(42)는 제어 패드(71)의 동작 입력을 판독한다. 단계 107에서, CPU(42)는 동작 입력에 따라, 주 메모리(43)의 나머지 패킷 버퍼(설정용 패킷 버퍼로 역할함)에 저장된 작도 명령 시퀀스 B 의 좌표값, 제어 명령 데이터 등을 갱신하고, 작도 명령 시퀀스 B 의 각 명령의 태그(TG)를 재기록하여 작도 순서 및 제어 순서를 확정한다.

단계 105 내지 107 이 수행되는 동안, 주 메모리(43)의 한 패킷 버퍼(실행 버퍼로 역할함)에 저장된 작도 명령 시퀀스 A 는 분류 제어기(45)에 의해 작도 장치부(61)로 전송되고, 이 작도 장치부(61)는 프레임 메모리(63)의 화상 메모리 영역 AD 중 한 프레임 버퍼 영역 A(작도 버퍼로 역할함)를 사용하여, 작도 명령 시퀀스 A 의 작도 및 제어 동작을 실시간으로 수행한다.

이후, 단계 108 에서, CPU(42)는 작도 명령 시퀀스 A 의 작도 및 제어의 완료를 기다린다. 즉, CPU(42)는 모든 작도 명령 시퀀스 A 가 주 메모리(43)로부터 전송되었고, 작도 및 제어 동작이 종료되었는지의 여부를 판단한다.

작도 명령 시퀀스 A 의 실행 완료시, CPU(42)는 프레임 메모리(63)의 프레임 버퍼 영역 A 를 디스플레이 버퍼로 만들고, 작도 장치부(61)에 명령을 주어, 프레임 버퍼 영역 A 로부터 작도 화상 데이타를 판독케 하고, 이 데이타를 화상 모니터 장치(65)로 공급케 한다(단계 109). 이와 동시에, 프레임 버퍼 영역 B 가 작도 버퍼로 전환된다. 이후 CPU(42)는 단계 102 로 복귀하여 상기 처리를 반복한다. 동화상은 상기 처리를 초당 30 에서 60 회 반복함으로써 표시될 수 있다.

상기로부터 명백히 나타나듯이, CPU(42)와 작도 장치부(drawing device section)(61)는 병렬 방식으로 동작된다. 특히, 상기 CPU(42)는 주 메모리(43)의 설정 패킷 버퍼에 저장된 작도 명령 시퀀스의 각 명령의 태그(TG)의 어드레스 값을, 다음의 명령이 저장되는(제 12B 도의 화살표로 표시된) 주 메모리(43)의 어드레스 값에 순차적으로 재기록한다. 동시에, 분류 제어기(45)는 각각의 명령(제 12A 도에 화살표로 도시됨)의 태그(TG)를 추적함으로써 주 메모리(43)의 실행 패킷 버퍼로부터 작도 명령 시퀀스를 판독하며, 상기 작도 명령 시퀀스에 따라 작도 동작을 실행하는 작도 장치부(61)에 상기 판독한 것을 전송한다.

제 13 도에 도시된 바와 같이, 상기 CPU 가 작도 명령 시퀀스를 발생시키는 동안, 상기 작도 장치부(61)는 이전에 발생된 작도 명령 시퀀스에 기초한 작도 동작의 실행 상태에 있다. 상기 작도 실행이 종료된 후, 바로 상기 작도 명령 시퀀스에 기초한 작도 동작이 발생된다.

다각형을 작도하기 위해, 그레디언트 계산을 수행하는 작도 장치부(61)의 그레디언트 계산 장치에 데이타가 전송된다. 상기 그레디언트 계산은 상기 다각형 내부에 다각형 작도 동작의 맵핑 데이타가 가득할 때, 맵핑 데이타면의 그레디언트를 결정하는 것이다. 텍스처(texture)를 이용하는 경우, 다각형은 텍스처 화상 데이타로 채워진다. 선명한 명암을 이용할 경우, 다각형은 휘도값(luminance values)으로 채워진다.

물체의 표면을 구성하는 다각형에 텍스처를 부가시키기 위해, 텍스처 영역(AT)의 텍스처 데이타는 2 차원의 맵핑 변환에 좌우된다. 가령, 제 14 도의 A 부분에 도시된 텍스처 패턴(T1-T3)은 제 14 도의 B 부분에 도시된 물체의 각 다각형 면에 일치하기 위해 2 차원 스크린상의 좌표로 변환된다. 상기 맵핑 변환에 좌우되는 상기 텍스처 패턴(T1-T3)은 제 14 도의 C 부분에 도시된 바와 같은 물체(OB1)의 면에 부가된다. 결과의 데이타는 화상 메모리 영역(AD)에 배치되고 화상 디스플레이 모니터(65)의 디스플레이 스크린 상에 표시된다.

정지 화상 텍스처의 경우, 주 메모리(43)상의 텍스처 패턴은 다각형에 텍스처 패턴을 첨부하는 작도 장치부(61)를 통해 프레임 메모리(63)의 텍스처 영역(AT)에 전송된다. 정지 화상 텍스처는 이러한 방식으로 물체에 인가된다. 정지 화상 텍스처 패턴의 데이타는 CD-ROM 디스크에 기록될 수 있다.

또한, 동화상 텍스처 응용이 가능하다. 동화상 텍스처의 경우, 상기 CD-ROM 디스크로부터의 압축 동화상 데이타는 일시적으로 주 메모리(43)에 기록되며, 다음에 상기 압축 화상 데이타가 상기 화상 데이타를 신장시키는 화상 신장 장치부(51)에 전송된다.

상기 신장된 동화상 데이타는 상기 프레임 메모리(63)의 텍스처 영역(AT)에 전송된다. 상기 텍스처 영역(AT)이 상기 프레임 메모리(63)내에 제공되기 때문에, 상기 텍스처 패턴은 프레임 단위로 재기록될 수 있다. 동화상 데이타가 이러한 방식으로 텍스처 영역(AT)에 전송되는 동안, 텍스처는 프레임 단위로 다이나믹하게 재기록되면시 변환한다. 동화상 텍스처 응용은 상기 텍스처 영역(AT)의 동화상 데이타를 이용하여 다각형상에 텍스처 맵핑을 실행함으로써 구현될 수 있다.

상술한 바와 같이, 배경 동화상은 화상 신장 장치부(51)에 의해 신장된 화상 데이타를 프레임 메모리(63)의 화상 메모리 영역(AD)에 전송함으로써 상기 화상 모니터 장치(65)의 스크린 상에 표시될 수 있다. CPU(42)에 의해 발생된 작도 명령에 의해 발생되고 화상 메모리 영역(AD)을 채우는 작도 화상에만 기초한 화상 디스플레이 모니터(65)의 스크린 상에 화상을 작도할 수 있다. 또한, 화상 메모리영역(AD)에서, 상기 CD-ROM 디스크에서의 화상 데이타를 신장함으로써 얻어진 정지 화상 데이타에 관해서 CPU(42)의 다각형 작도에 의해 발생된 물체의 작도 데이타를 인출할 수 있다.

상술한 바와 같이, 상기 분류 제어기(45)는 CPU(42)를 포함하지 않고도 상기 시스템 버스(41)가 해제될 때의 시간 간격동안 작도 명령과 화상 데이타를 전송할 수 있다.

화상 신장 장치부(51)에 의해 신장-디코드된 화상 데이타를 주 메모리(43)에서 프레임 메모리(63)로 전송하기 위해, 다음의 신장된 데이타 전송 명령이 이 실시예에 사용된다. 전송 명령 포맷에 대한 신장된 화상 데이타의 변환은 상기 CPU(42)에 의해 실행된다.

제 15 도는 상술된 신장 데이타 전송 명령의 구조를 나타낸다. 작도 명령 및 제어 명령과 거의 동일한 데이타 구조를 가지고 있기 때문에, 상기 신장된 데이타 전송 명령은 헤더 부분과 화상 데이타 부분으로 이루어진다. 상기 헤더 부분에서, 태그(TG)는 상기 헤드에 위치하며, 식별 데이타(IDP)는 그 다음 헤드에 위치된다. 다른 명령의 경우에, 태그(TG)는 그 다음의 작도 명령, 제어 명령 또는 전송 명령이 저장되는 주 메모리(43)의 어드레스 값을 포함한다. 명령이 신장된 화상 데이타 전송 명령인 것을 나타내는 데이타는 상기 식별 데이타(IDP)에 기재된다.

상기 헤더 부분 다음에 오는 화상 데이타 부분은 신장된 화상 데이타(PIX0, PIX1, PIX2,...,PIXn)를 포함한다. 상기 분류 제어기(45)는 상기 주 메모리(43)로부터의 신장된 화상 데이타를 상기 작도 장치부(61)에 상기 전송 명령의 단위로 전송한다.

제 15 도에서, 상기 헤더 부분의 데이타 "H" 및 "W"는 전송될 신장 데이타 영역의 높이 및 폭을 표시하며, 한 프레임 화상의 영역에 해당한다. 데이타 "X" 및 "Y"는 전송 목적지의 좌표를 나타낸다. 상기 전송 영역이 직사각형인기 때문에, 상기 좌표들은 직사각형 영역의 상단 좌측 코너를 나타낸다. 이러한 좌표들은 만약 상기 전송 목적지가 상기 화상 메모리 영역(AD)내에 위치한다면 프레임 메모리(63)의 화상 메모리 영역(AD)내의 좌표가 되며, 만약 상기 전송 목적지가 상기 텍스처 영역(AT)에 위치한다면 상기 텍스처 영역(AT)의 좌표가 된다.

상기 신장된 화상 데이타 전송 명령의 경우, 상기 태그(TG)에서 좌표(X 및 Y)까지의 항목들은 상기 헤더 부분을 구성한다. 상기 헤더 부분의 사이즈는 식별 데이타(IDP)로부터 알 수 있다. 상기 화상 데이타 부분의 데이타 길이는 상기 높이(H)와 폭(W)으로 알 수 있다. 상기 신장된 데이타 전송 명령의 전체 데이타 길이는 상기 사이즈와 데이타 길이의 합계로서 인식된다. 상기 식별 데이타(IDP)에서 상기 좌표(X 및 Y)까지의 항목은 제 3 도에 도시된 작도 명령의 명령 식별 코드(CODE)에 대응한다.

그런데, 상술한 바와 같이 상기 화상 신장 장치부(51)는 한 프레임 화상을, 각각이 16×16 픽셀(수평 및 수직)로 이루어지는 다수의 매크로 블럭으로 분할하며, 매크로 블럭의 토대에서 신장 디코딩을 실행한다. 가령, 만약 화상의 한 프레임이 320×240 픽셀(수평 및 수직)로 이루어진다고 가정하면, 한 프레임은 제 16 도에 도시된 바와 같이 300 개의 매크로 블럭으로 분할된다.

300 개의 매크로 블럭을 상기 작도 장치부(61)에 전송하기 위해, 만약 각각의 매크로 블럭에 대한 전송 명령이 발생된다면 상기 헤더 부분의 오버헤드(overhead)는 너무 크다. 따라서, 제 17 도에 도시된 바와 같이, 이 실시예에서, 각각의 수직 열을 형성하는 매크로 블럭들은 서로 접속되고, 신장된 데이타 전송 명령의 전송 단위를 이룬다.

제 18 도는 한 프레임의 제 1 신장 데이타 전송 명령의 예를 나타낸다. 제 18 도에서, 모든 좌표 X 및 Y 는 0 이다. 그 다음의 신장 데이타 전송 명령에서, 상기 좌표 X 와 Y 는 각각 16 과 0 이다.

상술된 바와 같이, 신장된 화상 데이타가 작도 명령 및 제어 명령의 구조와 유사한 데이타 구조를 갖는 명령 포맷으로 변환되기 때문에, 상기 분류 제어기(45)에 의한 전송과 작도 장치부(61)에 의한 프레임 메모리상의 화상 발생과 화상 작도는 상기 태그(TG)를 이용함으로써, 다각형 작도 명령과 제어 명령과 신장 데이타 전송 명령이 서로 혼합되는 방식으로 실행될 수 있다.

상기 실시예에 따른 장치에 의해 다음의 장점을 얻을 수 있다. 작도 명령 시퀀스, 압축 화상 데이타 및 주 메모리(43) 상의 신장 화상 테이타는 CPU 가 CPU(42)를 포함하지 않는 시스템 버스(41)를 개방시킬 때의 시간 간격동안 전송되기 때문에, 상기 시스템 버스(41)는 시분할 방식으로 효율적으로 사용될 수 있다.

전체의 작도 명령 시퀀스가 상기 주 메모리(43)에서 유지되고 있기 때문에, CPU(42)는 것을 언제든지 직접 제어할 수 있으며, 따라서 상기 제어 패드(71)등을 통한 외부 입력에 응답하여 즉각적으로 제어가 이루어진다. 이러한 것은 스크린 상에 디스플레이의 응답 속도의 개선에 기여할 것이다.

유사하게, 전체의 동화상 데이타가 주 메모리(43)에 의해 일시적으로 유지되기 때문에, CPU 는 상기 동화상 데이타를 언제든지 직접 제어할 수 있으며, 따라서 상기 제어 패드(71) 등을 통한 외부 입력에 즉각적으로 응답하여 제어가 이루어질 수 있다. 이러한 것은 스크린 상에 디스플레이의 응답 속도의 개선에 기여할 것이다.

제어 명령과 작도 명령이 작도를 실행시키도록 동시에 전송될 수 있기 때문에, 상기 2가지의 명령을 개별적으로 수신하기 위한 하드웨어를 갖는 작도 장치부(61)를 필요로 한다. 따라서, 그 구조뿐만 아니라 전송 및 작도 동작이 단순화된다.

상기 작도 장치부(61)가 우선 순위를 갖는 CPU(42)로부터 제어 명령을 수신하는 제어 포트(66)를 개별적으로 구비하고 있기 때문에, 상기 CPU(42)는 그 작도 또는 디스플레이 동작을 중단시키도록 상기 작도 장치부(61)를 제어할 수 있다.

각 명령의 데이타 길이가 명령 식별 데이타(IDP)로부터 인식될 수 있기 때문에, 명령의 전송 패킷 길이는 각 명령의 데이타 길이에 종속하도록 가변적으로 만들어질 수 있다. 그 결과, 불필요한 시간을 없애므로 처리 시간이 단축될 수 있다.

작도 장치부(61)와 관련된 FIFO 버퍼(62)의 스테이지 수가 하나의 작도 명령에 대응하는 수로만 될 수 있기 때문에, 상기 작도 장치부(61)의 회로 크기가 축소 될 수 있다.

상기 영상 신장 장치부(51)가 버퍼로서 주 메모리(43)를 사용하기 때문에,국부 메모리는 필요 없게 된다. 또한, 영상 신장 장치부(51)와 관련된 FIFO 버퍼(54, 55) 각각의 스테이지 수가 하나의 매크로 블럭에 대응하는 수로만 될 수 있어서, 작도 장치부(61)의 회로 크기가 축소될 수 있다.

다음에 수행될 작도 명령의 주 메모리(43)상의 어드레스 값은 하나의 작도 명령에 통합될 수 있기 때문에, 작도 순서의 변경시 작도 명령하에서 어드레스 값을 재배치하는 것이 충분하므로, 상기 주 메모리(43)에 상기 작도 명령을 재배치할 필요가 없이 상기 작도 명령이 변경된 어드레스에 위치될 수 있다.

일반적으로, 연속적으로 움직이는 영상을 발생하는데 있어서, 주 메모리(43)상에 나타난 작도 명령 시퀀스의 내용이 인접한 프레임 사이에서 변하게 되는 것은 드물다. 따라서, 어드레스 값을 변경할 필요가 간혹 있는데, 실제에 있어서 대부분의 경우, 선행 프레임의 작도 명령의 좌표값을 간단히 변경시키면 족하다.

상기 실시예에서는 영상 데이타 및 응용 프로그램이 CD-ROM 디스크 상에만 기록되지만, 자기 디스크, 메모리 카드 등의 반도체 메모리를 포함하는 다른 기록 매체가 사용될 수 있다.

또한 상기 실시예에서 영상 데이타 압축 방법으로서 DCT 가 사용되지만, 여러 영상 데이타 압축 방법이 사용될 수 있다.

제 1 도는 본 발명의 한 실시예에 따른 영상 발생 장치를 도시하는 블럭도.

제 2 도는 본 발명의 실시예에서 메모리 영역을 설명하는 도면.

제 3 도는 본 발명의 실시예에서 명령 데이타 구조의 한 예를 도시하는 도면.

제 4A 도 내지 4D 도는 작도 명령 및 제어 명령의 예를 도시하는 도면.

제 5 도는 제어 명령의 한 예인 오프셋 제어 명령으로 행해진 동작을 설명하기 위한 도면.

제 6 도는 작도 명령 시퀀스의 한 예를 설명하기 위한 도면.

제 7 도는 본 발명의 실시예에서 다각형의 작도 및 디스플레이 순서를 설명하기 위한 도면.

제 8 및 9 도는 본 발명의 실시예에서 작도 명령의 전송을 설명하기 위한 타이밍 챠트 및 주요 부분의 블럭도.

제 10 도는 본 발명의 실시예에서 처리 시간을 설명하기 위한 도면.

제 11 도는 본 발명의 실시예의 작도 과정에서 CPU 로 실행된 동작을 도시하는 플로우챠트.

제 12A 도, 12B 도 및 제 13 도는 본 발명의 실시예에서 병렬 방식으로 실행되는 작도 장치부의 작도 실행과 주 메모리 상에서의 CPU 의 작도 명령 셋팅 처리를 설명하기 위한 도면.

제 14 도는 텍스처 맵핑(mapping)을 설명하기 위한 도면.

제 15 도는 본 발명의 실시예에서 전송 영상 데이타로 이용되는 데이타 구조의 일예도.

제 16 도는 1 프레임 영상의 일예도.

제 17 도는 본 발명의 실시예에서 영상 데이타의 전송 유니트를 도시하는 도면.

제 18 도는 본 발명의 실시예에서 영상을 전송하는데 있어 이용된 데이타 구조의 한 예를 도시하는 도면.

제 19A 도 및 19B 도는 작도 방법의 한 예를 설명하기 위한 도면.

제 20 도는 종래의 작도 명령을 도시하는 도면.

제 21 도는 작도 명령의 전송을 위한 종래 데이타 구조의 한 예를 설명하기 위한 도면.

제 22 도는 종래의 처리 시간의 한 예를 설명하기 위한 도면.

* 도면의 주요부분에 대한 부호의 설명 *

41 : 시스템 버스 42 : CPU

43 : 주메모리 51 : 영상 신장 장치부

53 : CD-ROM 드라이버 71 : 제어 패드

Claims (9)

1. CPU 에 의해 발생된 작도 명령들(drawing instructions) 및 제어 명령들(control instructions)을 작도 장치부(drawing device section)에 전송하고, 상기 작도 명령들 및 제어 명령들에 따라서 작도 동작을 연속으로 실행하여 상기 작도 장치부에 영상을 발생하는 방법에 있어서,

   한 종류의 명령을 나타내기 위해 명령 식별 코드를 갖는 헤더부와 명령 데이터부를 포함하는 데이타 구조를 갖도록 상기 작도 명령들과 제어 명령들을 구성하는 단계;

   상기 작도 명령들 및 제어 명령들이 작도와 제어 절차 순서로 배치되는 작도 명령 시퀀스를 형성하는 단계, 및 상기 작도 명령 시퀀스를 상기 작도 장치부에 전승하는 단계를 포함하는 영상 발생 방법.
2. 영상 발생 장치에 있어서,

   작도 명령들 및 제어 명령들을 기억하는 주 메모리와;

   한 종류의 명령을 나타내기 위해 명령 식별 코드를 갖는 헤더부와 명령 데이터부를 포함하는 데이타 구조를 갖도록 상기 작도 명령들과 제어 명령들을 발생하고, 상기 작도 명령들 및 제어 명령들이 작도와 제어 절차 순서로 배치되는 작도 명령 시퀀스를 상기 주 메모리 상에서 발생하는 CPU와;

   상기 작도 명령들 및 제어 명령들에 따라서 한 프레임 메모리 상에서 작도동작들을 실행하는 작도 장치부; 및

   상기 주 메모리로부터 작도 명령 시퀀스를 판독해서, 이 명령을 상기 작도 장치부에 전송하는 전송 수단을 포함하는 영상 발생 장치.
3. 제 2 항에 있어서, 상기 CPU, 주 메모리 및 작도 장치부는 시스템 버스에 접속되고, 상기 전송 수단은 CPU 및 다른 장치가 시스템 버스와 무관하게 될 때의 시간 간격동안 상기 주 메모리로부터 상기 작도 장치부에 CPU 의 간섭없이, 상기 작도 명령을 전송하는 영상 발생 장치.
4. 제 3 항에 있어서, 상기 작도 명령들 및 제어 명령들의 헤더부는 다음에 수행될 명령의 주 메모리상의 어드레스를 포함하며, 상기 CPU 는 상기 작도 명령 시퀀스의 배치순서로 상기 주 메모리상에 작도 명령들 및 제어 명령들의 헤더부의 어드레스를 설정함으로써 상기 주 메모리상에서 작도 명령 시퀀스를 발생하며, 상기 전송 수단은 상기 헤더 부들의 어드레스에 따라 주 메모리에서 작도 명령들 및 제어 명령들을 판독해서, 상기 작도 명령 시퀀스로서 상기 명령을 작도 장치부에 전송하는 영상 발생 장치.
5. 제 4 항에 있어서, 동작 입력 수단을 더 포함하며, 영상 발생 장치는 CPU 가 작도 명령들 및 제어 명령들을 발생하고, 상기 동작 입력 수단의 동작 입력에 응답하여 작도 명령 시퀀스에서의 순서를 설정하는 게임기의 구조를 갖는 영상 발생 장치.
6. 제 5 항에 있어서, 상기 작도 명령들 및 제어 명령들 각각의 전체 데이타 길이는 가변적이며, 상기 전송 수단은 상기 명령 식별 코드에 기초하여 데이타 길이를 판단해서, 상기 데이타 길이에 따른 전송 품질로 상기 작도 장치부에 작도 명령들 및 제어 명령들을 전송하는 영상 발생 장치.
7. 제 6 항에 있어서, 상기 작도 장치부는 상기 전송 수단에서 전송된 작도 명친 시퀀스에 포함된 제어 명령들을 수신하는 수단 이외에 또, 상기 CPU에서 전송된 제어 명령을 독립적으로 수신하는 수단을 포함하는 영상 발생 장치.
8. CPU 에 의해 발생된 작도 명령들 및 제어 명령들을 작도 장치부에 전송하고, 상기 작도 명령들에 따라 작도 동작을 연속으로 실행하여 작도 장치부에 영상을 발생하는 방법에 있어서,

   한 종류의 명령을 나타내기 위해 명령 식별 코드를 갖는 헤더부 및 명령 데이터부를 포함하는 데이타 구조를 갖도록 하며, 전체 작도 명령의 데이타 길이가 가변적인, 작도 명령들을 구성하는 단계;

   상기 명령 식별 코드로부터 데이타 길이를 판별해서 상기 데이타 길이에 따르는 데이타 전송 품질로 상기 작도 장치부에 작도 명령을 전송하는 단계를 포함하는 영상 발생 방법.
9. 제 8 항에 있어서, 상기 CPU 에 의해 발생된 제어 명령들은 작도 명령과 같은 데이타 구조를 갖도록 구성되며, 상기 작도 명령들 및 제어 명령들은 혼합된 방식으로 상기 작도 장치부에 전송되는 방법.