KR100342811B1 - Area array bumped semiconductor package with chips - Google Patents
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Abstract
Description
이 발명은 복수개의 칩이 내장된 에어리어 어레이 범프드 반도체 패키지에 관한 것으로서, 더욱 상세하게 말하자면 회로기판에 실장되기 위한 리드팁이 패키지의 하면에 어레이 형태로 배열되도록 함과 동시에, 다수개의 반도체칩이 상호 유기적으로 상기한 리드팁과 연결되어 실장되도록 할 수 있는 복수개의 칩이 내장된 에어리어 어레이 범프드 반도체 패키지에 관한 것이다.The present invention relates to an area array bumped semiconductor package in which a plurality of chips are embedded. More specifically, the lead tip for mounting on a circuit board is arranged in an array form on a lower surface of the package, and a plurality of semiconductor chips are provided. The present invention relates to an area array bumped semiconductor package having a plurality of chips embedded therein which may be connected to and mounted with the lead tip.
반도체 패키지는 패키지의 종류에 따라 수지 밀봉 패키지, TCP 패키지, 글래스 밀봉 패키지, 금속 밀봉 패키지 등이 있다. 이와 같은 반도체 패키지는 실장방법에 따라 삽입형과 표면실장(Surface Mount Technology, SMT)형으로 분류하게 되는데, 삽입형으로서 대표적인 것은 DIP(Dual In-line Package), PGA(Pin Grid Array) 등이 있고, 표면실장형으로서 대표적인 것은 QFP(Quad Flat Package), PLCC(Plastic Leaded Chip Carrier), CLCC(Ceramic Leaded Chip Carrier), BGA(Ball Grid Array) 등이 있다.The semiconductor package may be a resin sealing package, a TCP package, a glass sealing package, a metal sealing package, or the like depending on the type of package. Such semiconductor packages are classified into insertion type and surface mount technology (SMT) type according to the mounting method. Representative types of insert type include DIP (Dual In-line Package) and PGA (Pin Grid Array). Typical examples of the mounting type include a quad flat package (QFP), a plastic leaded chip carrier (PLC), a ceramic leaded chip carrier (CLCC), and a ball grid array (BGA).
최근에는 전자제품의 소형화에 따라 인쇄회로기판의 부품 장착도를 높이기 위해서 삽입형 반도체 패키지 대신에 표면실장형 반도체 패키지가 널리 사용되고있는 추세이다.Recently, surface mount type semiconductor packages have been widely used instead of insertable semiconductor packages to increase the mounting degree of components of printed circuit boards due to the miniaturization of electronic products.
이와 같은 종래의 반도체 패키기에 대한 이해를 돕기 위하여, 첨부된 도면을 참조로 하여, QFP와, BGA에 대하여 설명하기로 한다.In order to facilitate understanding of such a conventional semiconductor package, the QFP and the BGA will be described with reference to the accompanying drawings.
도 1은 종래의 QFP의 부분 절개 사시도이다.1 is a partial cutaway perspective view of a conventional QFP.
도 1에 도시되어 있듯이 종래의 QFP의 구성은, 반도체 칩(11)과, 상기한 반도체 칩(11)을 적재하기 위한 탑재판(12)과, 상기한 탑재판(12)을 지지하고 있는 타이바(tie bar) (13)와, 상기한 반도체 칩(11)이 외부와 신호를 송수신할 수 있도록 하기 위한 리드(14)와, 상기한 반도체 칩(11)과 리드(14)를 전기적으로 연결시켜주기 위한 와이어(15)와, 상기한 반도체칩(11)에서 발생되는 열을 외부로 발산시키기 위한 방열판(16)과, 상기한 반도체 칩(11)과 리드(14)와 본딩 와이머(15) 등을 보호하기 위한 몰딩물(17)로 이루어진다.As shown in FIG. 1, the conventional QFP has a structure including a semiconductor chip 11, a mounting plate 12 for mounting the semiconductor chip 11, and a tie supporting the mounting plate 12. A tie bar 13, a lead 14 for allowing the semiconductor chip 11 to transmit and receive a signal to and from the outside, and the semiconductor chip 11 and the lead 14 are electrically connected to each other. A wire 15 for dissipation, a heat sink 16 for dissipating heat generated by the semiconductor chip 11 to the outside, the semiconductor chip 11, the lead 14, and a bonding wiper 15. ) Is formed of a molding 17 for protecting.
상기한 구성에 의한 종래의 QFP의 제조공정 및 기능은 다음과 같다.The manufacturing process and function of the conventional QFP by the above structure are as follows.
접착제나 접착 테이프에 의해서 반도체칩(11)이 탑재판(12)의 위에 접착되면, 본딩 와이어(15)에 의해서 상기한 반도체칩(11)과 리드(14)가 전기적으로 연결되는 와이어 본딩 공정이 진행된다.When the semiconductor chip 11 is bonded onto the mounting plate 12 by an adhesive or an adhesive tape, a wire bonding process in which the semiconductor chip 11 and the lead 14 are electrically connected by the bonding wire 15 is performed. Proceed.
와이어 본딩 공정이 끝나면, 몰딩물(17)을 이용하여 상기한 반조체칩(11)이 둘러쌓여지도록 하여 패키지를 형성함으로써 상기한 반도체칩(11)을 비롯한 리드 (14)와 와이어(15) 등이 보호될 수 있도록 한다.After the wire bonding process is completed, the semiconductor chip 11, the lead 14, the wire 15, etc., including the semiconductor chip 11 are formed by forming the package by enclosing the semi-manufactured chip 11 using the molding 17. To be protected.
이와 같이 제작된 QFP 패키지는 회로기판에 장착되어 사용되는데, 이때 반도체칩(11)으로부터 출력되는 신호는 와이어(15)를 거쳐서 리드(14)로 전달되고, 상기한 리드(14)는 회로기판의 배선과 연결되어 있기 때문에 리드(14)로 전달된 신호는 회로기판의 배선을 통하여 주변소자로 전달된다. 주변소자에서 발생된 신호가 반도체 칩(11)으로 전달되는 경우에는 위에서 설명한 경로의 역순으로 신호가 전달 된다.The QFP package manufactured as described above is mounted on a circuit board, and the signal output from the semiconductor chip 11 is transmitted to the lead 14 through the wire 15, and the lead 14 is connected to the circuit board. Since it is connected to the wiring, the signal transmitted to the lead 14 is transmitted to the peripheral element through the wiring of the circuit board. When the signal generated from the peripheral device is transferred to the semiconductor chip 11, the signal is transmitted in the reverse order of the path described above.
한편, 반도체칩(11)에서 발생된 열은 탑재판(12)을 거쳐서 방열판(16)으로 전달되며, 방열판(16)에서 외부로 발산됨으로써 반도체칩(11)이 과열되는 것을 방지한다.On the other hand, heat generated in the semiconductor chip 11 is transferred to the heat sink 16 through the mounting plate 12, and is radiated to the outside from the heat sink 16 to prevent the semiconductor chip 11 from overheating.
그러나 상기한 종래의 QFP는, 반도체칩이 점차적으로 고성능화되어 가면서 핀의 수가 더욱 더 많아지게 되는데 비하여, 핀과 핀사이의 거리를 일정치 이하로 좁히는 것은 기술적으로 어려움이 있기 때문에 많은 핀을 모두 수용하기 위해서는 패키지가 커지게 되는 단점이 있다. 이것은 반도체 패키지의 소형화 추세에 역행하는 결과를 낳는 문제점이 있다.However, in the conventional QFP, the number of the pins becomes more and more as the semiconductor chip is gradually improved in performance, but it is technically difficult to narrow the distance between the pins to a certain value or less, thus accommodating many pins. To do this, there is a disadvantage that the package becomes large. This has a problem that results in the reverse of the trend of miniaturization of semiconductor packages.
이와 같은 다핀화에 따른 기술적 요구를 해결하기 위해서 등장한 것이 BGA이다. 상기한 BGA는 입/출력 수단으로서 반도체 패키지의 일면전체에 융착된 솔더볼을 이용함으로써 QFP 보다 많은 수의 입/출력 신호를 수용할 수 있으며, 또한 그 크기도 상대적으로 줄일 수가 있어서 반도체 패키지로서 크게 각광을 받고 있다.BGA has emerged to address the technical demands of such multi-pinning. The BGA can accommodate a larger number of input / output signals than QFP by using solder balls fused to the entire surface of the semiconductor package as input / output means, and can also be relatively reduced in size, thus greatly increasing its popularity as a semiconductor package. Is getting.
도 2는 종래의 BGA의 측단면도이고, 도 3은 종래의 BGA용 인쇄회로기판이다.Figure 2 is a side cross-sectional view of a conventional BGA, Figure 3 is a conventional BGA printed circuit board.
도 2 및 도 3에 도시되어 있듯이 종래의 BGA의 구성은, 기판(21)과, 상기한 기판(21)의 중앙 상면에 에폭시(22)로 접착되어 있는 반도체칩(23)과, 상기한 기판(21)의 표면에 형성되어 있는 메탈 트레이스(24)와, 상기한 반도체칩(23)의 입출력 패드(25)와 메탈 트레이스(24)를 연결하는 와이어(26)와, 상기한 메탈 트레이스(24)에 형성되어 있는 랜드 메탈(27)과, 상기한 랜드 메탈(28)에 융착되어 있는 솔더볼(28)과, 상기한 반도체칩(23)과 와이어(26) 등을 외부환경으로부터 보호하기 위한 몰딩물(29)로 이루어진다.As shown in Figs. 2 and 3, the conventional BGA has a structure including a substrate 21, a semiconductor chip 23 bonded to the center upper surface of the substrate 21 with an epoxy 22, and the substrate described above. The metal trace 24 formed on the surface of the 21, the wire 26 connecting the input / output pad 25 and the metal trace 24 of the semiconductor chip 23, and the metal trace 24 described above. Molding to protect the land metal 27 formed on the metal sheet, the solder ball 28 fused to the land metal 28, the semiconductor chip 23, the wire 26, and the like from the external environment. It is made of water 29.
상기한 구성에 의한 종래의 BGA의 제조공정 및 기능은 다음과 같다.The manufacturing process and function of the conventional BGA by the above-described configuration is as follows.
에폭시(22)에 의해서 반도체칩(23)이 기판(21)의 위에 접착되면, 본딩 와이어(26)에 의해서 상기한 반도체칩(23)의 입출력 패드(25)와 메탈 트레이스(24)가 전기적으로 연결되는 와이어 본딩 공정이 진행된다.When the semiconductor chip 23 is bonded onto the substrate 21 by the epoxy 22, the input / output pad 25 and the metal trace 24 of the semiconductor chip 23 are electrically connected by the bonding wire 26. The connecting wire bonding process is performed.
와이어 본딩 공정이 끝나면, 몰딩물(29)을 이용하여 상기한 반도체칩(23)을 비롯한 와이어(26) 등이 보호되도록 한 뒤에, 리플로우 공정을 통해서 랜드 메탈 (27)에 솔더볼(28)을 형성함으로써 하여 BGA 패키지를 완성한다.After the wire bonding process is finished, the solder ball 28 is applied to the land metal 27 through the reflow process after the wires 26 and the like are protected using the molding 29. Forming to complete the BGA package.
이와 같이 제작된 BGA 패키지는 회로기판에 장착되어 사용되는데, 이때 반도체 칩(23)으로부터 출력되는 신호는 와이어(26)를 거쳐서 메탈 트레이스(24)로 전달되며, 상기한 메탈 트레이스(24)는 기판(21)의 내부 회로배선을 통하여 랜드 메탈(27)과 연결되어 있기 때문에 메탈 트레이스(24)로 전달된 신호가 랜드 메탈 (27)을 거쳐서 솔더볼(28)로 전달되고, 상기한 솔더볼(28)은 회로기판의 회로배선과 연결되어 있기 때문에 솔더볼(28)로 전달된 신호는 회로기판의 회로배선을 통하여 주변소자로 전달된다. 주변소자에서 발생된 신호가 반도체 칩(23)으로 전달되는 경우에는 위에서 설명한 경로의 역순으로 신호가 전달된다.The BGA package manufactured as described above is mounted on a circuit board, and the signal output from the semiconductor chip 23 is transmitted to the metal trace 24 via the wire 26, and the metal trace 24 is a substrate. Since the ground circuit 27 is connected to the land metal 27 through the internal circuit wiring 21, the signal transmitted to the metal trace 24 is transmitted to the solder ball 28 through the land metal 27, and the solder ball 28 is described above. Since the silver is connected to the circuit wiring of the circuit board, the signal transmitted to the solder ball 28 is transmitted to the peripheral device through the circuit wiring of the circuit board. When the signal generated from the peripheral device is transferred to the semiconductor chip 23, the signal is transmitted in the reverse order of the path described above.
그러나 상기한 종래의 BGA는, 기판이 고가이기 때문에 제품의 가격이 상승되는 문제점이 있고, 또한 상기한 기판을 통해서 습기가 침투됨으로써 크랙이 발생하게 되는 문제점이 있다.However, the conventional BGA has a problem that the price of the product is increased because the substrate is expensive, and there is also a problem that cracks are generated due to moisture infiltration through the substrate.
이와 같은 문제점을 해결하기 위하여, BGA 방식이 아니면서도, 기판 접속리드를 패키기의 외부로 돌출시키지 않고 패키지의 하면으로 노출시킴으로써 실장면적을 줄일 수 있는 기술이 대한민국 실용신안 등록출원 공개번호 제96-3135호(공개일: 서기 1996년 1월 22일)의 "버텀 리드형 반도체 패키지"에서 개시된 바 있다.In order to solve such a problem, a technology that can reduce the mounting area by exposing the board connection lead to the bottom surface of the package without protruding the outside of the package without the BGA method is disclosed in Korean Utility Model Registration Publication No. 96- 3135 (published: January 22, 1996).
그러나, 상기한 종래의 "버텀 리드형 반도체 패키지"는 단순히 리드를 일렬로 배열하여 놓았기 때문에 실장면적을 효율적으로 줄일 수 없는 문제점이 있다.However, the conventional "bottom lead type semiconductor package" has a problem in that the mounting area cannot be efficiently reduced because the leads are simply arranged in a row.
이와 같은 문제점을 해결하기 위하여, 회로기판에 실장되기 위한 리드팁이 패키지의 하면에 어레이 형태로 배열되도록 함으로써 실장면적을 효율적으로 줄임과 동시에 저렴한 비용으로 구성할 수가 있는 반도체 패키지에 관한 기술이 대한민국 특허출윈 출원번호 제96-22899호(출원일자: 서기 1996년 6월 21일)의 "리드 어레이형 리드 프레임 및 이를 이용한 반도체 패키지"에서 본 출원인에 의해 개시된 바 있다.In order to solve such a problem, a technology for a semiconductor package that can be configured at a low cost while efficiently reducing the mounting area by arranging lead tips for mounting on a circuit board in an array form on the lower surface of the package is disclosed in the Korean patent. It is disclosed by the present applicant in "lead array type lead frame and semiconductor package using the same" in the application number 96-22899 (filed June 21, 1996).
이 발명의 목적은 상기한 특허출원 출원번호 제96-22899호에서 개시된 기술 내용을 더욱 개량하기 위한 것으로서, 회로기판에 실장되기 위한 리드팁이 패키지의 하면에 어레이 형태로 배열되도록 함과 동시에, 다수개의 반도체칩이 상호 유기적으로 상기한 리드팁과 연결되어 실장되도록 할 수 있는 복수개의 칩이 내장된 에어리어 어레이 범프드 반도체 패키지를 제공하는데 있다.An object of the present invention is to further improve the technical contents disclosed in the above-described patent application No. 96-22899, wherein the lead tips for mounting on the circuit board are arranged in an array form on the lower surface of the package, The present invention provides an area array bumped semiconductor package in which a plurality of chips are embedded so that two semiconductor chips may be connected to and mounted with the lead tip.
도 1은 종래의 QFP의 부분 절개 사시도이다.1 is a partial cutaway perspective view of a conventional QFP.
도 2는 종래의 BGA의 측단면도이다.2 is a side cross-sectional view of a conventional BGA.
도 3은 종래의 BGA용 인쇄회로기판이다.3 is a conventional BGA printed circuit board.
도 4은 이 발명의 제1 실시예에 따른 복수개의 칩이 내장된 에어리어 어레이 범프드 반도체 패키지의 부분 절개 사시도이다.4 is a partially cutaway perspective view of an area array bumped semiconductor package having a plurality of chips according to a first exemplary embodiment of the present invention.
도 5는 이 발명의 제1 실시예에 따른 복수개의 칩이 내장된 에어리어 어레이 범프드 반도체 패키지의 단면 구성도이다,5 is a cross-sectional configuration diagram of an area array bumped semiconductor package having a plurality of chips according to a first embodiment of the present invention.
도 6은 이 발명의 제2 실시예에 따른 복수개의 칩이 내장된 에어리어 어레이 범프드 반도체 패키지의 단면 구성도이다.6 is a cross-sectional configuration diagram of an area array bumped semiconductor package having a plurality of chips according to a second exemplary embodiment of the present invention.
도 7은 이 발명이 제3 실시예에 따른 복수개의 칩이 내장된 에어리어 어레이 범프드 반도체 패키지의 단면 구성도이다.FIG. 7 is a cross-sectional view of an area array bumped semiconductor package in which a plurality of chips according to the third embodiment of the present invention is incorporated.
도 8은 이 발명의 제4 실시예에 따른 복수개의 칩이 내장된 에어리어 어레이 범프드 반도체 패키지의 단면 구성도이다.8 is a cross-sectional configuration diagram of an area array bumped semiconductor package having a plurality of chips according to a fourth exemplary embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
11, 23, 31, 32, 41, 42, 51, 52, 61, 62 : 반도체칩11, 23, 31, 32, 41, 42, 51, 52, 61, 62: semiconductor chip
15, 26, 35, 45, 55, 65 : 와이어15, 26, 35, 45, 55, 65: wire
14, 33, 43, 53, 63 : 리드14, 33, 43, 53, 63: lead
22, 34, 44, 54, 64 : 접착부재22, 34, 44, 54, 64: adhesive member
17, 29, 36, 46, 56, 66 : 몰딩물17, 29, 36, 46, 56, 66: moldings
상기한 목적을 달성하기 위한 수단으로서 이 발명의 구성은, 적어도 2개 이상의 반도체칩과, 상기한 반도체칩을 각각 지지하고 있으며 돌출부가 어레이 형태로 배열되어 피키지의 저면에 노출되어 있는 다수개의 리드와, 상기한 반도체칩이 상기한 리드의 위에 고정되도록 접착시켜주기 위한 접착부재와, 상기한 반도체칩과 리드를 상호 독립적으로 또는 상호 교차적인 형태로 전기적으로 연결시키기 위한 와이어와, 상기한 반도체칩과 리드와 와이어 등을 보호하기 위한 몰딩물을 포함하여 이루어진다. 상기한 리드는 하프에칭에 의해 형성됨으로써 정밀가공될 수 있으며, 상기한 패키지의 가장자리의 리드의 끝부분이 몰딩물의 외부로 노출되어 있어서 이를 통하여 다른 패키지와 전기적으로 결합이 가능도록 함과 동시에 방열기능을 갖는 것을 특징으로 한다.As a means for achieving the above object, the configuration of the present invention includes at least two or more semiconductor chips, a plurality of leads each supporting the semiconductor chip and having protrusions arranged in an array form and exposed on the bottom of the package; An adhesive member for adhering the semiconductor chip to be fixed on the lead, a wire for electrically connecting the semiconductor chip and the lead to each other independently or in a cross shape, and the semiconductor chip; It includes a molding for protecting the leads and wires. The lead may be precisely processed by being formed by half etching, and the end of the lead of the edge of the package is exposed to the outside of the molding, thereby enabling electrical coupling with other packages and simultaneously dissipating heat. Characterized in having a.
이하, 이 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 이 발명을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 이 발명의 가장 바람직한 실시예를 첨부된 도면을 참조로 하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art can easily implement the present invention.
도4는 이 발명의 제1 실시예에 따른 복수개의 칩이 내장된 에어리어 어레이 범프드 반도체 패키지의 부분 절개 사시도이고, 도 5는 이 발명의 제1 실시예에 따른 복수개의 칩이 내장된 에어리어 어레이 범프드 반도체 패키지의 단면 구성도이다.4 is a partial cutaway perspective view of a bumped semiconductor package having a plurality of chips therein according to a first embodiment of the present invention, and FIG. 5 is a region array having a plurality of chips according to a first embodiment of the present invention. It is a cross-sectional block diagram of a bumped semiconductor package.
도 4 및 도 5에 도시되어 있듯이 이 발명의 제1 실시예에 따른 복수개의 칩이 내장된 에어리어 어레이 범프드 반도체 패키지는, 제1 및 제2 반도체칩(31, 32)과, 상기한 제1 및 제2 반도체칩(31, 32)을 각각 지지하고 있으며 돌출부(33a)가 어레이 형태로 배열되어 패키지 저면에 노출되어 있는 다수개의 리드(33)와, 상기한 제1 및 제2 반도체칩(31, 32)이 상기한 리드(33)의 위에 고정되도록 접착시켜 주기 위한 접착부재(34)와, 상기한 제1 및 제2 반도체칩(31, 32)과 리드(33)를 상호 독립적으로 또는 상호 교차적인 형태로 전기적으로 연결시키기 위한 와이어(35)와, 상기한 반도체칩(31, 32)과 리드(33)와 와이어(35)등을 보호하기 위한 몰딩물 (36)으로 이루어진다.4 and 5, the area array bumped semiconductor package having a plurality of chips according to the first embodiment of the present invention includes first and second semiconductor chips 31 and 32 and the first first chip. And a plurality of leads 33 supporting the second semiconductor chips 31 and 32, respectively, and having protrusions 33a arranged in an array to expose the bottom surface of the package, and the first and second semiconductor chips 31 described above. , 32 are bonded to each other so as to be fixed on the lead 33, and the first and second semiconductor chips 31 and 32 and the lead 33 are independently or mutually A wire 35 for electrically connecting in a cross shape, and a molding 36 for protecting the semiconductor chips 31 and 32, the lead 33, the wire 35, and the like.
상기한 제1 및 제2 반도체칩(31, 32)에는 고집적된 전자회로가 내장된다. 이 발명의 제1 실시예에서는 2개의 반도체칩이 패키지안에 내장되는 구성으로 이루어 지지만, 이 발명의 기술적 범위가 반드시 여기에만 한정되는 것은 아니고, 다수개의 반도체칩이 패키지안에 내장되는 구성으로 이루어질 수도 있다.The first and second semiconductor chips 31 and 32 include highly integrated electronic circuits. In the first embodiment of the present invention, two semiconductor chips are included in a package, but the technical scope of the present invention is not limited thereto, and a plurality of semiconductor chips may be included in a package. .
상기한 리드(33)의 돌출부(33a)는 벤딩에 의해 절곡되는데, 이때 절곡에 의해서 형성된 돌출부(침하부)는 패키지의 밑면에 어레이 형태로 배열되어 노출된다. 패키지는 상기한 바와 같은 돌출부(33a)의 노출된 부분을 이용하여 회로기판(도시 되지 않음)에 표면실장되는데, 이와 같이 리드(33)를 절곡시켜서 그 돌출부(33a)를 패키지의 밑면에 어레이 형태로 배열시켜 노출시키면, BGA와 같이 고가의 인쇄회로 기판을 사용하지 않고서도 리드(33)를 이용하여 반도체칩(31, 32)과 인쇄회로기판을 전기적으로 연결시킬 수가 있으므로 가격이 매우 저렴한 패키지를 제작할 수 있는 효과가 있다.The protrusion 33a of the lead 33 is bent by bending, and at this time, the protrusions (settlements) formed by the bending are arranged and exposed in an array form on the bottom of the package. The package is surface-mounted on a circuit board (not shown) by using the exposed portion of the protrusion 33a as described above. Thus, the lead 33 is bent to arrange the protrusion 33a on the bottom of the package. When exposed to the array, the semiconductor chip 31, 32 and the printed circuit board can be electrically connected to each other using the lead 33 without using an expensive printed circuit board such as a BGA. There is an effect that can be produced.
상기한 접착 부재(34)는, 접착제 또는 접착 테이프 등와 같이 제1 및 제2반도체칩(31, 32)과 리드(34)를 전기적으로 절연시키면서 접착시키는 것이면 족하다.The adhesive member 34 described above is sufficient to bond the first and second semiconductor chips 31 and 32 and the lead 34 while electrically insulating, such as an adhesive or an adhesive tape.
상기한 와이어(35)는 제1 및 제2 반도체칩(31, 32)과 상기한 제1 및 제2 반도체칩(31, 32)을 지지하고 있는 리드(33)들을 전기적으로 접속시켜주기 위해서 본딩되어지는데, 이때 상기한 제1 및 제2 반도체칩(31, 32)이 서로 마주하고 있는 부분에서는 제1 반도체칩(31)의 아래부분에 있는 리드(33)와 제1 반도체칩(32)이, 또한 제2 반도체칩(32)의 아래부분에 있는 리드(33)와 제1 반도체칩(31)이 리드(33)를 이용하여 서로 연결될 수 있기 때문에 제1 및 제2 반도체칩(31, 32)와 리드(33)는 상호 유기적인 관계를 가길 수가 있다.The wire 35 is bonded to electrically connect the first and second semiconductor chips 31 and 32 and the leads 33 supporting the first and second semiconductor chips 31 and 32. In this case, in the portions where the first and second semiconductor chips 31 and 32 face each other, the lead 33 and the first semiconductor chip 32 in the lower portion of the first semiconductor chip 31 are In addition, since the lead 33 and the first semiconductor chip 31 at the lower portion of the second semiconductor chip 32 can be connected to each other using the lead 33, the first and second semiconductor chips 31 and 32. ) And the lead 33 may have an organic relationship with each other.
상기한 몰딩물(36)은 상기한 반도체칩(31, 32)과 리드(33)와 와이어(35)를 외부환경으로부터 보호한다.The molding 36 protects the semiconductor chips 31 and 32, the leads 33, and the wires 35 from the external environment.
도 6는 이 발명의 제2 실시예에 따른 복수개의 칩이 내장된 에어리어 어레이 범프드 반도체 패키지의 단면 구성도이다.6 is a cross-sectional configuration diagram of an area array bumped semiconductor package having a plurality of chips according to a second exemplary embodiment of the present invention.
도 6에 도시되어 있듯이 이 발명의 제2 실시예에 따른 복수개의 칩이 내장된 에어리어 어레이 범프드 반도체 패키지의 구성은, 패키지의 가장자리에 위치하고 있는 리드(43)의 끝부분의 절곡된 부분이 몰딩물(46)의 외부로 노출되는 구성을 제외하면, 전반적으로 이 발명의 제1 실시예의 구성과 유사하므로 중복을 피하기 위하여 반도체칩(41, 42)과 리드(43)와 접착부재(44)와 와이어(45)와 몰딩물(46)에 대한 개략설명은 생략하기로 한다. 이와 같이, 이 발명의 제2 실시예에서, 패키지 가장자리의 리드(43)의 끝부분의 절곡된 부분이 몰딩물(46)의 외부로 노출이 되면,상기한 리드(43)의 노출된 부분을 통해서 다른 패키지와 전기적으로 연결될 수가 있음으로서 패키지의 실장효율을 높일 수가 있을 뿐만 아니라, 반도체칩(41, 42)으로부터 발생되어 리드(43)로 전달된 열이 노출된 부분을 통해서 대기중으로 복사됨으로써 방열효과를 얻을 수가 있다.As shown in FIG. 6, in the configuration of an area array bumped semiconductor package having a plurality of chips according to the second embodiment of the present invention, a bent portion of an end portion of a lead 43 positioned at an edge of the package is molded. Except for the configuration exposed to the outside of the water 46, it is generally similar to the configuration of the first embodiment of the present invention, so that the semiconductor chips 41 and 42, the lead 43, and the adhesive member 44 and A schematic description of the wire 45 and the molding 46 will be omitted. As such, in the second embodiment of the present invention, when the bent portion of the end portion of the lid 43 of the package edge is exposed to the outside of the molding 46, the exposed portion of the lid 43 is removed. It can be electrically connected to other packages through not only to improve the package mounting efficiency, but also radiate heat by radiating heat generated from the semiconductor chips 41 and 42 to the lead 43 through the exposed portions. You can get the effect.
도 7는 이 발명의 제3 실시예에 따른 복수개의 칩이 내장된 에어리어 어레이 범프드 반도체 패키지의 단면 구성도이다.7 is a cross-sectional configuration diagram of an area array bumped semiconductor package having a plurality of chips according to a third exemplary embodiment of the present invention.
도 7에 도시되어 있듯이 이 발명의 제3 실시예에 따른 복수개의 칩이 내장된 에어리어 어레이 범프드 반도체 패키지의 구성은, 리드(53)가 벤딩에 의해서 형성되지 않고 하프에칭(half-etching)에 의해서 형성되는 것을 제외하면, 전반적으로 이 발명의 제1 실시예의 구성과 유사하므로 중복을 피하기 위하여 반도체칩(51, 52)과 리드(53)와 접착부재(54)와 와이어(55)와 몰딩물(56)에 대한 개략설명은 생략하기로 한다. 제1 실시예에서와 같이 벤딩을 이용하여 리드(33)를 절곡시켜서 돌출부(33a)를 형성시키는 경우에는 리드(33)의 치수를 정밀하게 가공할 수가 없을 뿐만 아니라 작업공수가 길어지게 됨으로써 생산성이 저하되는 반면에 이 발명의 제3 실시예에서와 같이 하프에칭에 의해서 돌출부(33b)를 갖는 리드(53)를 형성하게 되면 리드(53)의 치수를 보다 정밀하게 가공할 수 있을 뿐만 아니라 작업 생산성도 향상된다. 상기한 리드(53)는 하프에칭에 의해서 형성된 돌출부(33b)가 패키지의 밑면에 어레이 형태로 배열되어 노출됨으로써 상기한 노출된 부분을 이용하여 패키지가 회로기판(도시되지 않음)에 표면실장되도록 하는데, 이와 같이 하게 되면 BGA와 같이 고가의 인쇄회로 기판을 사용하지 않고서도 리드(53)를 이용하여 반도체칩(51, 52)과 인쇄회로기판을 전기적으로 연결시킬 수가 있으므로 매우 저렴한 패키지를 제작할 수 있는 효과를 갖는다.As shown in FIG. 7, the structure of the area array bumped semiconductor package in which the plurality of chips is built according to the third embodiment of the present invention is such that the lead 53 is not formed by bending and is half-etched. Except for forming, the overall similarity to the configuration of the first embodiment of the present invention, so that the semiconductor chip 51, 52, the lead 53, the adhesive member 54, the wire 55 and the molding to avoid duplication A schematic description of (56) will be omitted. As in the first embodiment, when the lead 33 is bent to form the protrusion 33a by bending, not only the dimensions of the lead 33 can be precisely processed, but also the workmanship becomes long, resulting in increased productivity. On the other hand, when the lead 53 having the protrusion 33b is formed by half etching as in the third embodiment of the present invention, not only the dimensions of the lead 53 can be more precisely processed but also the work productivity Is also improved. The lid 53 exposes the protrusion 33b formed by half-etching in an array form on the bottom of the package to expose the package to the circuit board (not shown) by using the exposed portion. In this way, the semiconductor chip 51, 52 and the printed circuit board can be electrically connected to each other using the lead 53 without using an expensive printed circuit board such as BGA, so that a very inexpensive package can be manufactured. Has an effect.
도 8는 이 발명의 제4 실시예에 따른 복수개의 칩이 내장된 에어리어 어레이 범프드 반도체 패키지의 단면 구성도이다.8 is a cross-sectional configuration diagram of an area array bumped semiconductor package having a plurality of chips according to a fourth exemplary embodiment of the present invention.
도 8에 도시되어 있듯이 이 발명의 제4 실시예에 따른 복수개의 칩이 내장된 에어리어 어레이 범프드 반도체 패키지의 구성은, 패키지의 가장자리에 위치하고 있는 리드(63)의 끝부분의 절곡된 부분이 몰딩물(66)의 외부로 노출되는 구성을 제외하면, 전반적으로 이 발명의 제3 실시예의 구성과 유사하므로 중복을 피하기 위하여 반도체칩(61, 62)과 리드(63)와 접착부재(64)와 와이어(65)와 몰딩물(66)에 대한 개략설명은 생략하기로 한다. 이와 같이, 이 발명의 제4 실시예에서 패키지 가장자리의 리드(43)의 끝부분의 절곡된 부분이 몰딩물(46)의 외부로 노출이 되면, 제2 실시예와 마찬가지로 리드(63)의 노출된 부분을 통하여 다른 패키지와 전기적으로 연결될 수가 있음으로써 패키지의 실장효율을 높일 수가 있을 뿐만 아니라, 반도체칩(61, 62)으로부터 발생되어 리드(63)로 전달된 열이 노출된 부분을 통해서 대기중으로 복사됨으로써 방열효과를 얻을 수가 있다.As shown in FIG. 8, in the configuration of an area array bumped semiconductor package having a plurality of chips according to the fourth embodiment of the present invention, the bent portion of the end of the lead 63 positioned at the edge of the package is molded. Except for the configuration exposed to the outside of the water 66, it is generally similar to the configuration of the third embodiment of the present invention, so that the semiconductor chips 61 and 62, the lead 63 and the adhesive member 64 and A schematic description of the wire 65 and the molding 66 will be omitted. As such, when the bent portion of the end portion of the lid 43 of the package edge is exposed to the outside of the molding 46 in the fourth embodiment of the present invention, the lid 63 is exposed as in the second embodiment. It can be electrically connected to other packages through the divided parts to increase the packaging efficiency of the package, and the heat generated from the semiconductor chips 61 and 62 and transferred to the lead 63 is exposed to the air. By radiating, the heat radiation effect can be obtained.
이상에서와 같이 이 발명의 실시예에서, 회로기판에 실장되기 위한 리드팁이 패키지의 하면에 어레이 형태로 배열되도록 함과 동시에, 다수개의 반도체칩이 상호 유기적으로 상기한 리드팁과 연결되어 실장되도록 할 수 있는 효과를 가진 복수개의 칩이 내장된 에어리어 어레이 범프드 반도체 패키지를 제공할 수가 있다. 이발명의 이러한 효과는 반도체 패키지 분야에서 이 발명의 요지를 벗어나지 않는 범위내에서 당업자에 의해 변형되어 이용될 수가 있다.As described above, in the embodiment of the present invention, the lead tips for mounting on the circuit board are arranged in an array form on the lower surface of the package, and the plurality of semiconductor chips are connected to and mounted with the lead tips organically. It is possible to provide an area array bumped semiconductor package in which a plurality of chips are built. These effects of the present invention can be modified and used by those skilled in the art within the scope of the present invention in the semiconductor package field.
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