KR100342731B1

KR100342731B1 - 메모리어레이의출력에정확한온과오프시간을제공하기위한방법및장치

Info

Publication number: KR100342731B1
Application number: KR1019950702480A
Authority: KR
Inventors: 수엔진장; 하이뒤호; 스즈쳉순
Original assignee: 삼성세미콘덕터, 인코포레이티드; 썬 마이크로시스템즈, 인코포레이티드
Priority date: 1993-10-29
Filing date: 1994-10-27
Publication date: 2002-11-29
Also published as: WO1995012202A1; JP3421347B2; DE69428428D1; US5500818A; JPH09506458A; EP0677204B1; EP0677204A1; EP0677204A4; DE69428428T2; KR950704787A

Abstract

메모리셀의 어레이, 선택된 픽셀 데이타를 유도하기 위해 메모리셀을 액세스하는 회로, 및 출력 포트에서 데이타 신호를 제공하는 출력회로를 포함하는 프레임 버퍼가 개시된다. 이 출력회로는 데이타 신호가 출력 포트에서 상승 및 하강하는데 요구되는 정확한 시간을 결정하기 위한 회로를 포함하며 출력포트에서 연속 데이타 신호 사이에 최소 지연을 제공하도록 선택된다.

Description

메모리 어레이의 출력에 정확한 온과 오프 시간을 제공하기 위한 방법 및 장치

제1도는 본발명을 포함하는 컴퓨터 시스템을 예시하는 블럭도,

제2a도는 종래기술에 따라 설계된 프레임 버퍼부분에 대한 테스팅장치를 예시하는 부분 블럭과 부분회로도,

제2b도는 제2a도의 회로에서 사용되는 신호를 예시하는 타이밍도,

제2c도는 문맥(context)에서 제2a도에 도시된 장치를 예시하는 블럭도,

저2d도는 제2c도의 회로에서 사용되는 신호를 예시하는 타이밍도,

제3a도는 본발명에 따르는 회로장치를 예시하는 부분블럭과 부분회로도,

제3b도는 제3a도에 사용된 신호들 예시하는 타이밍도,

제4a도는 제3a도의 회로장치의 특정부를 예시하는 일부블럭과 일부회로도,

제4b도는 제4a도의 회로에서 사용되는 신호를 예시하는 타이밍도,

제5도는 제3a도의 회로부를 예시하는 회로도,

제6도는 본발명을 따르는 방법을 예시하는 순서도이다.

발명의 배경

발명의 분야

본발명은 컴퓨터 시스템에 관한 것으로, 더욱 특히 메모리 어레이 또는 다른 소자회로의 출력에서 데이타신호를 온 또한 오프하는데 요구되는 시간의 정확한 측정을 제공하기 위한 방법 및 장치에 관한 것이다.

종래기술의 역사

데스크 탑 컴퓨터의 동작속도를 증가시키는데 관련된 중요한 문제점중 하나는 정보가 출력 디스플레이장치에 전송되는 속도를 증가시키는 방식을 찾는데 있다. 현재 이용 가능한 데이타 표현의 많은 다양한 형태는 많은 양의 데이타가 전송될 것을 요구한다. 예컨데, 컴퓨터 출력 디스플레이 모니터가 1024×780 픽셀이 한번에 스크린상에 디스플레이 되는 칼라모드에서 동작하고 모드가, 32비트가 각각의 픽셀을 정의하는데 사용되는 1 이라면, 전체 2,500만 비트의 정보는 디스플레이될 각각의 개별 픽쳐("프레임"으로 부름)에 대한 스크린에 전송되야만 한다. 전형적으토, 60프레임이 매초마다 디스플레이되므로 인해 15억 비트 이상이 이런 시스템에서 매초마다 전송되야만 한다. 이것은 매우 실질적인 처리력을 요구한다.

이러한 커다란 량의 정보를 출력 디스플레이장치에 전송하기 위해서, 컴퓨터 시스템을 전형적으로 출력 디스플레이상에 디스플레이될 픽셀 데이타를 유지하는 프레임 버퍼를 사용한다. 전형적으로, 프레임 버퍼는 디스플레이될 데이타의 하나의 프레임을 저장하기 위해서 충분한 양의 다이내믹 랜덤 액세스 메모리(DRAM)를 제공한다. 프레임 버퍼의 정보는 매초마다 60번 또는 그이상 프레임 버퍼로 부터 디스플레이로 전송된다. 각각의 전송후(또는 동안), 프레임 버퍼의 픽셀 데이타는 다음 프레임에서 디스플레이될 새로운 정보로 갱신된다.

이렇게 많은 데이타가 프레임 버퍼 메모리 어레이로/ 로부터 일정하계 전송될때 데이타의 어느 개별 비트를 전송 또는 수신하는데 요구되는 시간에서의 매우 작은 변화는 데이타의 프레임이 전송될 속도에 크게 영향을 미침을 당업자는 이해할 것이다.

먼저, 프레임 버퍼로/ 로부터 데이타의 전송은 프레임 버퍼가 구성되는 방식 때문에 다른 컴퓨터 처리와 비교해서 비교적 느린 처리이다. 이런 이유로 프레임 버퍼의 액세스를 빠르게 하는 다양한 계량이 이루어졌다. 예컨대, 2포트 비디오 랜덤 액세스 메모리(VRAM)가 다이내믹 랜덤 액세스 메모리로 대치되어 그 결과 정보는 다른 정보가 프레임 버퍼로 로딩되는 때에 동시에 프레임 버퍼로 부터 디스플레이로 전송되게 된다.

모든 프레임 버퍼의 문제점중 하나는 데이타 버스상에 신호를 두기 위해 프레임 버퍼 회로에 요구되는 시간을 측정하는데 대한 제조업자의 무능력에 의해 야기된다.

예컨데, 제 1신호가 프레임 버퍼의 출력단자로 부터 시스템 버스의 콘닥터(conductor) 로 전송되고자 한다면, 프레임 버퍼의 제 2출력단자로 부터의 제 2신호는 제 1신호가 완료될때 까지 버스의 그 콘닥터로 전송될 수 없다. 이런 상황은 먼저 하나의 구동기와 그 다음 다른 출력 구동기가 버스의 어느 하나의 콘닥터에 스위칭될때 프레임 버퍼의 센스 증폭기 출력단자에서 일어난다. 본 기술의 숙련자에게 이해되는 바와 같이, 비록 데이타 신호의 길이가 특정 출력단자가 인에이블되는 시간 길이에 의해서 명확히 제어 된다 할지라도, 데이타 신호가 통과하는 각각의 회로는 이런 신호에 영향을 미치는 약간의 지연을 포함한다. 따라서, 어떤 부가적인 유한 시간이 0 값으로 부터 완전(full) 값으로 상승하기 위해서 버스상에 놓여진 신호에 대해 요구된다. 그리고 어떤 다른 부가적인 유한시간이 종료시 0 값으로 하강하기 위해서 버스상에 놓여진 그 신호에 대해 요구된다. 어느 특정 신호의 시작과 끝을 결정하는 것은 그런 신호의 파형의 형상 때문에 종종 매우 어렵다. 신호의 상승 및 하강에 요구되는 시간(T (온) 과 T (오프) 값으로 불림) 이 정확히 알려지지 않는다면 제 1 및 제 2신호는 서로 중복되고 데이타 내용이 왜곡된다. 표명되는 데이타 신호가 하강하기 시작하는 정확한 지정을 정확히 결정하는 것이 어렵기 때문에, 어떤 임의의 지연은 신호중복을 제거하기 위해서 회로에 전형적으로 놓여진다. 특정 프레임 버퍼회로가 버스회로에 대한 동기화 인터페이스를 가진다면, 지연은 적어도 한 클럭 사이클 이어야만 한다. 비동기화 인터페이스에 있어서 지연은 더 작을 수 있다. 어느 경우에서나, 이런 지연은 개별신호의 각각의 세트에 삽입되어야만 하며, 그 결과 이런 지연은 프레임 버퍼에 관련된 각각의 동작에서여러번 섞이게 된다. 따라서, 이런 지연의 삽입은 이런 프레임 버퍼의 동작속도를 급격히 감소시킨다.

발명의 요약

그러므로, 본발명의 하나의 목적은 프레임 버퍼에 의해 제공된 데이타 신호의 온과 오프 시간을 결정하기 위한 새로운 방법을 제공하는데 있다. 또한, 본발명의 목적은 프레임 버퍼로 부터 출력을 제공하기 위한 회로의 새로운 설계를 제공하는데 있다.

본발명의 다른 목적은 컴퓨터 시스템의 소자회로의 출력에서 데이타 신호를 온과 오프하는데 요구되는 지연을 정확히 결정하기 위한 회로를 제공하는데 있다.

본발명의 더욱 특정된 다른 목적은 프레임 버퍼에 의해서 제공된 데이타 신호를 온과 오프하는데 요구되는 지연을 정확히 제어하며 짧게하기 위한 회로를 제공하는데 있다.

본발명의 이러한 또한 다른 목적은 메모리셀의 어레이, 선택된 픽셀 데이타를 유도하기 위해서 메모리셀을 액세스하기 위한 회로, 및 출력포트에서 데이타 신호를 제공하기 위한 출력회로를 포함하는 프레임 버퍼에서 실현되며, 여기서 출력회로는 데이타 신호가 출력 포트에서 상승 및 하강하는데 요구되는 정확한 시간을 결정하기 위한 회로를 포함하며, 이 회로는 출력 포트에서 연속데이타 신호 사이에 최소 지연을 제공하도록 선택된다.

본발명의 이러한 또한 다른 목적 및 특징은 후속하는 상세한 설명과 도면을 참고로 해서 보다 잘 이해될 것이다.

표기법 및 용어법

후속하는 상세한 설명의 몇몇부분은 컴퓨터 시스템내에서 데이타 비트에 대한 동작의 기호의 표현의 관점에서 표현된다. 이런 서술 및 표현은 데이타처리 기술에서의 숙련자에게 사용되는 장치에 관한 것으로 본 기술의 다른 숙련자에게 이런 작업의 본질을 가장 효율적으로 전달하고자 한 것이다. 동작은 물리량의 물리적 조절을 요구하는 것이다. 보통, 필수적이지 않다 하더라도 이런 물리량은 저장, 전송, 결합, 비교 될 수 있는 그 이외에도 조절될 수 있는 전기 또는 자기신호의 형태를 취한다.

일반적인 사용법의 이유로, 비트, 값, 요소, 기호, 문자, 용어, 수 기타등등과 같은 이런 신호를 언급하는 것은 때때로 편리한 것으로 판명된다. 그러나, 이러한 또한 유사한 용어 모두가 적당한 물리량과 연관되어지며 이러한 물리량에 붙여진 라벨뿐임을 명심해야 한다.

더욱이, 수행되는 조절은 오퍼레이터인 사람에 의해서 수행되는 정신적인 동작과 보통 연관되어 가산 또는 비교와 같은 용어로 종종 언급된다. 사랑인 오퍼레이터의 이런 능력은 본발명의 일부를 형성하는 여기서 서술된 어느 동작에서 대부분의 경우에 필수적이거나 또는 바람직한 것은 아니다; 동작은 기계동작이다. 본발명의 동작을 수행하기 위한 유용한 기계는 범용 디지탈 컴퓨터 또는 다른 유사한 장치를 포함한다.

모든 경우에 있어서, 컴퓨터를 동작시 방법동작과 계산 그 자체의 방법 사이에 차이를 명심해야 한다. 본발명은 전기 또는 다른(예컨대, 기계적, 화학적) 물리신호를 처리하여 다른 소정의 물리신호를 발생시키기 위해서 컴퓨터를 동작시키기 위한 방법 및 장치에 관한 것이다.

발명의 상세한 설명

제1도를 참조하면, 컴퓨터 시스템(10)이 예시된다. 시스템(10)를 컴퓨터 동작을 위해 컴퓨터(10)에 제공된 다양한 명령을 실행하는 중앙 프로세서(11)를 포함한다.

중앙프로세서(11)는 정보를 시스템(10)의 다양한 소자에 전달하도록 조절된 버스(12)와 결합된다. 또한, 전력이 시스템(10)에 제공되는 주기동안 중앙 프로세서에 의해서 사용하는 정보를 저장하기 위해 종래기술의 숙련자에게 공지된 방식으로 배열된 다이내믹 랜덤 액세스 메모리로 전형적으로 구성되는 주메모리(13)가 버스(12)와 접속된다.

다양한 메모리장치(예컨대, 전기적 프로그래밍가능한 판독 전용메모리장치(EPROM))를 포함하는 판독전용 메모리(14)는 시스템(10)에 전력부재시 메모리 상태를 유지하도록 조절되는 기술분야의 숙련자에게는 공지되어 있다. 판독전용 메모리(14)는 기본 입/ 출력과 시동처리와 같은 프로세서(11)에 의해 사용되는 다양한 기본 기능을 전형적으로 저장한다.

또한 장기(long term) 메모리(16)와 같은 다양한 주변소자가 버스(12)에 접속된다.

장기 메모리(전형적으로는 전기- 기계적 하드 디스크 드라이브) 의 구성과 동작을 본 기술의 숙련자에게 공지되어 있다. 또한, 버스(12)와 접속되는 것은 디스플레이용 모니터(18)와 같은 출력장치에 전송될 데이타가 기록될 프레임 버퍼(17)와 같은 회로이다. 설명의 목적으로, 프레임 버퍼(17)는 정보를 저장하는데 필요한 여러 메모리면 뿐만아니라 어드레싱 회로, 센싱 증폭기, 칼라 룩업 테이블(lookup table) (여기서는 칼라 인덱싱이 사용된다), 디지탈 대 아날로그 변환기회로 및 출력 디스플레이에 대한 정보의 스캔을 제어하는 회로와 같은 본 기술의 숙련자에 공지된 여러 회로를 포함하는 것으로 고려된다. 또한, 프레임 버퍼(17)는 프레임 버퍼(17)에 공급될 그래픽 데이타의 빠른 랜더링(rendering)을 제공하기 위해 사용되는 그래픽 가속회로(15)와 같은 회로를 통해 버스(12)와 접속된다.

제2a도는 종래기술에 따라서 구성되며 특성을 결정하도록 테스트되는 방식으로 접속된 프레임 버퍼의 서브부분(19)을 예시한다. 예시된 서브부분(19)은 전형적으로 단일 집적회로 칩으로 제조되며, 많은 이런 칩은 충분한 메모리를 전체 프레임 버퍼에 제공하도록 조합된다. 전형적으로, 프레임 버퍼의 이런 서브부분(19) (이하 메모리(19)로 언급함)은 출력 디스플레이상에서 픽셀을 정의하는 정보를 저장하도록 설계된 다이내믹 랜덤 액세스 메모리 어레이(20)를 포함한다. 이런 어레이(20)는 정보가 어레이에 기록하는 주기동안 데이타가 어레이로 부터 판독되고 출력 디스플레이로 전송되도록 2 포트를 제공하계 설계될 수 있다. 이렇게 구성된 어레이(20)는 비디오 랜덤 액세스 메모리 또는 VRAM으로 언급된다. 본발명을 설명할 목적으로 버스(12)의 데이타 버스부와 접속되는 포트를 제공하는 회로만이 예시된다.

전형적으로, 픽셀 데이타는 데이타 버스상에 이진수 형태로 어레이(20)에 전송된다. 32비트 데이타 버스를 갖는 전형적인 컴퓨터 시스템에서, 정보의 32비트는 프레임 버퍼 메모리에 기록되며 32입력핀에 나타난다. 이런 데이타는 동작의 특정모드에서 픽셀을 정의하는데 요구되는 비트수에 좌우되어 하나 또는 그이상의 픽셀을 정의한다.

이런 픽셀 데이타는 이것이 디스플레이를 위해 후에 검색되는 어레이(20)내의 메모리 어드레스로 전송된다. 픽셀 데이타가 어레이내에서 전송되는 위치는 어드레스 버스상에서 어레이에 전송되는 어드레스에 의해서 지정된다.

픽셀 데이타가 버스(12)의 데이타 버스부상에서 프레임 버퍼에 전송되는 동안, 이 데이타에 대한 어드레스는 버스(12)의 어드레스 버스부상에 전송된다. 어드레스는 행 어드레스부와 열어드레스부를 포함한다. 어드레스의 이런 부분은 행과 열 어드레스 디코딩회로(22 와 23) 각각에 의해서 디코딩된다. 선택된 행과 열은 데이타 비트가 이런 선택된 위치에 기록되도록 특정메모리셀(21)을 식별한다. 만약 개별 픽셀을 정의하는 데이타가 1비트 이상(칼라 데이타의 4, 8, 16 또는 32비트)이라면, 어드레스는 하나 또는 그 이상의 픽셀을 정의하는 비트가 저장되는 어레이(20) (종종 어레이의 개별면) 내의 다수의 위치를 전형적으로 식별한다.

메모리(19)의 어레이(20)에 저장된 데이타는 어레이에서 메모리셀의 행과 열 어드레스를 사용하여 적당한 픽셀 위치를 어드레스 지정하고 판독명령을 제공함으로써 데이타 버스 상에 놓이고 판독된다. 이런 데이타는 예컨대 중앙처리 유닛에 의해 보내진 명령에 따라서 메모리(19)를 포함하는 프레임 버퍼가 일부가 되는 컴퓨터 시스템내에서 사용될 수 있다.

제2a도에 도시된 메모리(18)는 데이타가 어레이(20)로 부터 판독되게 하는 출력장치를 포함한다. 비트선 증폭기(25)는 메모리(19)의 각각의 열과 연관되며, 디코드 회로에 의해서 판독되도록 선택된 어드레스에서 비트선 증폭기(25)중 하나는 데이타를 출력센스 증폭기(24)에 전송하며 출력센스증폭기(24)로 부터 데이타 래치(26)로 전송한다.

데이타 래치(26)는 데이타 신호를 출력단자(32)로의 전송을 위한 출력회로(35)에 제공한다.

3상태 버퍼(31)는 데이타가 데이타 버스의 콘닥터상에 놓여지게 하는 데이타 출력단자(32)로 래치(26)의 출력에서 데이타 신호를 전송하게 하는 출력 인에이블신호(OE1)를 수신한다. 출력 인에이블신호(OE1)는 전형적으로 메모리(19)를 제어하는 장치(예컨대 중앙처리유닛(11) 또는 그래픽 가속회로(15)) 인 소스(제2a도에 도시안됨)에 의해서 제공된다. 이런 신호(OE1)는 3상태 버퍼(31)를 동작시키기 위해 버퍼회로(33)를 통해 전송된다.

제2a도의 회로(33)의 실제 지연을 초기에 측정하기 위해서 제조업자는 전형적으로 출력단자(32)에서 테스트장비(34)를 사용한다. 보통, 이런 테스트장비(34)는 제2a도에서 C1으로 도시된 커패시턴스를 접지에 제공하는 프로브(probe)를 포함한다. 데이타 신호를 온하는데 요구되는 시간의 장비(34)에 의한 측정이 메모리(19)로 부터의 출력회로의 3상태 버퍼(31)가 오프상태에 있고 따라서 고임피던스를 나타내는 동안 이루어지기 때문에, 커패시턴스(C1)는 출력단자에서 비표명될 어느 신호에 대해 요구되는 시간에 크게 영향을 미친다. 결과적으로, 테스트장비(34)는 얻어진 판독을 왜곡하며 데이타신호의 하강에 대해 요구되는 시간을 결정하는데 매우 어렵게 된다.

이것은 출력단자(32)에서 생성된 데이타 출력신호(DO1)(제2b도에서 출력 인에이블신호(OE1)와 함께 도시됨) 에 의해 예시된다. 알수 있는 바와같이, 출력 인에이블 신호(OE1)가 양으로 갈때 시간 T(온)은 시작되며, 버퍼회로(33)를 통해 지연된 출력 인에이블 신호가, 3상태 버퍼(31)가 데이타 신호를 전송하게 할때 그리고 데이타신호(DO1)의 선단에지가 버퍼(31)를 통과한 후 출력단자(32)에 도착할때 시간 T (온)은 종결된다.

유사하게, 시간 T (오프)는 출력 인에이블 신호(OE1)가 0 으로 하강하는 지점으로 부터 측정되고 데이타신호(DO1)가 0 으로 여겨질 수 있는 지점으로 출력에서 데이타신호(DO1)가 떨어질때 끝난다.

제2b도에서 알수 있는 바와 같이, 커패시턴스(C1)의 값은 3상태장치(31)가 오프일때 출력단자(32)에서 일정한 시간에 크게 영향을 미치며, 따라서 데이타신호로서 커브의 기울기는 오프가 된다. 실제적인 문제로서, 테스트장비의 커패시턴스는 데이타신호(DO1)가 매우 느리게 0 으로 떨어지게 한다. 이것을 표명된 신호가 떨어지기 시작하는 지점을 결정하는 것을 매우 어렵게 한다. 테스트장비(34)에 의해 야기된 RC 상수에 기인한 데이타신호 커브의 연장된 기울기는 신호가 0 으로 떨어지기 시작하는 지점과 테스트회로가 없을 때에 실제 0 에 도달하는 지점을 결정하길 매우 어렵게 하기 때문에, 접지로의 누설통로를 용량성 전하에 제공하며 전체 전압강하의 5%와 같은 값 Vt (또는 어떤 다른 특정전압)를 측정하며 턴오프가 일어나는 지점을 산출하기 위해 이 값을 사용하기 위해서 장비(34)의 커패시턴스(C1)와 병렬로 저항(R2)을 사용하는 것이 종래의 관행이었다.

설명된 바와 같이, 테스팅장비의 커패시턴스 때문에, 데이타신호에 대한 정확한 턴오프 시간을 결정하는 것이 매우 어렵다. 상기에서 지적한 바와같이, 전형적으로 많은 메모리 칩은 프레임 버퍼를 제공하기 위해서 장치에 접속된다. 이런 장치의 일부는 제2c도에 도시된다. 버퍼 프레임의 다른 서브부분인 제 2메모리칩(메모리(36)) 이 동일단자(32)에서 버스콘닥터와 접속하고 2 메모리(19 와 36)가 전형적으로 인터리빙(inter leaving)된 직렬형태로 액세스될때, 제 1메모리(19)의 출력에서 제 1데이타신호(DO1)의 오프와 제 2메모리(36)의 출력에서 제 2데이타신호(DO2)의 온 사이에 충분한 주기가 있어야만 함으로 인해 데이타신호 사이에는 어떤 간섭도 없게된다. 이러한 지연은 동작온도, 프로세스 및 전압에서의 변화에 의해 영향받을 수 있는 최소 가능한 T (온) 주기 보다 작은 최대 가능 T (오프) 시간주기와 적어도 동일해야만 한다.

메모리 칩 제조업자는 메모리 칩을 통해 지연을 측정하는 것이 매우 어려움을 알고 있기 때문에, 최대 지연만이 보통 특정화된다. 이런 이유로, 인에이블링 신호를 제공하는 제어회로의 제조업자는 제어회로를 설계하는데 어렵게 된다. 지연의 정확한 계산은 제어회로에서의 지연, 메모리(19)를 통한 지연 및 메모리(36)를 통한 지연에 좌우된다. T (오프)를 결정하는데 어려움 때문에, 제어회로의 많은 설계자들에 대한 솔루션(solution)은 데이타 신호의 어떠한 중복도 일어나지 않음을 보장하기 위해서 2 메모리의 동작을 제어하는 제어회로에 충분한 양의 임의 지연을제공하는 것이다.

제어회로의 설계자는 이런 지연회로를 통해 T (온) 또는 T (오프) 동안 최악의 지연과 최상의 지연의 비율을 결정할 수 있으며, 또한 메모리를 통한 최대지연를 안게 된다.

이용가능한 정보를 이용하면, 버스와의 비동기화 인터페이스에 대한 제어회로에 의해 제공되어야만 하는 지연이 메모리회로(19 또는 36)중 하나를 통한 최대 지연에 약 4 또는 5배이어야만 함을 알수 있다. 이것은 신호를 제공하는데 매우 실질적인 지연이며 실질적으로 출력 동작을 느리게 한다. 다론 메모리 칩으로 부터의 신호의 중복이 없음을 보장할 필요 때문에, 대부분의 설계자는 비동기화 인터페이스를 출력에 제공하기를 꺼리는데 그 이유는 지연을 확인하기가 매우 어렵기 때문이다. 결과적으로, 설계자는 적당한 출력 사이클을 제공하는 데드(dead) 사이클을 삽입하기 위해서 적어도 하나의 클럭 사이클의 지연을 요구하는 동기화 인터페이스만을 전형적으로 설계한다.

이것은 출력회로의 더욱더 실재적인 느림을 야기하며 그 결과 더욱더 실재적인 프레임 버퍼 동작의 느려짐을 야기함을 인식하게 할 것이다.

한편, 메모리 칩의 출력회로를 통한 최대 및 최소 지연이 정확히 측정될 수 있다면, T (온) 과 T (오프) 시간은 정확히 결정될 수 있으며 지연이 T (온, 최소) 보다 작은 T (오프, 최대)와 동일하게 되도록 세트된다. 이런 경우, 제어회로에 두는 임의의 지연은 제거될 수 있으며, 비동기화 인터페이스를 갖는 메모리 출력회로는 가능한 최소한의 지연을 제공하도록 설계된다.

제3a도는 프레임 버퍼회로의 정확한 T (온) 과 T (오프) 시간을 정확히 결정하기 위한 본발명을 따르는 출력회로(40)를 블럭형태로 예시한다. 회로(40)는 제2a도의 회로(35)로 대치될 수 있다. 회로(40)는 3상태 버퍼(42), 지연회로(44) 및 출력버퍼(45)를 포함한다. 회로(40)는 제어회로(43)로 부터 출력 인에이블 신호(OE)와 프레임 버퍼의 센스 증폭기로 부터의 데이타신호를 수신한다. 출력버퍼(45)는 인에이블 신호가 도달하는 정확한 시간이 결정되도록 출력단자(46)에 신호를 제공한다. 출력버퍼(45)는 3상태 버퍼(42)와 같은 회로지연을 제공하도록 선택된다. 버퍼(45)를 통한 회로통로가 단자(46)에서 측정되는 동안 저임피던스 회로를 제공하기 때문에, 테스트 장비의 용량성 값은 출력신호의 파형에 거의 영향을 미치지 않는다. 따라서, OE신호의 파형이 초기에 떨어지는 지점과 이것이 0 이 되는 지점은 정확히 측정될 수 있다. 버퍼(45)를 통해 전송된 신호가 정확히 측정될 수 있기 때문에, 지연회로(44)에 의해 제공된 정확한 지연은 정확히 측정될 수 있다. 회로(44)에 의해 제공된 지연이 정확히 측정되면, 지연은 제조되는 동안 T (온) 최소시간과 이보다 작은 T (오프) 최대 시간 사이의 차이와 동일하게 되도록 정확히 세워질 수 있다.

정확한 측정을 허용하기 위해서, 제4a도에 예시된 일 실시예에서, 회로(44)는 제 1버퍼(47), 지연회로(48) 및 AND 게이트(49)를 포함하도록 설계된다. 제4b도는 회로(44)에 의해 전송되는 다른 신호를 예시한다. 알수 있는 바와 같이, 인에이블신호(OE)는 버퍼(47)의 출력에서 매우 짧은 지연후 나타나는 신호(OE1)와 동일하다.

신호(OE1)는 지연회로(48)에 의해 제공된 의도된 지연후 AND 게이트(49)로의 입력과 지연회로(48)의 출력에서 신호(OE2)로서 나타난다. 신호(OE1)는 또한 지연회로(48)로 보내지고 AND 게이트(49)에 제공된다.

이런 장치는 지연된 인에이블 신호(OE2) 가 하이(high)로 갈때 AND 게이트(49)로 부터의 출력 신호가 지연회로(48)에 의해 제공된 의도된 지연후 시작하는 결과를 낳는다.

한편, AND 게이트(49)로 부터의 출력신호는 신호(OE1)가 회로(48)를 통한 지연후 신호(OE2)가 떨어지는 것을 대기함이 없이 떨어질때 종료된다. 제4b도에서, 시간(T1)은 인에이블링 신호의 선단에지가 OE에 표시된 노드에서 OE3 에 표시된 노드까지 회로(44)를 가로지르는데 걸리는 시간이며, 시간(T2)은 신호의 후단에지가 OE에 표시된 노드에서 OE3에 표시된 노드까지 회로(44)를 가로지르는데 걸리는 시간이다. 제4b도의 파형에서 알수 있는 바와 같이, 시간(T1)은 시간(T2)이 지연회로(48)를 통한 지연을 포함하지 않았기 때문에 지연회로(48)를 통한 의도된 지연이 더해진 시간(T2)과 동일하다.

용량성 효과의 결여 때문에, T1과 T2의 값을 결정하는 각각의 지점은 단자(46)에서 정확히 결정될 수 있다. 이런 값이 결정될 수 있기 때문에, 이값은 모든 온도, 전압 및 프로세스에 대해 결정될 수 있다.

시간 T (온) 은 신호(OE)의 선단에지가 지연회로(44)를 가로지르는데 요구되는 시간과 동일하며 데이타 신호가 버퍼(42)를 가로지르는 시간이 버퍼(42)에 의해 더해지게끔 버퍼(42)를 온시키게 한다. 이것은 버퍼(42)를 통한 시간에 시간(T1)을더한 것과 동일하다. 온 동안 노드(OE)로 부터 단자(46)까지 회로(40)를 통한 시간은 신호(OE)가 지연회로(44)를 가로지르며 버퍼(45)를 가로지르는데 요구되는 시간과 동일하다.

이런 시간 (제3b도에서 TOE1로 도시됨)은 버퍼(45)를 통한 시간에 시간(T1)을 더한 것과 동일하다. 따라서, 턴온 시간(T (온))을 버퍼(42)를 통한 지연값이 버퍼(45)를 통한 지연과 동일하게 함으로써 노드(OE)로 부터 단자(46)까지 회로를 동한 시간(TOE1)과 쉽게 동일하게 할수 있다. 장치(42 와 45) 가 동일 집적회로의 일부이기 때문에, 이것은 쉽게 달성될 수 있다. 유사한 방식으로, 버퍼(42와 45)를 통한 지연값이 동일하다면, 턴오프시간(T (오프))은 신호(OE)의 후단에지가 노드(OE)로 부터 단자(46)까지 회로를 통하는 시간과 동일하게 된다. 버퍼(42 와 45)를 통한 지연값이 동일하다면, 이값은 프로세스 및 온도에서의 변화와 다른 회로 변동에 동일한채 유지될 것이다.

따라서, 회로(40)를 통한 데이타 출력단자(DO)로의 지연값은 OE에 표시된 노드에서 신호(OE)의 시작과 단자(46)에서 신호(OE46)의 시작 및 OE에 표시된 노드에서 신호(OE)의 끝과 단자(46)에서 신호(OE46)의 끝을 결정함으로써 측정될 수 있다. 하나의 값을 다른 값에서 빼는 것은 회로(48)를 통한 의도된 지연을 제공한다. 버퍼(45)를 통한 시간이 버퍼(42)를 통한 시간과 동일하게 될수 있기 때문에, T (온) 및 T (오프) 값과 회로를 통한 지연은 정확히 결정될 수 있으며 소정값과 동일한 회로(48)를 통한 지연값을 변화시킴으로써 제어된다. 이들 값이 결정되면, 최소 T (온) 값은 최대 T (오프) 값 보다 크거나 또는 동일하게 세트된다. 이것은 지연이 정확히 최소값으로 되게 한다.

이를 달성하기 위해서, T (오프, 최대) 와 T (오프, 최소)의 비율과 동일한 T (온, 최대) 과 T (온, 최소)의 비율은 값(F)인 것으로 여겨진다. 지연을 최소로 하기 위해서 T (오프)가 곱해진(F-1)과 동일하도록 세트되어져야 함을 알수 있다.

T1 값에서 T2를 뺀 것과 동일한 회로(46)를 통한 지연(T (온) 에서 T (오프)를 뺀것과 동일한) 이 프로세스의 어느 온도에서 T (오프) 가 곱해진 값(F-1) 으로 세프된다면, 최소지연이 실현된다. 일반적으로, 지연회로(48)에 대한 최악과 최선의 경우의 지연의 비율은 소자의 값이 이런 회로에서 주의 깊게 제어되기 때문에 약1.8일 것이다.

최대와 최소 지연 둘다가 정확히 측정되기 때문에, T (온) 과 T (오프) 시간은 정확히 결정되며 설계동안 고정되며 지연이 T (온, 최소) 보다 작은 T (오프, 최대) 와 동일한 것을 보장하도록 측정된다. 이런 경우에 있어서, 제어회로에 놓인 임의의 지연은 제거될 수 있으며, 비동기화 인터페이스를 갖는 메모리 출력회로는 정확히 설계될 수 있다. 더욱이, 동기화 인터페이스에 대한 출력회로는 어떤 데드 사이클도 요구되지 않도록 설계될 수 있다.

제 5도는 본발명의 바람직한 실시예를 도시하는 회로도이다. 이 회로(50)에서, 메모리 어레이(51)는 비트선 센스 증폭기(52)에 의해서 열과 행 어드레싱 회로를 사용하여 판독될 데이타를 저장한다. 센스 증폭기(52)는 신호를 출력회로에 제공하는 데이타 래치(53)에 신호를 제공한다. 출력 데이타 래치(53)로 부터 신호는 NOR 게이트(56)의 한 출력단자에 제공되며 인버터(57)를 통해 다른 NOR 게이트(58)의 한 입력에 제공된다.

NOR 게이트는 2 N채널 전계효과 트랜지스터장치(59 또는 60) 중 하나가 출력단자(61)에 출력신호를 전도하고 제공하도록 하기 위해서 인에이블링 신호에 응답하여 제 3도의 버퍼(42) 식으로 기능한다. 래치(54)에 의해서 제공된 데이타신호가 초기에 음이라면, 이런 신호 및 음의 인에이블 신호는 게이트(56)가 높은 값의 출력을 제공하도록 하며 장치(60)가 접지를 출력단자(61)에 두도록 한다. 택일적으로, 래치(54)로 부터 높은 값의 데이타 신호는 인버터(57)에 의해서 반전되며, 음의 인에이블 신호가 있다면 장치(59)가 Vdd를 출력단자(61)에 전도하며 두도록 한다.

인에이블링 신호는 OE#로 도시된 활성 음(negative) 신호로서 인에이블링 소스(60)에 의해 제공된다. 신호는 제4a도에 예시된 버퍼(47)와 등가인 버퍼단(63)에 의해 전송된다. 이 신호는 P 채널과 N 채널 전계효과장치(64 와 65) 의 게이트 단자에 전송한다. 만약 양(positive)이라면, 인에이블링 신호는 장치(65)를 온시키며 접저로의 통로를 커패시터(66)의 방전에 제공한다. 만약 음(negative)이라면, 인에이블링신호는 장치(64)를 온 시키며 커패시터(66)를 방전하는 전압(Vcc)으로 부터의 통로를 제공한다. 장치(64)를 통한 커패시터(66)에 대한 충전통로가 정전류원(67)을 포함하며, 한편 장치(65)를 통한 커패시터(66)에 대한 방전통로가 정전류원(68)을 포함함에 주목해야한다. 이런 2 정전류원은 제4a도의 지연회로(48)의 적당한 지연을 제공하기 위해서 본발명에 따라 변화된다.

방전된 커패시터(66)는 N 채널 전계효과장치(70)가 NOR 게이트(56, 58 및74) 각각의 한 단자에 접지를 제공하며 전도하도록 한다. 방전된 커패시터는 디스에이블링 신호를 NOR 게이트(56, 58 및 74) 각각의 한 단자에 인가하는 P 채널장치(71)를 온시킨다.

신호는 또한 NOR 게이트(73)의 단자에서 반전되어 인가된다. 각각의 NOR 게이트(73과 74) 가 접지된 제 2입력단자를 가지므로 로우(low) 로 유지되기 때문에, 온인 장치(70)는 NOR 게이트(74)로 부터 양의 출력을 야기하며, 한편 전도하는 장치(71)는 NOR 게이트(73)가 양 출력 신호를 발생시키게 한다.

상기 설명한 바와같이, 인에이블링 신호는 데이타 신호가 출력단자(61)에 전송되게 한다. 음의 인에이블링 신호는 또한 제3a도의 단자(46)에 인접한 출력단자(78)에 접지를 전도하며 제공하도록 한다. 높은 값의 인에이블링 신호는 P채널장치(77)가 고전압을 출력단자(78)에 전도하며 제공하도록 한다.

따라서, 회로(50)는 인에이블링 값의 측정이 제3a와 4a도에 관해 상기 설명된 방식으로 저 임피던스로 전도되는 단자(78)를 제공한다. 측정된 값을 사용하여 지연은 상기 설명된 값으로 정확히 조절된 지연을 제공하도록 세트될 수 있다. 지연의 조절은 전류원(67 과 68)에 의해 제공된 전류속도를 조절함으로써 제5도의 회로에서 달성되므로 인해 커패시터(66)는 방전과는 다른 속도로 충전한다. 충전속도는 장치(70)가 인에이블링 신호를 출력단의 NOR 게이트에 인가하도록 온되는 속도를 결정함으로써 그결과 T(온) 를 제어한다. 방전속도는 장치(71)가 디스에이블링 신호를 출력단의 NOR 게이트에 인가하도록 온 되는 속도를 결정함으로써 그 결과 T (오프) 를 제어한다. 이런 두개의 속도는 공지된 회로 및 기술을 사용하여 주의 깊게 제어된다.

비록 본발명이 바람직한 실시예에 대해 설명된다 하더라도, 다양한 변경 및 수정이 본발명의 범위 및 정신을 벗어남이 없이 본 기술의 숙련자에게 행해질 수 있음을 이해할 것이다.

Claims

메모리 셀의 어레이,

선택된 픽셀 데이터를 유도하기 위해서 메모리 셀을 액세스하기 위한 회로, 및

데이터 신호를 출력포트에 제공하기 위한 출력 회로를 포함하고,

상기 출력회로는 데이터 신호가 출력포트에서 상승 및 하강하는 데 요구되는 정확한 시간을 제어하기 위한 회로를 포함하고,

상기 출력회로는 출력포트에서 연속하는 데이터 신호 사이에 최소 지연을 제공하도록 선택되며,

데이터 신호가 출력포트에서 상승 및 하강하는 데 요구되는 정확한 시간을 제어하기 위한 상기 회로는 최대 하강시간 보다 작은 최소 상승시간 보다 크거나 또는 동일한 최소 지연시간을 제공하도록 조절되는 지연회로로 구성되는 것을 특징으로 하는 프레임 버퍼.
제1항에 있어서, 데이타 신호가 출력 포트에서 상승 및 하강하는데 요구되는 정확한 시간을 제어하기 위한 상기 회로는,

입력신호를 수신하고 지연후 제 2신호를 생성하도록 접속된 지연소자;

입력 표명에 응답하여 인에이블 신호와 입력값으로서 제 2신호를 생성하도록 접속된 AND 게이트; 및

데이타 신호를 수신하도록 접속되어 출력 데이타 신호를 제공하도록 인에이블링 신호에 의해 인에이블되는 3 상태 버퍼로 구성된 지연회로로 이루어진 것을 특징으로 하는 프레임 버퍼.
제 2항에 있어서, 데이타 신호가 출력포트에서 상승 및 하강하는데 요구되는 정확한 시간을 결정하기 위한 회로는 인에이블링 신호를 수신하고 인에이블링 신호로부터 제 2출력신호를 제공하도록 접속된 제 2버퍼회로를 더 포함하고, 제 2버퍼회로는 3상태 버퍼에 의해 입력으로부터 출력까지의 제공된 지연과 동일한 입력으로부터 출력까지의 지연을 제공하도록 구성되는 것을 특징으로 하는 프레임 버퍼.
제 3항에 있어서, 지연회로는 입력신호를 지연소자에 전송하는 입력버퍼를 더 포함하는 것을 특징으로 하는 프레임 버퍼.
제 1항에 있어서, 데이타 신호가 출력포트에서 상승 및 하강하는데 요구되는 정확한 시간을 결정하기 위한 회로는,

커패시터;

커패시터를 제 1시간 주기에서 제 1전압레벨로 충전하기 위한 제 1충전회로;

커패시터를 제 2시간 주기에서 제 2전압레벨로 방전하기 위한 제 2충전회로;

커패시터상의 제 1전압레벨에 응답하여 제 1레벨의 신호를 제공하기 위한 제 1회로; 및

커패시터상의 제 2전압레벨에 응답하여 제 2레벨의 신호를 제공하기 위한 제 2회로로 구성되는 지연회로로 이루어진 것을 특징으로 하는 프레임 버퍼.
제 5항에 있어서, 제 1충전회로는 제 1정전류원으로 구성되며, 제 2충전회로는 제 2정전류원으로 구성되는 것을 특징으로 하는 프레임 버퍼.
제 5항에 있어서, 제 1시간 주기는 제 2시간 주기 보다 크거나 또는 같은 것을 특징으로 하는 프레임 버퍼.
제 7항에 있어서, 데이타 신호가 출력포트에서 상승 및 하강하는데 요구되는 정확한 시간을 결정하기 위한 회로는,

제 1스위칭 회로로 부터의 제 1레벨의 신호와 데이타 신호의 존재에 응답하여 제 1레벨의 데이타 출력 신호를 제공하기 위한 제 1데이타 출력회로, 및

제 2스위칭회로로 부터의 제 1레벨의 신호와 데이타 신호의 부재에 응답하여 제 2레벨의 데이타 출력신호를 제공하기 위한 제 2데이타 출력회로로 구성되는 것을 특징으로 하는 프레임 버퍼.
제 8항에 있어서, 데이타 신호가 출력 포트에서 상승 및 하강하는데 요구되는 정확한 시간을 결정하기 위한 회로는,

제 1스위치 회로로 부터의 제 1레벨의 신호에 응답하여 제 1레벨의 테스트출력신호를 제공하기 위한 제 3출력회로, 및

제 2스위칭 회로로부터의 제 1레벨 신호의 부재에 응답하여 제 2레벨의 테스트 출력신호를 제공하기 위한 제 4출력 회로를 더 포함하고,

제 3 및 제 4 출력회로는 테스트 출력신호를 측정하기 위한 저 임피던스 경로를 제공하는 것을 특징으로 하는 프레임 버퍼,
다수의 메모리 셀;

메모리셀을 액세스하기 위한 디코드회로;

메모리셀에 의해서 저장된 값을 나타내는 신호를 제공하기 위한 센싱회로; 및

메모리셀에 의해 저장된 값을 나타내는 신호로 부터 출력 데이타 신호를 발생시키기 위한 인에이블링 신호에 응답하는 출력회로를 포함하고,

상기 출력회로는 출력 데이타 신호를 온시키는 인에이블링 신호의 제 1지연과 출력데이타 신호를 오프시키는 인에이블링 신호의 제 2지연을 제공하는 회로를 포함하는 인에이블링 신호지연 회로로 구성되며,

상기 제 1 지연과 제 2지연은 데이타 신호의 중복을 제거하면서 출력에서 데이타 신호 사이에 최소 지연을 제공하도록 선택되는 것을 특징으로 하는 메모리 어레이.
제10항에 있어서, 지연소자의 인에이블링 신호 지연회로는 제 1지연시간 보다 짧은 제 2지연 시간과 같거나 또는 긴 지연을 생성하는 것을 특징으로 하는 메모리 어레이.
제10항에 있어서, 출력회로는,

메모리 셀에 의해 저장된 값을 나타내는 신호를 수신하도록 접속되고 출력 데이타 신호를 제공하기 위해서 인에이블링 신호에 의해 인에이블되는 3상태 버퍼로 구성되며,

인에이블링 신호 지연회로는,

입력선호를 수신하며 지연후 제 2신호를 생성하도록 접속 된 지연회로, 및

입력신호 및 제 2신호에 응답하여 출력 인에이블링 신호를 생성하도록 접속된 AND 게이트로 구성되는 것을 특징으로 하는 메모리 어레이.
제12항에 있어서, 인에이블링 신호지연 회로는 입력신호를 지연소자에 전송하도록 접속된 제 1버퍼회로를 더 포함하는 것을 특징으로 하는 메모리 어레이.
제12항에 있어서, 출력회로는 인에이블링 신호를 수신하고 인에이블링 신호로부터 출력 테스트 신호를 제공하도록 접속된 제 2버퍼회로를 더 포함하고,

제 2버퍼 회로는 3상태 버퍼회로에 의해 입력으로부터 출력까지 제공된 지연과 동일한 입력으로부터 출력까지 지연을 제공하도록 구성되는 것을 특징으로 하는 메모리 어레이.
제10항에 있어서, 출력 데이타 신호를 온시키는 인에이블링 신호의 제 1지연과 출력 데이타 신호를 오프시키는 인에이블링 신호의 제 2지연을 제공하는 회로는,

커패시터;

제 1소정속도로 커패시터를 충전시키는 제 1전류원;

제 2소정속도로 커패시터를 방전시키는 제 2전류원;

커패시터상의 제 1레벨의 전압에 응답하여 인에이블링 신호를 제공하기 위한 제 1회로; 및

커패시터상의 제 2레벨의 전압에 응답하여 인에이블링 신호를 종료시키기 위한 제 2회로로 구성되는 것을 특징으로 하는 메모리 어레이.
제15항에 있어서, 출력 데이타 신호를 온시키는 인에이블링 신호의 제 1지연과 출력 데이타 신호를 오프시키는 인에이블링 신호의 제 2지연을 제공하는 회로는,

제 1회로로부터의 인에이블링 신호에 응답하여 제 1레벨의 데이타 출력신호를 제공하기 위한 제 3회로, 및

제 2회로에 의한 인에이블링 신호의 종료에 응답하여 제 2레벨의 데이타 출력 신호를 제공하기 위한 제 4회로로 구성되는 것을 특징으로 하는 메모리 어레이.
제16항에 있어서, 출력 데이타 신호를 온시키는 인에이블링 신호의 제 1지연과 출력 데이타 신호를 오프시키는 인에이블링 신호의 제 2지연을 제공하고, 데이타 신호가 출력 포트에서 상승 및 하강하는데 요구되는 시간을 결정하기 위한 회로는,

제 1회로로 부터의 인에이블링 신호에 응답하여 제 1레벨의 테스트 출력 신호를 제공하기 위한 제 5 출력회로; 및

제 4회로에 의한 인에이블링 신호의 종료에 응답하여 제 2레벨의 테스트 출력신호를 제공하기 위한 제 6출력회로를 더 포함하고,

제 5 출력회로와 제 6 출력회로는 테스트 출력신호를 측정하기 위한 저 임피던스 경로를 제공하는 것을 특징으로 하는 메모리 어레이.
디지탈 회로의 출력 포트에서 한 데이타 신호의 끝과 다음 데이타 신호의 시작 사이의 시간을 데이타 신호의 중복을 야기시키지 않고 최소로 감소시키는 방법에 있어서,

출력 포트에 전송될 데이타 신호를, 전송을 인에이블시키는 회로에 제공하는 단계;

결정 가능한 지연을 갖는 회로에 의해서 인에이블링 신호를, 전송을 인에이블시키는 회로에 제공하는 단계;

결정 가능한 지연을 갖는 회로를 포함하는 저 임피던스 회로를 통해 인에이블링 신호를 제 2출력 포트에 제공하는 단계;

결정 가능한 지연을 갖는 회로에 입력되는 인에이블링 신호의 선단에지와 제 2출력 포트 사이의 시간을 측정하는 단계;

결정 가능한 지연을 갖는 회로에 입력되는 인에이블링 신호의 하강에지와 제 2출력 포트 사이의 시간을 측정하는 단계; 및

결정 가능한 지연을 갖는 회로에 입력되는 인에이블링 신호의 하강에지와 제 2출력 포트 사이에서 측정된 최대 시간과 결정가능한 지연을 갖는 회로에 입력되는 인에이블링 신호의 선단에지와 제 2출력 포트 사이의 최소 시간이 동일하도록 결정가능한 지연을 설정하는 단계를 포함하는 것을 특징으로 하는 방법.