KR100341247B1 - 반도체소자의제조방법 - Google Patents
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Abstract
본 발명은 반도체소자의 제조 방법에 관한 것으로, 본 발명은 반도체 기판의 상부에 게이트산화막과, 폴리실리콘층을 형성하고, 상기 폴리실리콘층의 상부에 SiH2Cl2(DCS) 기체와, WF6기체를 이용하여 제1 텅스텐실리사이드를 형성하고, 상기 구조의 전 표면에 SiH4기체와, WF6기체를 이용하여 제2 텅스텐실리사이드를 형성하고, 상기 구조의 전 표면에 게이트를 형성하기 위한 감광막패턴을 형성하고, 상기 감광막패턴을 마스크로 제2 텅스텐실리사이드패턴, 제1 텅스텐실리사이드패턴, 게이트 및 게트산화막패턴을 형성하므로써, 실리사이드막의 불소에 의한 열화를 방지하고, 염소의 함유를 감소시킨다.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 텅스텐실리사이드를 형성할 때, SiH4와 WF6로 텅스텐 실리사이드를 증착하는 방법과, SiH2Cl2(DCS)와 WF6로 텅스텐실리사이드막을 증착하는 방법을 조합하므로써, 반도체소자의 신뢰성을 더욱 향상할 수 있는 반도체소자의 제조방법에 관한 것이다.
일반적으로, 반도체소자에서 텅스텐실리사이드막은 폴리실리콘막의 상부에 형성된 폴리사이드 구조로 게이트전극으로 이용되고 있다.
종래의 텅스텐실리사이드막 증착방법으로는 SiH4와, WF6로 텅스텐실리사이드를 증착하는 모노(mono) SiH4방법과, SiH2Cl2(DCS)와 WF6로 텅스텐실리사이드막을 증착하는 DCS방법이 있다.
전자의 경우는 게이트산화막에 존재하는 불소(F)원자로 인해 게이트 산화막이 손상되거나, 게이트산화막의 두께가 증가하는 문제점이 있다.
또, 후자의 경우는 텅스텐실리사이드가 염소를 함유하므로 인해 저항이 증가하거나, 벗겨짐등이 발생하는 문제점이 있다.
따라서, 본 발명의 목적은 상기 문제점을 해결하기 위한 것으로, 본 발명은 먼저, DCS 방법으로 실리사이드를 1/3 정도의 두께를 형성한 후, 모노(mono) SiH4방법으로 나머지 2/3을 형성하므로써, 실리사이드 막의 불소에 의한 열화를 방지하고, 염소의 함유를 감소시킴으로써, 소자의 신뢰성을 향상할 수 있는 반도체소자의 실리사이드 형성방법에 관한 것이다.
상기 목적을 달성하기 위한 본 발명의 반도체소자의 실리사이드 형성 방법은 반도체기판의 상부에 게이트산화막과, 폴리실리콘층을 형성하는 단계와,
상기 폴리실리콘층의 상부에 SiH2Cl2(DCS) 기체와, WF6기체를 이용하여 제1 텅스텐실리사이드를 형성하는 단계와,
상기 구조의 전 표면에 SiH4기체와, WF6기체를 이용하여 제2 텅스텐실리사이드를 형성하는 단계와,
상기 구조의 전 표면에 게이트를 형성하기 위한 감광막패턴을 형성하는 단계와,
상기 감광막패턴을 마스크로 제2 텅스텐실리사이드패턴, 제1 텅스텐실리사이드패턴, 게이트 및 게이트산화막패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 적합한 실시예에 대한 상세한 설명을 하기로 한다.
제 1A 도 내지 제 1F 도는 본 발명의 실시예에 따른 반도체소자의 제조 공정도이다.
제 1A 도를 참조하면, 반도체기판(1)의 상부에 70 내지 100Å 두께의 게이트산화막(2)을 형성하고, 상기 게이트산화막(2)의 상부에 1000 내지 1500 Å 두께의 폴리실리콘층(3)을 형성한다.
그 다음, 500 내지 700 ℃의 온도와, 0.1 내지 10 Torr 정도의 압력에서 100 내지 200 sccm 유량의 SiH2Cl2(DCS) 기체와, 2 내지 10 sccm 유량의 WF6기체를 이용하여 500Å 내지 800Å 두께의 제1 텅스텐실리사이드(4)를 형성한다.
이때, 상기 제1 텅스텐실리사이드막(4)은 SiH2Cl2환원반응으로형성하므로써, 염소원자의 농도를 1018atom/㎤ 이하로 조절할 수 있으므로, 종래의 1020tom/㎤ 보다 100배 정도 감소하여 게이트산화막(2)이 파괴되거나. 두께가 증가하는 형상을 없앤다.
그 다음, 400 내지 500 ℃의 온도와, 0.1 내지 100 Torr 정도의 압력에서 100 내지 300 sccm 유량의 SiH4기체와, 3 내지 10 sccm 유량의 WF6기체를 이용하여 800 내지 1500Å 두께의 제2 텅스텐실리사이드(5)를 형성한다.
이때, 상기 제2 텅스텐실리사이드막(4)은 모노 SiH4환원반응으로 형성하므로써, 불소인자의 농도를 1019atom/㎤ 이하로 조절할 수 있으므로, 종래의 1020tom/㎤ 보다 10배 정도 감소하므로써, 게이트산화막 파괴 및 두께 증가를 방지하는 제2 텅스텐실리사이드막(S)의 스트레스를 감소한다.
이때, 상기 제1 및 제2 텅스텐실리사이드(4,5)를 형성하는 방법은 동일 챔버내에서 진행될 수 있고, 다른 챔버내에서 각각 진행될 수도 있다. 또한, 종래의 모노 SiH4반응기에서 서셉터(susceptor)로 사용되는 알루미늄 재질을 흑연으로 바꾸어 사용하므로써, SiH4, SiH2Cl2두 종류의 환원기체를 동시에 사용할 수 있다.
제 1C 도를 참조하면, 상기 구조의 전 표면에 감광막을 도포한 후, 노광 및 현상공정으로 게이트를 형성하기 위한 감광막패턴(6)을 형성한다.
제 1D 도를 참조하면, 상기 감광막패턴(6)을 마스크로 상기 제2 텅스텐실리사이드(5), 제1 텅스텐실리사이드(4), 폴리실리콘층(3) 및 게이트산화막(2)을 차례로 식각하여 제2 텅스텐실리사이드(5)패턴, 제1 텅스텐실리사이드(4)패턴, 게이트(6) 및 게이트산화막(2)패턴을 형성한다.
상술한 바와 같이 본 발명의 반도체소자의 제조방법은 DCS 방법으로 실리사이드를 l/3 정도의 두께를 형성한 후, 모노(mono) SiH4방법으로 나머지 2/3을 형성하므로써, 실리사이드막의 불소에 의한 열화를 방지하고, 염소의 함유를 감소시킴으로써, 소자의 신뢰성을 향상할 수 있는 이점이 있다.
제 1A 도 내지 제 1D 도는 본 발명의 실시예에 따른 반도체소자의 제조 공정도.
※ 도면의 주요부분에 대한 부호의 설명
1 : 반도체기판 2 : 게이트산화막
3 : 폴리실리콘층, 게이트 4 : 제1 텅스텐실리사이드
5 : 제2 텅스텐실리사이드 6 : 감광막패턴
Claims (8)
- 반도체기판의 상부에 게이트산화막과, 폴리실리콘층을 형성하는 단계와,상기 폴리실리콘층의 상부에 SiH2Cl2(DCS) 기체와, WF6기체를 이용하여 제1 텅스텐실리사이드를 형성하는 단계와,상기 구조의 전 표면에 SiH4기체와, WF6기체를 이용하여 제2 텅스텐실리사이드를 형성하는 단계와,상기 구조의 전 표면에 게이트를 형성하기 위한 감광막패턴을 형성하는 단계와,상기 감광막패턴을 마스크로 제2 텅스텐실리사이드패턴, 제1 텅스텐실리사이드패턴, 게이트 및 게이트산화막패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 게이트산화막의 두께는 70 내지 100Å 인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 폴리실리콘층은 1000 내지 1500 Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 제1 텅스텐실리사이드는 500 내지 700 ℃의 온도와, 0.1 내지 10 Torr 정도의 압력에서 100 내지 200 sccm 유량의 SiH2Cl2(DCS) 기체와, 2 내지 10 sccm 유량의 WF6기체를 이동하여 500 내지 800Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 제1 텅스텐실리사이드를 형성할 때, 염소원자의 농도를 1018atom/㎤ 이하로 조절할 수 있는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제2 텅스텐실리사이드는 400 내지 500 ℃의 온도와, 0.1 내지 100 Torr 정도의 압력에서 100 내지 300 sccm 유량의 SiH4기체와, 3 내지 10 sccm 유량의 WF6기체를 이용하여 800 내지 1500Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 제2 텅스텐실리사이드를 형성할 때, 불소원자의 농도를 1019atom/㎤ 이하로 조절할 수 있는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제1 텅스텐실리사이드와, 제2 텅스텐실리사이드은 동일 챔버내에서 형성하거나, 다른 챔버내에서 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법
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|---|---|---|---|
| KR1019950066118A KR100341247B1 (ko) | 1995-12-29 | 1995-12-29 | 반도체소자의제조방법 |
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| KR1019950066118A KR100341247B1 (ko) | 1995-12-29 | 1995-12-29 | 반도체소자의제조방법 |
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| KR100341247B1 true KR100341247B1 (ko) | 2002-11-07 |
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| KR1019950066118A KR100341247B1 (ko) | 1995-12-29 | 1995-12-29 | 반도체소자의제조방법 |
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| KR (1) | KR100341247B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970060371A (ko) * | 1996-01-16 | 1997-08-12 | 조셉 제이, 스위니 | 집적 텅스텐 실리사이드 및 처리 방법 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS621228B2 (ko) * | 1980-06-06 | 1987-01-12 | Teisho Kan | |
| US4966869A (en) * | 1990-05-04 | 1990-10-30 | Spectrum Cvd, Inc. | Tungsten disilicide CVD |
| KR940027077A (ko) * | 1993-05-27 | 1994-12-10 | 문정환 | 반도체 장치의 텅스텐 실리사이드 제조방법 |
-
1995
- 1995-12-29 KR KR1019950066118A patent/KR100341247B1/ko not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS621228B2 (ko) * | 1980-06-06 | 1987-01-12 | Teisho Kan | |
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Non-Patent Citations (1)
| Title |
|---|
| 논문(1993. 8. 27) * |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970060371A (ko) * | 1996-01-16 | 1997-08-12 | 조셉 제이, 스위니 | 집적 텅스텐 실리사이드 및 처리 방법 |
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