KR100340310B1 - 구성가능한논리배열 - Google Patents

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Abstract

본 발명의 구성 가능한 반도체 집적 회로는 각각의 이산 사이트(discrete site) 또는 셀(CC)에 복수의 논리 회로가 형성되어 있으며, 셀의 한 행렬 배열과 해당 포트 배열을 포함하는 존으로 세분된 셀 행렬 배열(matrix array)을 각각 정의하는 영역을 포함하며, 계층적 라우팅 자원 구조를 갖는 반도체 집적 회로로서,
(ⅰ) 하나 이상의 존을 통과하여 계속 연장되고 적어도 일부 존의 포트 배열 (porting arrangement)과의 사이에 선택 가능한 연결을 가지는 전체 연결 경로(G),
(ⅱ) 상기 포트 배열로부터 연장되고 한 존 내의 적어도 일부 셀과 선택적으로 연결 가능한 중간 연결 경로(M), 그리고
(ⅲ) 셀의 전도 상태에 따라 각각 선택 가능한 셀의 입력과 출력 사이에 제한된 신호 변환 시스템을 포함하는 국부 직접 연결 경로를 포함하며,
상기 전체 연결 경로와 상기 셀 사이의 모든 연결은 상기 포트 배열과 상기 중간 연결 경로를 통해 이루어진다.
본 출원은, 각 셀은 하나의 공통 논리 함수와 적어도 하나의 보조 함수를 가지고, 상기 보조 함수에는 두 개의 다른 보조 함수가 있으며, 코어 셀(CC)은 상기 코어 셀의 행렬 배열을 포함하는 타일(T)로 그룹 지어지고, 각 타일은 각기 다른 보조 함수 중에서 적어도 하나를 갖는 반도체 집적 회로를 설명한다.
타일은 전체 배열보다 작은 코어 셀 행렬 배열을 포함한다. 타일의 셀 내에 있는 보조 함수의 배열은 실질적으로 다르며, 코어 셀로 이루어지는 타일은 배열을균일하게 덮도록 배열된다. 바람직하게 4개의 셀이 하나의 타일을 이루며 바람직한 보조 함수는 와이어드 OR, XOR, D형 플립플롭 및 래치 함수이다.
상기 특징은 구성 가능한 반도체 집적 회로의 특히 유리한 구조를 생성하기 위해 바람직하게 결합된다.

Description

구성 가능한 논리 배열
본 발명은 구성 가능한 논리 회로 배열(configurable logic circuit arrays)을 포함하는 반도체 집적 회로(semi-conductor integrated circuits)에 관한 것이다.
본 발명은 본 출원인의 영국 특허 제2,180,382호(미국 특허 제4,935,734호와 대응)와 미국 특허 제5,001,368호에 기재된 구성 가능한 논리 회로 배열을 발전시킨 것이다. 영국 특허 제2,180,382호에서, 논리 회로 배열은 그 각각이 단순 논리함수를 수행하는데 적합한 논리 회로인 이산 사이트(discrete sites) 또는 셀(cells) 행렬을 포함한다. 일반적으로 단순 논리 함수는 2 입력 NAND 게이트(gate)로 구현된다. 형성된 각 논리 회로는 제한된 신호 변환 시스템 (restricted signal translation system)이라는 시스템을 가지며, 이를 통하여 각 논리 회로가 몇 개의 다른 논리 회로들과만 선택 가능한 직접 연결 경로를 갖는다. 더욱 상세하게는, 전도 상태(conduction state)가 선택될 수 있는 각각의 직접 연결 경로는 각 논리 회로에 대해 그 출력에서 몇 개의 다른 논리 회로들로 이루어진 첫 번째 논리 회로 집합(set)의 입력들에 이르고, 또 그 입력들에서 몇 개의 다른 논리 회로들로 이루어진 두 번째 논리 회로 집합의 출력들에 이른다. 모든 집합 (모든 논리 회로에 대한)은 각각 유일(unique)하다. 이런 제한된 신호 변환 시스템은 편의상 국부 직접 연결 경로(local direct connection paths)라는 것을 제공한다.
이러한 형태의 배열은 필요에 따라 다양한 NAND 게이트를 배치하는 방법으로 다양하고 상이한 논리 함수를 수행하도록 프로그램될 수 있다. 이런 기능 중 하나가 래치 함수로 알려져 있고, 영국 특허 제2,180,382호의 명세서에 기재된 논리 배열에서 래치 함수는 4개의 NAND 게이트를 이용해서 구현될 수 있다. 이것은 한 논리 배열에 필요한 래치 함수의 수가 많을수록 필요한 다른 함수들을 위해 남는 NAND 게이트의 수는 더 적어지는 단점이 있다. 이는 배열 전체의 효율성을 감소시키는 결과를 초래한다.
미국 특허 제5,001,368호의 발명은 각 이산 사이트의 각 논리 회로에 부가논리 회로를 포함시켜 각 사이트의 프로그램 능력을 향상하고 이에 따라 논리 배열의 전반적인 유용성을 증가시킴으로써 이 단점을 극복한다. 영국 특허 제 2,180,382호에서 각 논리 회로의 사이트/셀은 전술한 제한된 신호 변환 시스템을 갖는다. 각각의 부가 논리 회로는 제어수단에 의해 선택적으로 제어되는 사이트나 셀로 이루어지는 논리 회로 내에 배열되며, 제어수단은 각 셀을 이루는 각 논리 회로와 부가 논리 회로가 제1 또는 제2의 상이한 단순 논리 함수로 동작하도록 한다. 더 상세하게 말하면, 각 셀은 NAND 게이트 또는 래치회로 함수로 동작하도록 만들어진다.
물리적으로 이웃한 논리 회로 사이트 사이에 이러한 국부 직접 연결 경로를 두면, 국소화된 논리 회로 구성에서, 즉, 적정 수의 이산 사이트와 직접 연결 경로가 점유하는 칩 영역(chip area)의 일부분에서 바라는 특정 회로의 기능을 쉽게 확립할 수 있다. 전체 회로/시스템 요건에 대한 이러한 국소화된 논리 구성 사이의 상호연결(interconnections)은 단순히 전술한 직접 연결 경로에 의하거나, 논리 회로에 직접 연결되고, 예를 들어 일련의 행(row)과 열(column)로 배열 전체에 뻗어 있는 직접 연결 버스(bus)를 경유한 또 다른 신호 변환 시스템에 의할 수 있다. 이런 연결은 편의상 전체 연결(global connections)이라 할 수 있다
이른바 국부 직접 연결과 전체 연결은 개별적으로 프로그램된 논리 함수들을 연결하는 데 사용되는 라우팅 자원(routing resources)을 이룬다. 이 자원들을 셀을 통해 라우팅함으로써 함수들간의 연결을 완성할 수 있다, 일단 논리 회로를 이렇게 사용하여 라우팅을 완결하면 이 논리 회로는 더 이상 함수로 사용될 수 없다. 이것은 배열 전체의 효율성을 감소시킨다. 본 발명의 한 과제는 부가 연결 자원을 공지가 아닌 방법으로 배열함으로써 이 단점을 극복하는 것이다.
전술한 구성 가능한 논리 배열의 특징은 각 이산 사이트 또는 셀이 동일 (identical)하다는 것이다. 예를 들면 영국 특허 제2,180,382호의 경우에 각 이산 사이트가 하나의 NAND 게이트를 포함하는 반면, 미국 특허 제5,001,368호의 경우에는 각 개별 셀이 하나의 NAND 게이트를 포함할 뿐 아니라 그 셀이 래치회로 함수로서 배타적으로 또는 하나의 NAND 게이트로서 배타적으로 기능하도록 하는 하나의 부가적인 논리 회로를 포함한다. 다른 회로 함수들(논리 함수이든 아니든)을 구현 하려면 다양하고 상이한 회로함수를 수행할 수 있도록 다양한 셀을 구성해야 한다. 자주 필요한 다른 함수들은 XOR와 D형 플립플롭(D-flip-flop)이다. 이것은 또 어떤 논리 배열에 필요한 이들 함수의 수가 증가할수록 다른 필요 함수들에 사용될 게이트들이 더 적게 남는 단점이 있으며, 이는 배열 전체의 효율성을 감소시키는 결과를 낳는다.
본 발명의 다른 과제는 예를 들면 (서로 다른 함수를 제공하며) 특정한 방법으로 배열된 일련의 상이한 형태(types)의 셀들을 제공하여 배열 전체의 유용성을 증가시킴으로써 이런 단점을 극복하는 것이다.
도 1은 본 발명을 구체화한 구성 가능한 논리 배열(configurable logic array)의 계층 구조(hierarchical structure)를 개략적으로 표현한 도면이고,
도 2a는 도 1의 배열에서 사용된 4개의 셀(cell)로 이루어진 타일(tile)의 기본 기능을 개략적으로 보여주는 도면이고,
도 2b는 도 2a의 4개의 셀로 이루어진 타일의 각 셀에 대한 선택적인 기능을 개략적으로 보여주는 도면이고,
도 3은 셀 간에 국부 연결(local connections)의 한 실시예를 개략적으로 설명하는 도면이고,
도 4는 타일의 4셀에 대한 중간 연결 경로(medium connection paths)의 한 시리즈를 개략적으로 설명하는 도면이고,
도 5는 셀들로 이루어진 존(a zone of cells)과 이와 관련된 수직과 수평 포트 셀(vertical and horizontal port cells)을 개략적으로 설명하는 도면이고,
도 5a는 도 5의 존을 더 상세하게 보여주는 도면이고,
도 5b는 코너 존(corner zone)을 설명하는 도면이고,
도 6은 수평 포트 셀을 경유하여 형성되는 연결을 상세하게 설명하는 도면이고,
도 7은 수직 포트 셀을 경유하여 형성되는 연결을 개략적으로 상세하게 설명하는 도면이고,
도 7a는 이 배열의 상부(top)와 하부(bottom) 가장자리(edge)에 수직 포트 셀을 경유하여 형성되는 연결을 개략적으로 상세하게 설명하는 도면이고,
도 8은 4분면(quadrants) 간의 연결을 도식적으로 상세하게 설명하는 도면이고,
도 9a는 1차 클록 구조(primary clock structure)를 개략적으로 설명하는 도 면이고,
도 9b는 도 9a의 클록 구조를 더 상세하게 설명하는 도면이고,
도 10은 본 발명에 따라 제공된 상호연결(interconnect)의 계층을 개략적으로 설명하는 도면이다.
본 발명의 한 특징에 따르면, 각각의 이산 사이트(discrete site) 또는 셀(CC)에 복수의 논리 회로가 형성되어 있으며, 셀의 한 행렬 배열과 해당 포트 배열을 포함하는 존으로 세분된 셀 행렬 배열(matrix array)을 각자 정의하는 영역을 포함하며, 계층적 라우팅 자원 구조를 갖는 반도체 집적 회로로서,
(ⅰ) 하나 이상의 존을 통과하여 계속 연장되고 적어도 일부 존의 포트 배열 (porting arrangement)과의 사이에 선택 가능한 연결을 가지는 전체 연결 경로(G),
(ⅱ) 상기 포트 배열로부터 연장되고 한 존 내의 적어도 일부 셀과 선택적으로 연결 가능한 중간 연결 경로(M), 그리고
(ⅲ) 셀의 전도 상태에 따라 각각 선택 가능한 셀의 입력과 출력 사이에 제한된 신호 변환 시스템을 포함하는 국부 직접 연결 경로를 포함하며,
상기 전체 연결 경로와 상기 셀 사이의 모든 연결은 상기 포트 배열과 상기 중간 연결 경로를 통해 이루어지고,
상기 국부 직접 연결 경로는 상기 논리 회로 각각에 대해 각 논리 회로의 출력으로부터 다른 일부 논리 회로로 이루어진 제1 논리 회로 집합의 입력으로 이어지고, 상기 각 논리 회로의 입력으로부터 다른 일부 논리 회로로 이루어진 제2 논리 회로 집합의 출력으로 이어지며, 상기 각 제1 논리 회로 집합은 다른 제1 논리 회로 집합과 상이하고, 상기 각 제2 논리 회로 집합은 다른 제2 논리 회로 집합과 상이하다.
본질적으로 본 발명은 3 레벨(level)의 상호연결, 즉 전체 연결, 중간 연결 및 국부 연결을 가지는 이산 사이트에 복수의 논리 회로로 형성된 영역을 포함하는 반도체 집적 회로를 제공하며, 3 레벨은 배열을 존으로 분리하는 포트 배열의 존재에 의해 나타난다. 전체 레벨 상호연결은 전체 배열에 미칠 수 있지만 포트 배열에의해 중간 및 국부 레벨과 분리된다. 중간 상호연결은 하나의 존에서 미치지만 포트(port) 셀들 및 코어(core) 셀들과 직접 연결될 수 있다. 반면에 국부 상호연결은 단지 몇 개의 셀 간에 연결을 제공한다.
존들은 행렬 배열로 배열되는 것이 바람직하고, 복수의 존이 하나의 4분면 (quadrant)을 정의하며, 집적 회로는 행렬 배열로 또한 편의상 배열된 복수의 4분면을 가질 수 있다. 바람직한 구조에서, 하나의 존에는 10 ×10 셀이 있고, 하나의 4분면에는 5 ×5 존이 있으며, 2 ×2 4분면으로 이루어진다.
전체 연결 경로는 복수의 존을 가로질러 수평 및 수직으로 연장한다. 실제로 하나 이상의 존을 통과하여 계속 연장되고 적어도 몇 개의 존들과 선택적으로 연결될 수 있는 라인(lines)을 포함하는 전체 연결 경로를 갖는 것이 바람직하다. 바람직하게는 하나의 존 내의 셀의 각 행과 열마다 복수의 전체 연결 경로를 갖는다. 더욱 바람직하게는 셀의 각 행과 열마다 4개의 전체 연결 경로를 갖는다.
중간 연결 경로에 관해서는 존 내의 셀의 각 행과 열마다 복수의 중간 연결 경로를 갖는 것이 바람직하며, 더욱 바람직하게는 각 행과 열마다 4개의 중간 연결 경로를 갖는다. 각 중간 연결 경로는 하나 이상의 셀의 출력 및/또는 입력과 선택적으로 연결될 수 있다.
바람직하게는, 반도체 집적 회로는 하나의 존을 가로질러 각각 수평과 수직을 연장되는 수평 및 수직 버스를 포함하는 라우팅 자원을 추가로 포함한다. 그리고 수평, 수직 버스는 포트 셀과 연결 가능하며, 또 서로 연결 가능하다. 이 수평, 수직 버스는 셀과는 연결될 수 없는 것이 바람직하다.
편의상 셀들의 행과 열마다 하나의 추가 전체 연결 버스가 있으며, 바람직하게는 각 셀의 수평 버스와 수직 버스 사이에 연결이 존재한다. 편의상 이런 추가된 전체 연결 경로는 X 버스라 한다.
수평 및 수직의 포트 셀을 갖는 것이 편리하다. 포트 배열은 자원들이 전체 라인들로부터 중간 라인들을 통하여 셀들에 연결되도록 하여, 라우팅을 위해 반드시 셀을 사용해야 할 필요는 없다. 그러므로 기능에 이용할 수 있는 더 많은 셀이 남게 된다.
포트 셀의 사용은 일반적인 상호 연결 구조(전체과 중간 버스들)가 예를 들어 클록(clocks)과 3상(tristates)과 같은 특별한 상호 연결 구조로써 상호 연결되도록 한다는 점에서 또한 이점이 있다.
따라서, 집적 회로는 클록 분배 채널(clock distribution channels)을 더 포함하는 것이 유리하다. 바람직하게는, 클럭 분배 채널은 클록 패드 사이에서 배열의 상부와 하부까지 연장되는 수직 클록 버스(8라인), 클록 패드 사이에서 배열의 양쪽까지 연장되고 상기 수직 클록 버스와 교차하는 수평 클록 분배 스파인(8라인)을 포함한다. 바람직하게는, 각 존(편의상 수평 클록 스파인으로부터 떨어진)에는 해당 존의 수직 포트 셀에 클록 및 리셋 신호를 분배하는 하나의 수직 클록 분배 스파인(VCS)이 존재한다. 바람직하게는, 코어 셀은 하나 건너 클록 및 리셋 신호 라인을 갖는다. 버퍼(buffers)는 적당한 때에 클록 신호 분배 라인에서 사용된다,
신호 경로들의 부가적인 이점은 수평 포트 셀들과 연결하는, 특히 각 존을 가로질러 달리는 와이어드(wired) OR 버스(5)와 와이어드 OR 코어 셀을 직접적으로연결하는 직접 연결 전용(dedicated) 연결 라인들로부터 생긴다. 바람직하게는 와이어드 OR 버스들의 연결은 소정(제한된) 수의 전체 버스들에 의해, 예를 들면 수평 포트 셀들을 경유하여 이루어질 수 있다. 부가적인 유리한 특징은 수평 x 버스 들과 3개의 수평 전체 버스들 사이에 와이어드 OR 연결을 갖는다는 것이다. 풀업 (pull ups)은 WO 버스들, 예를 들면 수평 포트 셀에서 유리하게 제공되며, 전체 버스에 대한 풀업은 수직 상호 4분면 영역 (inter-quadrant region)에 유리하게 위치하고 있다.
포트 배열에 의해 제공되는 바람직한 연결 규정(provisions)은 집적 회로의 다른 특성들과 함께 이후에 더 설명될 것이다.
상기한 본 발명의 다른 특징에 따르면, 본 발명은 공통으로 제1 단순 함수와 적어도 하나의 보조 함수를 각각 가지는 행렬 배열을 포함하며, 보조 함수에는 적어도 두 개의 서로 다른 보조 함수가 있고, 코어 셀은 전체 배열보다 작은 코어 셀 행렬 배열을 포함하는 타일(T)로 그룹 지어지고, 각 타일은 서로 다른 보조 함수 중 하나를 가지는 구성 가능한 반도체 집적 회로를 제공한다.
타일은 전체 배열보다 작은 코어 셀 행렬 배열을 포함한다. 타일의 셀 내에 있는 보조 함수 배열(arrangement)은 실질적으로 다르며, 코어 셀로 이루어지는 타일은 배열을 균일하게 덮도록 배열된다.
상기한 본 발명의 또 다른 특징은 앞서 언급한 영국 특허 제2,180,302호에 기재된 회로 구성(configuration)와 함께 특별한 응용을 갖는다. 그 응용에 따르면 상기 또 다른 특징은 각각의 이산 사이트 또는 셀에 위치한 복수의 논리 회로가 형성된 영역을 포함하며 구성 가능한 반도체 집적 회로로 정의할 수 있다. 상기 각 논리 회로는 제한된 단순 논리 함수 기능을 가져 스스로 단순 논리 함수만을 실행할 수 있으며, 상기 셀은 그 전도 상태에 따라 각각 선택 가능한 (국부) 직접 연결 경로를 제공하며 논리 회로의 입력과 출력 사이에 위치한 제한된 신호 변환 시스템을 갖는다. 상기 국부 직접 연결 경로는 상기 논리 회로 각각에 대해 각 논리 회로의 출력으로부터 다른 일부 논리 회로로 이루어진 제1 논리 회로 집합의 입력으로 이어지고, 상기 각 논리 회로의 입력으로부터 다른 일부 논리 회로로 이루어진 제2 논리 회로 집합의 출력으로 이어지며, 상기 각 제1 논리 회로 집합은 다른 제1 논리 회로 집합과 상이하고, 상기 각 제2 논리 회로 집합은 다른 제2 논리 회로 집합과 상이하다. 상기 집적 회로는 각 이산 사이트 또는 셀에 각 셀이 둘 이상의 방법 중에서 선택된 하나로 동작할 수 있게 하는 제어 수단에 의해 선택적으로 제어되는 부가의 선택 가능 회로 구성(circuit configuration)을 추가로 포함하며, 복수의 상이한 선택 가능 회로 구성이 존재한다. 상기 셀은 타일(T)이라는 그룹으로 배열되고, 상기 각각의 타일은 적어도 각각 상이한 회로 구성 중 하나를 갖는다.
상기 둘 이상의 방법 중에서 선택된 하나가 각 셀에 공통된 단순 논리 함수나 상기 선택 가능한 회로 구성에 의해 제공되는 선택된 보조 함수 중 어느 하나를 포함한다. 타일의 셀 내에서 보조 함수의 배열(arrangement)은 실질적으로 다르고, 그 결과 셀들로 이루어지는 타일은 배열을 균일하게 덮도록 배열된다.
이 특징에 따르면, 균일한 상호연결 구조가 셀의 기능에 무관하게 사용되는 것을 허용하는 외부적으로 동일한 셀을 갖는 균일한 배열이 제공된다.
상호연결은 타일 내의 모든 셀에 대해 동일하다. 오토레이아웃 툴 (autolayout tools) 사용시에 어떤 셀이 어떤 기능을 지원하는지 알 것이지만, 공통기능만 사용된다면 배열은 완전히 균일하게 취급될 수 있다. 즉, 만일 보조기능들이 사용되지 않으면 배열은 간단한 1차(primary) 기능들의 균일한 배열로 나타 난다. 배열 내에는 기능 계층이 있다.
단지 주 기능만을 이용하여 대부분의 논리기능을, 즉 예를 들어 입력들에 대한 프로그램 가능한 반전(programmable inversion)을 갖는 AND 게이트와 같은 간단한 셀을 구현할 수 있다. 그러나 이것은 매우 비효율적이다. 균일한 기본 배열의 효율을 증가시키기 위하여 그것은 보조 함수들로 오버레이 된다(overlaid). 보조 함수들은 주 함수들을 사용해서 생성될 수 있는 함수들의 최적화된 구현을 나타낸다. 이러한 계층(hierarchy)을 사용함으로써 자동 레이아웃 도구는 약간 덜 정밀한 타겟(target)을 갖는 더욱 공통적인 기능들, 덜 공통적으로 사용되는 보조기능의 배치(placement)를 목적으로 유연성 있는(flexible) 균일한(uniform) 타겟을 갖는다. 보조 함수들은 독립하여 설계를 완성하는 데 사용될 수는 없다. 기능의 계층은 상이한 논리기능의 임의 배치(distribution)에 대립하는 것으로서 바람직하다.
추가 또는 보조 함수들은 배열 전체에 걸쳐 배치(distribution)된다. 공통으로 사용되는 기능들의 그룹은 게이트 어레이 설계(gate array designs) 내에서 그들의 발생 빈도에 기초하여 선택된다. 선택된 함수의 그룹은 배열 전면에 규칙적인 패턴(regular pattern)으로 반복되는 타일과 같은 배열 전쳐에 걸쳐 배치된다. 주 함수의 오토레이아웃 배치 타켓(placement target)은 셀인 반면, 보조 함수의 배치타겟은 타일이다. 비록 타일이 덜 정밀한 타겟일지라도 여전히 배열 전체에 걸쳐 균일한 자원을 대표한다.
한 실시예에서 공통의 간단한 논리기능은 하나의 NAND 게이트이다. 바람직하게는 선택 가능한 회로 구성은 본 명세서의 목적을 위한 기능으로 보여지는 와이어드 OR 출력버퍼(wired-OR output buffer), XOR, 리셋 및 인에블을 갖는 D형 플립 플롭과 리셋 및 인에이블을 갖는 래치기능으로 이루어진 선택기능들을 제공한다. 따라서 4개의 상이한 보조기능이 가능하고, 위에서 열거된 기능들은 바람직한 보조 기능들이다. 위에서 설명한 것처럼 각 타일은 적어도 이용 가능한 보조기능들 중 하나를 갖는다. 어떤 셀은, 예를 들면 2 대 1 멀티플렉서(2-to-1 multiplexer) 또는 고속 캐리 논리(fast carry logic)와 같은 상위 레벨 기능의 강화를 타일 배열 에 의해 용이하게 하기 위해 부가적인 회로 구성을 가질 수 있다.
이들 보조 함수들은 그들이 공통으로 요구되는 함수이거나 그렇지 않으면 몇개의 기본 기능 셀을 구성함으로써 달성되는 함수이기 때문에 선택된다. 집적 회로 구성에 사용되어야 하는 다른 기능보다 더 자주 요구되는 소정 보조기능에서 원하는 결과대로 수행하기 위해 상이한 보조기능들의 수를 동일하게 취급한다.
그러므로 이러한 것을 반영하는 타일에 이용 가능한 상이한 보조기능을 수를 갖는 것이 바람직하다. 따라서 하나의 타일에 두 개의 XOR 기능이 있는 것이 바람직하다. 더구나 하나의 셀이 두 함수(바람직하게는 D형 플럽플롭과 래치)을 제공함으로써 더 유리한 구조가 더 작은 타일을 사용하여 달성될 수 있다.
본 발명의 타일은 4개의 셀을 포함하며, 2 × 2 셀 행렬로 배열되는 것이 바람직하다. 따라서 바람직한 실시예에서 셀마다 개념적으로 하나의 상이한 보조 함수가 있는 동시에, 두 개의 셀은 XOR 함수를 제공하고, 하나의 셀은 와이어드 OR 함수를 제공하며, 또 하나의 셀은 D형 플립플롭 또는 래치 함수의 선택을 제공하는 것이 바람직하다. 각 셀은 그 자신의 기본 함수, 즉 NAND 게이트를 이용할 수 있다.
상기한 보조 함수의 바람직한 배치(distribution)를 갖는 2 ×2 셀의 바람직한 배치는 덧셈기(adder), 카운터(counter), 그리고 멀티플렉서(multiplexer) 등과 같은 효율적인 더 큰 요소(elements)를 자연스럽게 형성하도록 한다.
상술한 바람직한 응용에서와 같이, 각 셀은 몇 개의 셀 사이에서만 직접 국부 상호연결을 제공하며 제한된 신호 변환 시스템을 갖는다. 그러나, 이것은 특별히 제한된 변환 시스템이 없는 회로에서 타일링 배열(tiling arrangement)이 이용될 수 있다는 점에서 진가가 인정될 것이다. 바람직하게는 집적 회로는 전술한 바와 같이 그리고 이하에서 본 발명의 상기 한 특징에 따라 부가적인 연결 자원들을 갖는다.
이하 본 발명의 실시예에 대하여 첨부한 도면을 참조하려 더욱 상세하게 설명한다.
먼저 도 1을 참조하면, 도 1은 본 발명을 구체화한 구성 가능한 논리 배열의 계층 구조를 도시한다. 도시한 실시예의 배열은 전체가 간단한 NAND 게이트로 사예에는 100개의 존이 있다. 5 ×5 존으로 이루어지는 행렬 배열은 하나의 사분면 (13)을 이룬다. 이 실시예에서 4분면들은 2 ×2 행렬 배열로 배치되어 있다. 4분면간 스위치(inter-quadrant switches)(도 8에서 일반적인 도면부호 SG로 표시함) 는 인접한 4분면 사이에 구비되어 있다. 이 배열에는 또한 블록(17)(도 1)로 표시한 사용자 입출력 셀이 구비되어 있으며, 이 실시예에는 변당 50개가 있다. 또한 입출력 멀티플렉서(18)가 갖추어져 있다. 이 회로는 또한 도 9a와 도 9b를 참고하여 나중에 설명할 클록 구조[클록패드(CP)와 클록버스(CB)를 포함함]를 갖는다.
도 2a와 도 2b를 참조하여, 2 ×2 행렬 배열로 배치되는 4개의 코어 셀로 이루어지는 타일(T)이라는 그룹을 개략적으로 설명한다. 각 셀은 하나의 2입력 NAND게이트(two-input-NAND gate)(Nl), 입력측의 멀티플렉서 수단(Ml 내지 M4) 그리고 각 멀티플렉서(Ml과 M3, M2와 M4) 사이에 각각 위치한 인버터(invertor)(11, 12)를 포함한다. 각 셀은 또한 출력 멀티플렉서(MO)를 가진다. 도 2a에 도시한 회로로 표현된 것처럼 각 코어셀이 간단한 NAND 게이트로 사용될 수 있는 편의성에 더하여, 각 코어 셀은 구성하는 동안 선택될 수 있는 함수 삼자(function box)(fn)를 가질 수 있다. 거기에는 이용 가능한 복수의 상이한 함수가 있고, 각 타일은 이용 가능한 함수들 중에서 적어도 하나를 갖는다. 하나의 타일을 이루는 4개의 셀은 상이한 유형의 코어 셀(즉, CC-1, CC-2, CC-3, CC-4)을 각각 나타내는 부호 1, 2, 3, 4로 표시되어 있다. 이 실시예에서 제1 유형의 셀에서 사용 가능한 다른 대체 함수는 와이어드 OR 구성이고, 제2 유형의 셀에서 사용 가능한 부가 함수는 2 대 1 멀티플렉서의 반을 제공하는 회로 구성 또는 고속 캐리 논리를 갖는 XOR 이다. CIN 입력은 아래쪽 타일의 제4 유형의 셀로부터 비록되며, COUT 출력은 위쪽 타일의 제4 유형 셀로 입력된다. ClN과 COUT 신호는 제1 캐리 논리(first carry logic)를 형성한다. 이 실시예에서 제3 유형 셀은 택일적으로 사용 가능한 2개의 함수, 즉 D형 플립플롭 또는 래치(각각 리셋과 인에이블 있음)를 갖는다. 제4 유형 셀은 또한 대체함수로 XOR 함수를 가질 수 있으며, 2 대 1 멀티플렉서의 나머지 반을 제공하는 회로 구성 또는 고속 캐리 논리를 추가적으로 갖는다. 멀티플렉서와 고속 캐리 양자 대체함수(alternative function)는 2개의 코어 셀을 필요로 하므로 제2 유형과 제4 유형의 셀 회로 구성은 함께 사용된다. 이 응용의 관계에서 제1 유형 셀이 와이어드 OR 출력 드라이버(driver)는, 엄격하게 말해 비록 다른 함수들이 의미하는 진정한 대체함수는 아니지만, 대체함수로 간주된다. 도 2b는 4개의 코어 셀 타입에서 사용 가능한 함수들을 나타내는 회로 구성들을 보여 준다.
타일은 위에서 언급한 것처럼 존 내에 배열된다. 그리고 존 내의 연결은 도 3을 참고하여 더 상세하게 설명할 국부 상호연결을 이용하여 이루어지거나, 그 존 내의 모든 곳으로 통하는 중간 범위(medium range) 상호연결을 이용하여 이루어진다. 후자는 각 존의 길이와 폭 방향으로 뻗는 수평 및 수직 중간 버스(M)(셀의 행 과 열 당 4개)를 포함한다. 이들은 Ml, M2, M3, M5로 표시된다. 각 존의 가장자리에 있는 포트 셀(VPC, HPC)(도 5, 도 5a, 도 5b, 도 6, 도 7)은 중간 버스들을 경유하여 이웃한 존 또는 전체 버스 네트워크(network)와의 연결을 만든다. 수평과 수직의 X 버스(도면 부호 X) (도 5, 도 5b)는 또한 각 존의 길이와 폭 방향으로 뻗으며(셀의 행과 열 당 1개), 각 코어 셀의 스위치(도시하지 않음)와 관련하여 이들 버스들 상에서 직각 전환(right angled turn)을 만들기 위해 사용된다. 전체 버스(G)(도 5a)는 각 4분 면의 길이와 폭 방향으로 이어지고 이 실시예에서 G1,G2, G3 그리고 G4(도 5a, 도 6, 도 7)로 나타내며 코어 셀의 행과 열 당 4개가 있다. 4분면 사이의 스위치(SG1‥‥SG4)(도 8)는 필요에 따라 전체 버스가 장치(device)의 전체 길이에 이어지도록 한다.
모든 장치는 4개의 4분면을 갖지만 각 4분면 내의 존의 수는 서로 상이할 수 도 있다. 그러나 각 존에 대해 10 × 10 코어 셀 행렬을 갖는 것이 바람직하다.
배열에 사용할 수 있는 전체 자원들은 전체 상호연결 라인(G1‥‥G4)과 관련 스위치(SG1 ‥‥ SG4)를 포함한다. 부기된 문자 Y와 H는 경우에 따라서 수직과 수 평의 연결, 셀 및 스위치 등을 표시하기 위하여 전체에 걸쳐 사용된다. 전체 자원은 이미 언급하였고 이하에서 더 자세하게 설명할 X 버스, 그리고 전체 자원과 존 자원 사이를 연결하는 포트 셀을 추가로 포함한다. 각 존의 상부를 따라 10개의 포트 셀(수직 포트 셀 VPC)이 있고 오른쪽을 따라 10개의 포트 셀(수평 포트 셀 HPC)이 있다. 중간 버스(M1‥‥M4)를 경유한 존 내의 라우팅 자원들과 전체 자원들 사이의 연결은 오직 포트 셀을 통해서만 가능하다. 포트 셀은 또한 인접한 존 들 내의 중간 버스 사이의 연결을 지원하고 뒤에서 더 설명할 클록 및 3상 네트 분배(tristate net distribution)에 사용된다.
이제 도 7은 존과 전체 버스가 어떻게 수직 포트 셀(VPC)과 연결되는지를 개략적으로 보여준다. 포트 셀은 코어 셀 타일링과 정렬하여 쌍으로 배열된다. 각 포트 셀 멀티플렉서 A와 C가 각각 하나의 경로를 지원하고, 멀티플렉서 B(B1과 B2로 나타냄)가 두 개의 분리된 연결을 지원하므로 4개의 경로가 가능하다. 존 중간 버스 중 두 개(M1과 M2)는 멀티플렉서 A와 C를 통해 전체 버스와 X 버스로 연결된다.또한 타일의 인접한 열로부터의 M1 및 M2는 A와 C로 연결된다. 이 배열은 포트 셀 쌍 사이에 교차 연결(cross over connection)을 허용한다. 멀티플렉서 A와 C는 M1/M2, 또는 그 타일의 인접 열로부터의 M1/M2로 상부 존의 M3/M4로의 버퍼 연결(buffered connetions)을 또한 제공한다. 다른 2개의 존 중간 버스(M3와 M4)는 멀티플렉서 B1과 B2호 연결된다. B1과 B2는 상부 존의 M3 또는 M4와 두 개의 독립적인 비버퍼 링크(unbuffered link)를 허용한다. M3와 M4는 프로그램 가능한 트위스트(programmable twist)를 이용해서 교환될 수 있다. 이들 존간 연결(interzone connections)은 존 사이에 빠른 연결이 요구되는 경우 이용될 수 있다.
선택적인 포트 셀은 클록(CLK) 또는 리셋(RST) 멀티플렉서 중 하나를 갖는다. 이들은 D형 플립플롭 및 래치 코어 셀, 즉 제3 유형 셀로 향하는 전용 클록과 리셋 라인을 위한 소스를 선택한다. 클록 또는 리셋 멀티플렉서는 클록과 리셋의 프로그램 가능한 반전(programmable inversion)을 제공한다.
이제 도 7a를 참조하여 배열의 상부와 하부 가장자리에서의 연결에 대하여 설명한다. 상부 가장자리에서 수직 포트 셀(VPC)로부터 입출력 셀(17)로의 연결은 입출력 멀티플렉서(18)를 경유하여 이루어진다. 도면에서 인접한 포트셀 쌍 각각에 대하여 두 개의 7:1 멀티플렉서와 하나의 2:1 멀티플렉서가 있다. 두 개의 수직 포트 셀로부터 나온 라인은 도 7에 도시한 라인들에 해당하고, 각 포트 셀이 각각 해당 7:1 멀티플렉서와 연결된 것으로 나타나 있다. 또한 각 포트 셀로부터의 두 개의 X 버스는 제어회로와 통하는 2:1 멀티플렉서로의 분기(branch)를 갖는다.
배열의 하부 가장자리에서도 존 경계(boundary)를 통과하는 라인은 멀티플렉서를 경유하여 입출력 셀(17)과 연결된다. 두 개의 인접한 셀에 대해 각각 7:1 멀티플렉서와 공통(common) 2:1 멀티플렉서가 존재한다. 라인은 전체 라인(G1, ‥‥, G4), X 버스 그리고 중간 상호연결 라인(M3, M4)을 포함한다. 각 X 버스는 상부 가장자리에서처럼 2:1 멀티플렉서로 분기된다. 각 경우에 하나의 7:1 멀티플렉서는 하나의 출력 셀(17)로 공급되고(OUT) 다른 하나는 입력 셀(17)로부터 공급된다(IN). 이 실시예에서, 가장자리에서의 입출력 연결은 존 사이의 연결을 반영한다. 이것은 단지 한 예일 뿐이며 이것으로 제한되지 않으며 입출력 멀티플렉서에 대한 연결은 더 확장될 수도 있다. 예를 들면, 다른 중간 상호연결 라인이 M3, M4를 대신하거나 그들을 보완할 수 있다. 이 실시예에서 중간 상호연결 라인 (M1, M2)은 각 존의 최하부 셀에서 종결되고, 존 경계를 통과하지 않는다.
하나의 실시예에 따른 배열의 오른쪽과 왼쪽 가장자리에서의 입출력 셀과 수평 포트셀(HPC)의 연결은 도 7a의 배열에 대응하는 방법으로, 즉 도 6에 도시한 것처럼 각각의 인접한 셀 쌍에 대한 두 개의 7:1 멀티플렉서와 X 버스에 대한 2:1 멀티플렉서를 사용하여 이루어진다.
이제 1차 클록 구조에 대해서 설명하기로 한다. 1차 클록은 장치 외부로부터 8개의 전용 클록 패드(CP)를 경유하여 들어오거나 클록 패드에 일반 자원을 라우팅함으로써 배열로부터 발생할 수 있다. 클록 패드(CP)는 각 4분면의 코너에 위치하고(도 1 참조), 칩 레벨의 그림(diagram)인 도 9a를 참조하여 더 자세히 설명한다. 클록 버스(CB)는 상부와 하부 클록 패드(CP) 사이에서 수직으로 이어지고 배열의 반대편에 있는 수평 클록 패드 사이에 이어진 수평 클록 스파인 HCS(8 라인)과 연결된다. 중앙 클록 버퍼(central clocck buffer)(CCB)는 수직 클록 버스 (CB)와 수평 클록 스파인 또는 버스(HCS)와의 교차점에 배치된다. 8개의 전체 신호 (클럭 또는 리셋 클록)가 구동될 수 있으며 이들은 내부 또는 외부에서 발생할 수 있다. 어떤 일반 사용자 I/O 입력 신호라도 이를 클록 패드 중 하나에 내부적으로 간단히 라부팅함으로써 1차 클록으로 사용할 수 있다. 수평 클록 스파인은 곳곳에서 접속되어 인접 존을 잇는 다중 수직 클록 스파인(multiple vertical clock spine)을 구동함으로써 배열 존의 한 열 당 하나의 수직 채널을 제공하며, 하나의 수직 채널은 8개 전체 클록 신호로 이루어진다. 또한 장치의 왼쪽과 오른쪽에 위치한 I/O 존용 대응 수직 채널이 있다. 배열의 상부와 하부에 위치한 I/O 존은 배열의 상하로 진행하는 수직 클록 분배 채널과 연결된다. 1차 클록과 리셋 신호는 존 클록 및 리셋 셀을 경유하여 각 존의 수평 포트 셀로 입력된다. 8-2 멀티플렉서(도 9b)는 VCS로부터 수직 포트셀(VPC)로 신호들을 분배한다. 그리고 도 7과 관련하여 기술한 것처럼 코어 셀(CC)은 하나의 클록 스위치 또는 리셋 스위치를 교대로 가지므로 클록(CLK) 또는 리셋(RST) 신호가 존전체에서 수직으로 분배될 수 있다.(도 9b).
2차(secondary) 클록은 또한 종래의 회로 라우팅 자원을 사용함으로써 만들어질 수 있다. 라우팅 콤(routing comb)은 수평 스파인과 수직 분기(teeth)로 이루어진 소프트웨어에 의해 만들어진다. 스파인과 분기는 전체 상호연결 상에 보내지고 X 버스 스위치를 경유하여 연결된다. 전체 상호연결은 4분면 스위치를 지나 연장될 수 있다. 클록은 (프로그램 가능한 클록 반전을 제공하는) 존 수직 포트 셀을 경유하여 존으로 입력되고, 클록은 2차 클록과 같은 열 상의 플립플롭에 연결될 수있을 뿐이다. 제3 클록이 또한 종래의 라우팅 자원과 존 수직 포트 셀을 경유한 존으로의 입력을 이용해서 제공될 수 있고, 임의 레벨의 상호연결에 연결될 수 있다.
이제 도 6을 창조하여 수평 포트 셀(HPC)에 대해 상세하게 설명한다. 이들은 위에서 기술한 수직 포트 셀과 같은 동일한 중간, 전체 그리고 X버스 연결성 (connectivity)을 가진다. 1차 클록 및 리셋 신호들이 수직 코어 셀로부터 아래의 코어 셀 열로만 분배되기 때문에 수평 포트 셀은 클록/리셋 논리를 포함하지 않는다. 대신에, 3상 버스들을 지원한다. 3상은 존 내의 전용 수평 버스(WO버스)와 수평 전체 상호연결을 이용하여 구현된다.
제1 유형 셀의 보조 함수로부터의 와이어드 OR 출력은 전용 수평 WO 버스를 통하여 수평 포트 셀에 연결된다. WO 버스는 수평 포트 셀의 멀티플렉서 C에 연결된다. 보통의 상호연결용 내부의 멀티플렉서는 수직 포트 셀용과 동일하다.
존 내에서 기능적인 타일링이란 코어 셀 행의 반만이 와이어드 OR 드라이버를 갖는 코어 셀을 포함한다는 것을 의미한다. 그러므로 존마다 단지 5개의 와이어드 OR 버스가 있다. 이것은 포트 셀에 두 유형이 있어야 함을 의미하는데 하나는 그것에 연결된 존 와이어드 OR 버스를 갖는 것이고(제1 유형) 다른 하나는 이것이 없는 것이다(제2 유형). 제1 유형 수평 포트 셀로부터의 존 와이어드 OR 버스는 라인 F로 표시된 것처럼 제2 유형 셀로 공급된다. 이것은 WO 버스가 모든 행에서 수평 전체 버스로 진행할 수 있음을 의미한다. X버스는 또한 전체 버스 상의 와이어드 OR 연결을 만들어 와이어드 OR 버스 사이의 수직 스텝(step)이 가능하게 한다. 이 연결은 신호 감지를 위하여 필요에 따라 반전될 수 있다.
전체 상호연결에 관해서, 도 5, 도 5a, 도 6, 도 7을 참조하면, 수평과 수직 전체 버스는 각 사분멸을 가로질러 포트 셀을 통하여 각 존에 연결된다. 전체 버스는 장치의 주변에 있는 I/O 셀과 연결된다.
200개의 사용자 구성 가능한 I/O 셀(17)이 있고 이들은 장치의 가장자리 주위의 코어 셀 두 개당 하나씩 대응하도록 배열된다, 하나의 코어 셀 행 또 열로부터의 전체, 중간 및 X 버스(G1‥‥G4, M1‥M2 또는 M3‥M4, X)는 입력으로 이용되고 인접한 행 또는 열로부터의 G1‥‥G4, M1‥ M2 또는 M3‥M4, X는 출력으로 이용된다. 8 비트 주변 버스(8 bit peripheral bus)는 전체 장치 둘레로 이어지며 I/O 셀에 의해 접근된다. 각 I/O 셀은 8비트 전부에 대하여 읽거나 쓸 수 있다. 와이어드 OR 버퍼는 주변 버스에 쓰는 경우 임의로 선택될 수 있다.
다시 도 5를 보면, 한 존의 기본 구조가 도시되어 있으며, 여기에는 각각 도 7과 도 6과 관련하여 설명한 수평 포트 셀(HPC)과 수직 포트 셀(VPC)이 나타나 있다. 그뿐 아니라 존 CLK/RST 멀티플렉서가 도시되어 있다. 도 3을 보면, 각 셀의 국부 상호연결과 관련하여 각 코어 셀의 상위와 하위 입력 멀티플렉서(A와 B)가 국부 상호연결 네트워크를 이용하여 근접한 셀의 출력에 연결될 수 있다. 이것은 셀 사이에 가장 빠른 연결을 제공한다. 따라서 실시예에서, 멀티플렉서 A는 셀 U, LL, F, FB 및 FF의 출력으로부터 코어 셀(C)로 입력을 제공하고, 멀티플렉서 B는 셀 UU, L, F, FB와 FBB의 출력으로부터 코어 셀(C)로 입력을 제공한다. 그러므로 실시예에서, 각 셀은 8개의 최근접 수직 셀과 연결된다. 각 셀(C)은 한 세트의 가한 국부 연결 가능성을 가질 것이다. 즉, 각 셀은 본 출인인의 영국특허 제 2,180,382호에 설명한 방법으로 몇 개의 다른 셀과만 연결된다.
이제 도 4를 참조하면, 국부 상호연결로는 불가능한 존 내에서의 상호 연결을 위해 중간 상호연결이 어떻게 이용되는가를 설명한다. 또 중간 버스는 포트 셀에 연결되기 때문에 존간 연결에도 이용된다. 코어 셀의 행과 열마다 4개의 수평 중간 버스와 4개의 수직 중간 버스가 있다. 모든 중간 버스는 포트셀을 존에 연결 하지만, 이 실시예서는 단 두 개만이 전체 경로 네트워크에 연결하는 데 사용될 수 있으며, 이들을 M1과 M2 또는 외부 중간 버스라고 칭한다. M3과 M4 "내부(the internal)" 중간 버스는 포트 셀을 통하여 4개의 인접한 존 모두와 연결하는 데 이용되며 이는 도 6과 도 7을 보면 명백하다.
코어 셀에서 두 개의 입력 멀티플렉서 각각은 두 개의 중간 버스로부터의 연결을 제공한다. 코어 셀 출력 멀티플렉서는 4개의 중간 버스와 연결할 수 있다. 그러므로 각 개별적인 코어 셀은 각 셀을 가로지르는 8개의 중간 버스 중 단지 반에만 접근할 수가 있다. 이것을 보상하기 위해서 코어 셀 기능 타일링(core cell functional tiling)과 유사하게 2 ×2 타일에서 반복되는 두 개의 상이한 연결 세트를 이용하는 버스 연결 타일링이 있다. 따라서, 도시한 실시예에서, 타일 내의 각 코어 셀은 아래 <표 1>에 나타낸 것처럼 그 수평 및 수직 증간 버스와 연결된다.
도 10은 설명의 목적으로 상호연결의 계층 구조를 개략적으로 도시한 것으로써 3가지의 상호연결 구조를 보여준다. 즉, 첫 번째는 몇 개 셀의 범위만을 가지며 포트 셀과 연결될 수 없는 국부 상호연결 구조이고, 두 번째는 하나의 존의 범만을 갖지만 포트 셀 및 코어 셀과 직접 연결될 수 있는 중간 상호연결 구조(M)이며, 세 번째는 배열 전체에 미치지만 코어 셀(CC)과는 연결될 수 없는 전체 상호연결(G)이다. 이들 상호연결의 3 레벨은 배열을 존으로 분리하는 포트 배열의 존재에 의해 나타난 것이 분명하다. 상호연결의 전체 레벨은 포트 배열에 의해 중간 및 국부 레벨로 분리되어 있다.
이상에서 설명한 본 발명에 따르면, 계층 구조를 이루는 부가 연결 자원과 존, 사분면과 같은 특정한 방법으로 배열된 일련의 상이한 형태(types)의 셀들을 제공함으로써 배열 전체의 효율성을 증가시킬 수 있다.

Claims (30)

  1. 각각의 이산 사이트(discrete site) 또는 셀(CC)에 복수리 논리 회로가 형성되어 있으며, 셀의 한 행렬 배열과 해당 포트 배열을 포함하는 존으로 세분된 셀 행렬 배열(matrix array)을 각각 정의하는 영역을 포함하며, 계층적 라우팅 자원 구조를 갖는 반도체 집적 회로로서,
    (ⅰ) 하나 이상의 존을 통과하여 계속 연장되고 적어도 일부 존의 포트 배열 (porting arrangement)과의 사이에 선택 가능한 연결을 가지는 전체 연결 경로(G),
    (ⅱ) 상기 포트 배열로부터 연장되고 한 존 내의 적어도 일부 셀과 선택적으로 연결 가능한 중간 연결 경로(M), 그리고
    (ⅲ) 셀의 전도 상태에 따라 각각 선택 가능한 셀의 입력라 출력 사이에 제한된 신호 변환 시스템을 포함하는 국부 직접 연결 경로를 포함하며,
    상기 전체 연결 경로와 상기 셀 사이의 모든 연결은 상기 포트 배열과 상기 중간 연결 경로를 통해 이루어지고,
    상기 국부 직접 연결 경로는 상기 논리 회로 각각에 대해 각 논리 회로의 출력으로부터 다른 일부 논리 회로로 이루어진 제1 논리 회로 집합의 입력으로 이어지고, 상기 각 논리 회로의 입력으로부터 다른 일부 논리 회로로 이루어진 제2 논리 회로 집합의 출력으로 이어지며, 상기 각 제1 논리 회로 집합은 다른 제1 논리 회로 집합과 상이하고, 상기 각 제2 논리 회로 집합은 다른 제2 논리 회로 집합과 상이한 반도체 집적 회로.
  2. 제1항에 있어서,
    상기 존은 행렬 배열로 배열되고, 복수의 존이 하나의 4분면(quadrant)을 정의하며, 상기 집적 회로는 행렬 배열로 배열된 복수의 4분면을 갖는 반도체 집적 회로.
  3. 제1항에 있어서,
    하나의 존에는 10 ×10 셀이 있고, 하나의 4분면에는 5 ×5 존이 있으며, 2 ×2 4분면으로 이루어진 반도체 집적 회로.
  4. 제1항에 있어서,
    상기 전체 연결 경로(G1 …4H, G1 … 4V)는 복수의 존을 가로질러 수평 및 수직으로 연장되며, 하나의 존 내의 셀의 행과 열마다 복수의 전체 연결 경로가 있는 반도체 집적 회로
  5. 제1항에 있어서,
    하나의 존 내의 행과 열마다 복수의 중간 연결 경로(M)가 있고, 각 중간 연결 경로는 하나 이상의 셀의 출력 및/또는 입력과 선택적으로 연결 가능한 반도체 집적 회로.
  6. 제4항에 있어서,
    하나의 존을 가로질러 각각 수평과 수직으로 연장되며, 각 셀에 대하여 서로 연결 가능하며, 상기 포트 셀과는 연결 가능하나 셀과는 연결될 수 없는 수평 및 수직 버스(X)를 포함하는 전체 라우팅 자원을 추가로 포함하는 반도체 집적 회로.
  7. 제1항에 있어서,
    수평 및 수직 포트 셀(HPC, VPC)을 더 포함하며, 상기 수평 및 수직 포트 셀의 포트 배열은 자원이 상기 전체 라인으로부터 상기 중간 라인을 통하여 상기 셀에 연결되도록 하는 반도체 집적 회로.
  8. 제1항에 있어서,
    일반 상호 연결 구조는 상기 포트 셀을 경유하여 특별 상호 연결 구조와 상호 연결될 수 있는 반도체 집적 회로.
  9. 제1항에 있어서,
    클록 패드(CP) 사이에서 상기 배열의 상부와 하부까지 연장되는 수직 클록 버스, 그리고
    클록 패드 사이에서 상기 배열의 양쪽까지 연장되고 상기 수직 클록 버스와 교차하는 수평 클록 분배 스파인(HCS)을 포함하는 클록 분배 채널을 추가로 포함하며,
    각 존에는 해당 존의 수직 포트 셀에 클록 및 리셋 신호를 분배하는 하나의 수직 클록 분배 스파인(VCS)이 존재하는 반도체 집적 회로.
  10. 제9항에 있어서,
    코어 셀은 하나 건너 클록 및 리셋 신호 라인을 갖는 반도체 집적 회로.
  11. 제1항에 있어서,
    각 셀은 하나의 공통 논리 함수와 적어도 하나의 보조 함수를 가지고, 상기 보조 함수에는 두 개의 다른 보조 함수가 있으며, 코어 셀(CC)은 상기 코어 셀의 행렬 배열을 포함하는 타일(T)로 그룹 지어지고, 각 타일은 각기 다른 보조 함수 중에서 적어도 하나를 갖는 반도체 집적 회로.
  12. 제 11항에 있어서,
    상기 다른 보조 함수는 와이어드 OR, XOR, D형 플립플롭 및 래치 함수를 포함하는 반도체 집적 회로.
  13. 제7항에 있어서,
    각 존을 가로질러 이어지고 와이어드 OR 코어 셀과 직접 연결된 상기 수평 포트 셀과의 사이에 전용 연결 라인을 포함하는 반도체 집적 회로.
  14. 제13항에 있어서,
    와이어드 OR 버스가 수평 포트 셀을 경유하여 미리 정해진 제한된 수의 전체 버스에 연결되는 반도체 집적 회로.
  15. 공통으로 제1 단순 함수와 적어도 하나의 보조 함수를 각각 가지는 코어 셀(CC)로 이루어진 코어 셀 행렬 배열을 포함하며,
    상기 보조 함수에는 적어도 두 개의 서로 다른 보조 함수가 있고,
    상기 코어 셀은 전체 배열보다 작은 코어 셀 행렬 배열을 포함하는 타일(T) 로 그룹 지어지고, 각 타일은 상기 서로 다른 보조 함수 중 적어도 하나를 가지며, 상기 코어 셀의 타일이 상기 배열을 균일하게 덮도록 배열되는 반도체 집적 회로.
  16. 제15항에 있어서,
    상기 타일의 셀 내에 있는 상기 보조 함수의 배열이 실질적으로 다른 반도체 집적 회로.
  17. 각각의 이산 사이트 또는 셀에 위치한 복수의 논리 회로가 형성된 영역을 포함하는 구성 가능한 반도체 집적 회로로서,
    상기 각 논리 회로는 제한된 단순 논리 함수 기능을 공통으로 가져 스스로 단순 논리 함수만을 실행할 수 있으며,
    상기 셀은 그 전도 상태에 따라 각각 선택 가능한 (국부) 직접 연결 경로를제공하며 상기 논리 회로의 입력과 출력 사이에 위치한 제한된 신호 변환 시스템을 가지며,
    상기 국부 직접 연결 경로는 상기 논리 회로 각각에 대해 각 논리 회로의 출력으로부터 다른 일부 논리 회로로 이루어진 제1 논리 회로 집합의 입력으로 이어 지고, 상기 각 논리 회로의 입력으로부터 다른 일부 논리 회로로 이루어진 제2 논리 회로 집합의 출력으로 이어지며, 상기 제1 논리 회로 집합은 다른 제1 논리 회로 집합과 상이하고, 상기 각 제2 논리 회로 집합은 다른 논리 회로 집합과 상이하며,
    상기 집적 회로는 각 이산 사이트 또는 셀에 각 셀이 둘 이상의 방법 중에서 선택된 하나로 동작할 수 있게 하는 제어 수단에 의해 선택적으로 제어되는 부가의 선택 가능 회로 구성(circuit configuration)을 추가로 포함하며,
    복수의 상이한 선택 가능 회로 구성이 존재하며,
    상기 셀은 전체 배열보다 더 작은 타일(T)이라는 그룹으로 배열되고, 상기 각각의 타일은 적어도 각각 상이한 회로 구성 중 하나를 가지며, 상기 셀의 타일은 배열을 균일하게 덮도록 배열되는 반도체 집적 회로.
  18. 제17항에 있어서,
    상기 둘 이상의 방법 중에서 선택된 하나가 각 셀에 공통된 단순 논리 함수의 상기 선택 가능한 회로 구성에 의해 제공되는 선택된 보조 함수 중 어느 하나를 포함하는 반도체 집적 회로.
  19. 제11항 및 제15항 내지 제18항 중 어느 한 항에 있어서,
    상기 공통의 단순 논리 함수가 하나의 NAND 게이트인 반도체 집적 회로.
  20. 제15항 또는 제17항에 있어서,
    상기 선택 가능 회로 구성 또는 상이한 보조 함수가 와이어드 OR 출력 버퍼, XOR, 리셋 및 인에블을 갖는 D형 플립플롭과 리셋 및 인에이블을 갖는 래치 함수로 이루어진 선택기능을 제공하는 반도체 집적 회로.
  21. 제20항에 있어서,
    하나의 타일에 대해 두 개의 XOR 기능이 있는 반도체 집적 회로
  22. 제21항에 있어서,
    하나의 셀이 선택적으로 두 개의 함수를 제공하는 반도체 집적 회로.
  23. 제12항, 제15항 및 제17항 중 어느 한 항에 있어서,
    상기 타일이 2 ×2 셀 행렬로 배열되는 4개의 셀을 포함하는 반도체 집적 회로.
  24. 제17항에 있어서,
    상기 타일의 셀 내의 보조 함수의 배열이 실질적으로 서로 다른 반도체 집적 회로.
  25. 제15항 또는 제17항에 있어서,
    상기 셀 행렬은 존으로 적어도 세분화되고, 상기 각 존은 하나의 셀 행렬 배열과 포트 배열(VPC, HPC)을 포함하며,
    상기 집적 회로는,
    하나 이상의 존을 가로질러 연장되고 적어도 일부 존의 포트 배열과의 사이에 선택 가능한 연결을 가지는 전체 연결 경로,
    상기 포트 배열로부터 연장되고 존 내의 적어도 일부 셀과 선택적으로 연결 가능한 중간 연결 경로, 및
    국부 직접 연결 경로를 포함하는 계층 라우팅 자원 구조를 갖는 반도체 집적 회로.
  26. 제25항에 있어서,
    상기 국부 직접 연결 경로는 상기 논리 회로 각각에 대해 각 논리 회로의 출력으로부터 다른 일부 논리 회로로 이루어진 제1 논리 회로 집합의 입력으로 이어지고, 상기 각 논리 회로의 입력으로부터 다른 일부 논리 회로로 이루어진 제2 논리 회로 집합의 출력으로 이어지며, 상기 각 제1 논리 회로 집합은 다른 제1 논리 회로 집합과 상이하고, 상기 각 제2 논리 회로 집합은 다른 제2 논리 회로 집합과상이한 반도체 집적 회로.
  27. 제25항에 있어서,
    상기 전체 연결 경로가 복수의 존을 가로질러 수평 및 수직으로 연장되고, 하나의 존 내의 셀의 각 행과 열마다 복수의 전체 연결 경로가 있는 반도체 집적 회로.
  28. 제25항에 있어서,
    하나의 존 내의 셀의 각 행과 열마다 복수의 중간 연결 경로가 있고, 각 중간 연결 경로는 하나 이상의 셀의 출력 및/또는 입력과 선택적으로 연결할 수 있는 반도체 집적 회로.
  29. 제25항에 있어서,
    하나의 존을 가로질러 각각 수평과 수직으로 연장되며, 각 셀에 대한 포트 셀과 연결 가능하고 또 서로 연결 가능하지만 상기 셀과는 연결할 수 없는 수평 및 수직 버스(X)를 포함하는 전체 라우팅 자원을 추가로 포함하는 반도체 집적 회로.
  30. 제25항에 있어서,
    수평 및 수직 포트 셀(HPC, VPC)을 포함하며,
    상기 수평 및 수직 포트 셀의 포트 배열은 자원이 전체 라인으로부터 중간라인을 통하여 상기 셀에 연결되도록 하는 반도체 집적 회로.
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