JP3547168B2 - 構成可能ロジックアレイ - Google Patents

Description

【０００１】
【産業上の利用分野】
本発明は、構成可能論理回路アレイ型半導体集積回路に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】
本発明は、我々の英国特許明細書Ｎｏ．２１８０３８２号（米国特許第４９３５７３４号）及び米国特許第５００１３６８号において開示された構成可能論理回路アレイの改良である。従来、論理回路アレイは、個別のサイト又はセルのマトリクスからなり、各々のサイト又はセルは、単純な論理機能を実行するために適用される論理回路である。典型的には、単純な論理機能は、２入力ＮＡＮＤゲートによって達成される。形成される各論理回路は、制限された信号伝送システムと称するものを有し、それによって、各論理回路は、２〜３個の論理回路への選択可能な直接接続パスを有する。更に詳細には、その導通状態に関して選択可能な各直接接続パスは、前記論理回路の各々に関し、その出力からいくつかの他の前記論理回路の第１のセットの入力にわたり延在し、かつ、その入力からいくつかの他の前記論理回路の第２セットの出力にわたって延在し、（全ての論理回路に関する）全てのセットのそれぞれは、独特である。このような限定された信号伝送システムは、ローカル直接接続パスとして便宜的に呼ばれるものを提供する。
【０００３】
必要に応じて様々なＮＡＮＤゲートを構成して、この型のアレイをプログラムすることが可能であり、様々な異なった論理機能を実行する。このような機能の１つは、ラッチ機能として知られており、英国特許明細書第２１８０３８２号において開示されているようなロジックアレイにおいては、４つのＮＡＮＤゲートを用いることでラッチ機能を達成することができる。これは、短所を有しており、あらゆるロジックアレイから要求され得る。ラッチ機能のため大部分のＮＡＮＤゲートを使用し、わずかのＮＡＮＤゲートを、他の要求される機能のために残しておく。これは、全体的に見て、実質的に有効なアレイを減少させる効果を有している。
【０００４】
米国特許第５００１３６８号の発明は、この短所を克服しており、個別のサイトでそれぞれの論理回路を包含するための付加的な論理回路を設けることによって、各サイトがより大きなプログラム可能な能力を持つことを可能にし、これによってアレイの総合的な利用を増進している。英国特許明細書第２１８０３８２号において、各論理回路のサイト／セルは、上記制限された信号伝送システムを有している。各付加的論理回路を、制御手段によって選択的に制御されるサイト又はセルからなる論理回路中に配列して、各論理回路及び各セルからなる付加的論理回路に第１又は第２の異なる単純な論理機能のいずれかとして動作をさせる。特に、各セルは、ＮＡＮＤゲート又はラッチ回路機能として動作するように構成されている。
【０００５】
物理的に隣接した論理回路サイト間のこのような局地化された直接接続パスを設けることは、局地化された論理回路の構成において、すなわち、論理回路の個別のサイトの適切な数及び直接接続パスによって占有されたチップエリアの一部分のみにおいて望ましい固有の回路機能の確立を容易にする。総合的な回路／システムに関する局地化された構成間の相互接続の要件は、前記直接接続パスにより、又は更なる信号変換システムにより、あるいは論理回路に直接接続され、例えば、行及び列の連続であるアレイのすみずみにまで延在する直接接続バスの方法により、あるいは、単純化することができる。このような接続は、グローバル接続と便宜的に呼ばれる。
【０００６】
いわゆるローカル直接接続及びグローバル接続は、経路指定リソースを構成し、個別にプログラムされたロジック機能に接続するために使用される。これらのリソースを、セルを介して経路指定することによって結合し、機能間の接続を完成することができる。一度論理回路をこのように用いて経路指定を完成すると、この論理回路は機能のためにはもはや使用できない。このことは、総合的に見て実質的に有効なアレイを減少させる。本発明の一目的は、予め予測されることがない配列に付加的接続リソースを設けることによって、この短所を克服することにある。
【０００７】
上述された構成可能ロジックアレイの特徴は、各個別のサイト又はセルが同一であるということであり、したがって、英国特許明細書第２１８０３８２号の場合のように、各個別のサイトはＮＡＮＤゲートからなり、一方、米国特許第５００１３６８号の場合のように、各個別のセルはＮＡＮＤゲートと、セルがＮＡＮＤゲートとして排他的に又はラッチ回路機能として排他的に機能することができる付加的論理回路とからなる。他の回路機能が、ロジック機能であってもそうでなくてもそれらを実行することは、様々な異なる回路機能を実行するため適宜構成される様々なセルを必要とする。しばしば要求される他の機能は、ＸＯＲ及びＤフリップフロップである。再び、これは、短所を有し、あらゆるロジックアレイから要求される多くの機能と、他の要求される機能のために少しのゲートを残し、このことが、全体的に見て実質的に有効なアレイを減少させる。
【０００８】
本発明の他の目的は、異なる型の一連のセル（例えば、異なった機能を提供するセル）を設け、そしてアレイ状に特別な方法で配列することによって、この短所を克服することにあり、これによって、アレイの総合的な利用を増進する。
【０００９】
【課題を解決するための手段】
本発明の前記一側面によれば、半導体集積回路は、各々がセルのマトリクスアレイを定める個別のサイト又はセルで複数の論理回路が形成されたゾーンからなり、ここにおいて、セルのマトリクスアレイは、少なくとも、各前記セルのアレイからなるゾーンに細分化されており、更に各ゾーンのためのポート配列からなり、この体系的な経路指定構造を有するよう構成された集積回路は、
（ｉ）各ゾーンのポート配列と選択可能な接続を有するグローバル接続パスと、（ｉｉ）ポート配列と少なくともゾーンにおけるいくつかのセルとの間に延在する媒体接続パスと、
（ｉｉｉ）ローカル直接接続パスとからなり、このパスは、各セル毎にその導伝状態に関して選択可能な各セルの入力と出力の間の制限された信号伝送システムからなり、それらのパスは、各前記論理回路に関し、その出力からいくつかの他の前記論理回路の第１セットの入力にわたり延在し、かつ、その入力からいくつかの他の前記論理回路の第２セットの出力にわたり延在し、論理回路の各第１セットは、他のいずれの論理回路の第１セットとも異なり、論理回路の各第２セットは、論理回路の他のいずれの第２セットとも異なる。
【００１０】
本質的には、本発明は、相互接続の３つのレベル、すなわち、グローバル、媒体及びローカルを備えた個別のサイトに、複数の論理回路が形成されたそれらの領域からなる半導体集積回路を提供し、アレイを複数ゾーンに分割するポート配列の存在によって成し遂げられる。グローバルレベル相互接続は、アレイ全体にわたって延在しているが、ポート配列によって媒体及びローカルレベル相互接続から分離され、媒体相互接続は、１つのゾーンに延在するが、ポートセル及びコアセルと直接接続することができ、一方、ローカル相互接続は、２〜３のセルのみの間の接続を提供する。
【００１１】
ゾーンは、好ましくは、１／４領域を定義する複数のゾーンのマトリクスアレイに配置され、集積回路は、複数の１／４領域を有することができ、また、マトリクスアレイに便宜的に配置される。好適な構成においては、１つのゾーンに対し１０×１０のセルが、１／４領域に対し５×５のゾーンが、そして２×２の１／４領域がある。グローバル接続パスは、複数のゾーンを横切って水平及び垂直に便宜的に延在している。確かにグローバル接続パスは、１より多くのゾーンを横切って連続的に延在する線であって、かつ、少なくともいくつかのゾーンと選択的に接続可能な線からなることが好ましい。好ましくは、ゾーンにおけるセルの各行及び列のための複数のグローバル接続パスがあることである。更に好ましくは、セルの各行及び列のための４つのグローバル接続パスがあることである。
【００１２】
媒体接続パスに関し、ゾーンのセルの各行及び列のための複数の媒体接続パスを有することが好ましく、更に、各行及び列に対し、それらを４つ有することが好ましい。各媒体接続パスは、１以上のセルの出力及び／又は入力と選択的に接続可能である。
【００１３】
好ましくは、半導体集積回路は、更に、水平及び垂直にそれぞれゾーンを横切って延在する水平及び垂直バスからなるグローバル経路指定リソースからなり、そして、それは、ポートセルとそして互いに接続可能である。それらは、セルに対し接続可能でないこいとが好ましい。適宜、セルの各行及び列に対してこのような付加的なグローバル接続バスが１つ設けて良く、好ましくは、各セルに対し、水平及び垂直バスの間の接続がある。便宜的に、このような付加的なグローバル接続パスは、ｘバスとして呼ばれている。
【００１４】
適宜、水平及び垂直ポートセルを有することができる。ポート配列は、リソースがグローバル線から媒体線を通し、それによって経路指定のためにセルの使用を有する必要なしにセル内へ経路指定されることを可能にし、それによって、機能のために利用可能なセルを残している。
【００１５】
ポートセルの使用は、また、一般的な相互接続構造（グローバル及び媒体バス）を特別な相互接続構造、例えば、クロック及びトライステートと相互接続させる際に有利である。
【００１６】
したがって、回路は、便宜的には、更に、好ましくはクロックパッド間からアレイの上下にわたり延在する垂直クロックバス（前記８本の線を備える）からなるクロック分配チャネルと、クロックパッドの間からアレイの両側にわたって延在し、垂直バスと相互接続する水平クロック分配脊柱（前記８本の線を備える）とからなる。好ましくは、各ゾーン（適宜水平クロック脊柱から都合良く取り外される）ごとに垂直クロック分配脊柱があり、それによって、クロック及びリセット信号は、そのゾーンの垂直ポートセルに分配される。好ましくは、代用のコアセルは、クロック及びリセット信号線を有する。バッファは、適宜クロック信号分配線に分配される。
【００１７】
信号路の更なる長所は、水平ポートセルを備える専用の接続線から現れ、特に、ワイヤードＯＲバス（前記５）は、各ゾーンを横切って走り、そして、ワイヤードＯＲコアセルと直接接続する。好ましくは、ワイヤードＯＲコアセルの接続は、確かな（制限された）数のグローバルバスに形成されることができ、例えば、水平ポートセルの方法による。その上の有利な特徴は、水平ｘバスと前記３つの水平グローバルバスの間にワイヤードＯＲを有することである。プルアップは、ＷＯバスに対して、例えば、水平ポートセルにおいて有利に設けられ、そして、グローバルバスのプルアップは、垂直内部１／４領域において適宜位置される。
【００１８】
ポート配列によって与えられる好適な接続の規定は、集積回路の他の特徴と同時に更に以下に説明される。
【００１９】
前記他の見地によれば、本発明は、コアセルのマトリクスアレイからなる構成可能な半導体集積回路を提供し、各コアセルは、共通に、第１の単純な機能及び少なくとも１つの補助的な機能を有し、そして、少なくとも２つの異なった補助的な機能があり、コアセルは、コアセルのマトリクスアレイからなるタイルにグループ化され、そこにおいて、各タイルは、それぞれ異なった補助的な機能の内少なくとも１つを有している。
【００２０】
タイルは、アレイ全体より小さいコアセルのマトリクスアレイからなる。タイルのセル内部の補助機能の配列は、実質上異なっている。結果として、コアセルは、配列されてアレイを一様に覆う。
【００２１】
前記他の見地の本発明は、前記英国特許明細書第２１８０３８２号において開示された回路構成を備えた特定の出願を有している。したがって、その出願において、前記他の見地は、それぞれ個別のサイト又はセルに複数の論理回路が形成された領域からなる構成可能な半導体集積回路によって限定され、各前記論理回路は、共通に、制限された単純な論理機能能力を有し、それ自身単純な論理機能を実行することのみ可能であり、そして、セルは、その導電状態に従って、それぞれ選択可能な（ローカル）直接接続パスを与える論理回路の入力と出力の間の制限された信号変換システムを有し、それらのパスは、それぞれの前記論理回路の出力からいくつかの他の前記論理回路の第１セットの入力へ及びその入力からいくつかの他の前記論理回路の第２セットの出力へ延在し、論理回路の各第１セットは、いずれの他の論理回路の第１セットとも異なり、そして、論理回路の各第２セットは、いずれの他の論理回路の第２セットとも異なり、集積回路は、更に、それぞれ別個のサイト又はセルにおいて、制御手段によって選択的に制御される付加的な任意の選択可能回路構成からなっていて、それぞれのセルが選択された２つ以上のうちの１つの方法において動作することが可能であり、そして、そこにおいて、複数の異なった任意の回路構成があり、また、そこにおいて、セルは、以下タイルと称するグループの中に配置されて、各タイルは、少なくとも１つのそれぞれ異なった回路構成を有している。
【００２２】
２以上の方法から選択された１つの方法は、各セルに対して共通で単純な論理機能又は任意に選択可能な回路構成によって与えられる選択された補助機能からなる。タイルのセルの内部における補助機能の配列は、実質的に異なり、そしてセルの結果として生ずるタイルが配列されて、アレイを一様に覆う。
【００２３】
この見地によれば、外部的に同一なセルを備えた一様のアレイを備え、一様の相互接続構造をセルの機能にかかわらず用いることができる。相互接続は、タイル内部の全てのセルに対して同一である。使用する際、自動レイアウトツールは、共通の機能のみを使用する場合、どちらの機能するセルサポートであるかを認識し、アレイは完全に一様に処理されることができる。すなわち、補助機能が用いられない場合、アレイは、単純な第１の機能の一様なアレイである。アレイ内部に、機能の体系がある。主要機能のみが用いられるほとんどの論理機能を実行することが可能である。すなわち、単純なセルであって、例えば、それは入力上にプログラマブルな反転を備えたＡＮＤゲートであるが、これはとても不効率である。一様な基本アレイの能率を改善するため、補助機能によって覆う。補助的な機能は、主な機能を用いることによって生み出される機能の最適な実行に該当する。この体系を用いることによって、自動レイアウトツールは、ほとんど共通的でなく用いられる第２機能のわずかに粗雑な対象と共通な機能を目的とする配置のための、フレキシブルで一様な対象を有している。二次的な機能は、設計を完了するために、それら自身で用いられることはできない。機能の体系は、異なった論理機能の任意の分配に対抗するよう好適化される。
【００２４】
付加的又は補助的な機能は、アレイの全体にわたって分配される。共通的に用いられる機能のグループは、ゲートアレイの設計の範囲内において、それらの発生頻度に基づいて選択される。選択された機能のグループは、タイルとしてのアレイの全体にわたって分配され、それは、アレイ上の規則的なパターンで繰り返される。主機能の自動レイアウト配置の対象はセルであり、一方第２の機能の配置の対象はタイルである。タイルは、粗雑な対象であるが、それは、まだ、アレイの全体にわたって一様なリソースである。
【００２５】
一実施例において、共通で単純な論理機能は、ＮＡＮＤゲートである。好ましくは、任意の選択可能な回路構成は、ワイヤードＯＲ出力バッファの任意の機能を与え、それは、この明細書の目的、すなわち、ＸＯＲ、Ｄ型フリップフロップ（リセット及びイネーブルを有する）及びラッチ機能（リセット及びイネーブルを有する）のための機能として見做される。それ故、４つの異なった補助的な機能が利用でき、上記の機能は、選択された（好適な）補助的機能である。上述したように、各タイルは、それぞれ利用可能な補助機能を少なくとも１つ有している。いくつかのセルは、付加的な回路構成を有することができ、例えば、２入力１出力マルチプレクサ又は高速桁上げ論理のようなより高いレベルの機能を確立するタイル配列の効力によって容易にする。
【００２６】
これらの補助的機能は、選択される。なぜなら、それらの機能は、一般的に要求され、そして他の場合は、いくつかの基本的機能のセルを構成することによって到達されるからである。集積回路の構成に使用され、所望の実行をするために必要な異なる補助的機能が多数であるため、いくつかの補助的な機能は、他より頻繁に要求される。それ故、これを反映するタイルに利用可能な異なった補助的機能の数を有することが好ましく、したがって、タイル毎に２つのＸＯＲ機能を有することが好ましい。更に、２つの機能（好ましくはＤフリップフロップ及びラッチ）を任意に提供する１つのセルを有することで、有利な構成をより小さなタイル構成によって達成できる。
【００２７】
好適なタイルは、好ましくは、２×２のセルのマトリクスとして配列された４つのセルからなり、そしてそれ故、好適な実施例において、一方、それぞれのセルに対し、１つの異なった補助的機能が概念的に存在するにもかかわらず、ＸＯＲ機能を提供する２つのセルを有することが好ましく、１のセルは、ワイヤードＯＲ機能を提供し、１のセルは、Ｄフリップフロップ又はラッチ機能の選択を提供する。各セルは、例えば、ＮＡＮＤゲートのような利用可能なその基本的機能を有している。
【００２８】
上記好適な補助機能の分配を有する２×２のセルの好適な配置は、例えば、加算器、カウンタ及びマルチプレクサのような有効なより大きな素子を本質的に形成するような配置である。
【００２９】
上述したように、好適な応用例に関して各セルは、いくつかのセルのみの間の直接ローカル相互接続を提供する制限された信号変換システムを有している。しかし、タイル配列は、この特別に制限された伝送システム無しに、回路内において用いられることができることが理解できる。好ましくは、集積回路は、本発明の前記一見地によれば、上記及び以下に開示されるように、付加的な接続リソースを有する。
【００３０】
本発明の実施例を、今、添付図面を参照して更に説明する。
【００３１】
【実施例】
まず、図１について言及する。これは、本発明の実施例における構成可能なロジックアレイの体系的な構成を示す概観図である。図示された実施例のアレイは、１０，０００個のコアセルＣＣよりなり、それらのすべては、単純なＮＡＮＤゲートとして使用されることができる。便宜的に、以下の説明は、行及び列からなるセルの規則的なアレイについて述べる。（図６及び７を参照して更に以下で説明する）関連したポートセルを備えた１０×１０のコアセルＣＣからなるマトリクスアレイは、１つのゾーン１１（図５（ａ）参照）を構成し、図示された実施例においてこのゾーン１１が１００個ある。５×５のゾーンからなるマトリクスアレイは、１／４領域１３を構成する。図示された実施例において、１／４領域は、２×２のマトリクスアレイに配列される。１／４領域相互のスイッチ（概して符号ＳＧによって示される。図８参照）は、隣接した１／４領域の間に設けられる。アレイは、また、ブロック１７によって示されるユーザー入出力セルが設けられ（図１）、図示された実施例は、その入出力セルをサイドごとに５０個有している。また、入力／出力マルチプレクサ１８が設けられている。回路は、また、クロック構造（クロックパッドＣＰ及びクロックバスＣＢを含む）を有しており、それは、図９（ａ）及び図９（ｂ）を参照して更に説明される。
【００３２】
図２（ａ）及び図２（ｂ）に言及し、図式に示すと、以下タイルＴと称する４つのコアセルのグループがあり、２×２のマトリクスアレイ中に配列される。各セルは、２入力ＮＡＮＤゲートＮ１と、入力側のマルチプレクサ手段Ｍ１、２、３及び４と、各マルチプレクサＭ１、Ｍ２、Ｍ３、Ｍ４の間のインバータＩ１、Ｉ２とからなる。各セルは、また、出力マルチプレクサＭＯを有している。図２（ａ）において図で示された回路構成によって表現されるような単純なＮＡＮＤゲートとして用いられる各コアセルの構成に加えて、各コアセルは、余分な機能ボックス（ｆｎ）を有し、それは、構成に基づいて選択されることができる。そこには、利用可能な複数の異なる機能があり、各タイルは、少なくとも１つの利用可能な機能を含んでいる。タイルを構成する４個のセルは、それぞれ数字の１、２、３及び４によって示され（図２（ａ）、図２（ｂ）参照）、異なる型のコアセルであることを示している（すなわち、ＣＣ−１、ＣＣ−２、ＣＣ−３、ＣＣ−４）。図示された実施例において、タイプ１のセルに利用可能な選択的機能は、ワイヤードＯＲ構成であり、回路構成を有するＸＯＲである。タイプ２のセルに利用可能な付加的な機能は、その上、半分の２入力１出力マルチプレクサ又は高速桁上げ論理を提供する。ＣＩＮ入力は、タイルのタイプ４のセルの下方から運ばれる。ＣＯＵＴ出力は、タイプ４セルの上方への入力である。ＣＩＮ及びＣＯＵＴ信号は、第１の桁上げ論理を形成する。図示された実施例におけるタイプ３セルは、２つの択一的に利用可能な機能を有している。すなわち、Ｄフリップフロップ又はラッチ（それぞれリセット及びイネーブルを有する）である。タイプ４セルは、また、その択一的機能であるＸ−ＯＲ機能を有し、そして、他の半分の回路構成を付加的に有して、２入力１出力のマルチプレクサ又は高速桁上げ論理を提供している。マルチプレクサ及び高速桁上げの二者択一的機能には、２つのコアセルが必要であるため、タイプ２及びタイプ４セルの回路構成は、共に使用される。本願に関して、タイプ１セルのワイヤードＯＲ出力ドライバは、代用の機能とみなされるが、厳格にいうと、他の機能という意味において本当の代用機能ではない。図２（ｂ）は、コアセルの４つのタイプに利用可能な機能の回路的表現を示している。
【００３３】
タイルを上述したようにゾーン状に構成し、そして、ゾーン内部の接続に、図３を参照して更に説明されるローカル相互接続が用いられ、又はゾーンにおけるどこかへの媒体群相互接続が用いられる。後者は、各ゾーンの縦及び幅方向に走る水平及び垂直な媒体バスＭからなっており（セルの行及び列ごとに４）、これらは、Ｍ１、Ｍ２、Ｍ３、Ｍ４として示されている。各ゾーンの端部におけるポートセル（ＶＰＣ及びＨＰＣ）（図５（ｃ）、図５（ａ）、図５（ｂ）、図６及び図７）は、媒体バスを経て隣接するゾーン又はグローバルバスネットワークへの接続を行う。水平及び垂直のｘバス（符号ｘ）（図５（ａ）、図５（ｂ））は、また、各ゾーンの縦及び幅方向に走り（セルの行及び列ごとに１）、各コアセルにおける（図示しない）スイッチに関して、それらは、これらのバス上に直角の方向転換を行うために用いられる。グローバルバスＧ（図５（ａ））は、各１／４領域の縦及び幅方向に走り、例示の実施例において、Ｇ１、Ｇ２、Ｇ３及びＧ４として表示されるコアセルの行及び列ごとに４つ存在する（図５（ａ）、図６及び図７）。必要に応じて、１／４領域の間のスイッチＳＧ１．．．ＳＧ４（図８）は、グローバルバスがデバイスの全体の長さにわたって走ることを可能にする。
【００３４】
全てのデバイスは、４個の１／４領域を有するが、各１／４領域におけるゾーンの数は、あるデバイスと他でとは異なって良いということが着想できる。しかし、各セルに１０×１０のコアセルからなるマトリクスを有することが望ましい。
【００３５】
アレイに利用可能なグローバルリソースは、グローバル相互接続線Ｇ１．．．Ｇ４と、協働するスイッチＳＧ１．．．ＳＧ４とからなる。付加的な文字のＶ及びＨは、あらゆるところで使用されているが、場合によって、垂直及び水平の接続、セル及びスイッチ等を表示する。グローバルリソースは、また、以下に更に説明される上記ｘバスと、グローバルリソース及びゾーンリソースの間を接続するポートセルとからなる。各ゾーンの上部に沿って１０個のポートセル（垂直ポートセルＶＰＣ）と、右側に沿って１０個のポートセル（水平ポートセルＨＰＣ）とがある。媒体バスＭ１．．．Ｍ４を介するゾーンの内の経路指示リソースとグローバルリソースとの間の接続は、ポートセルを介して唯一可能である。ポートセルはまた、隣接するゾーン中の媒体バスの間の接続を維持し、かつ、以下に更に説明されるように、クロック及びトライステートネット配置のために用いられる。
【００３６】
図７は、どのようにゾーンとグローバルバスが垂直ポートセルＶＰＣに接続されるかを示す。ポートセルは、対をなして配列され、コアセルタイルにより整列される。４つの経路が可能であり、各ポートセルマルチプレクサＡ及びＣは、それぞれの経路を維持し、マルチプレクサＢ（Ｂ１及びＢ２で示されている）は、２つの個別の接続を維持する。ゾーン媒体バスの２つ（Ｍ１及びＭ２）は、マルチプレクサＡ及びＣを介して、グローバル及びｘバスへの接続に用いられる。加えて、タイルにおける隣接した列からのＭ１及びＭ２を、また、マルチプレクサＡ及びＣに接続する。この構成は、ポートセルの複数組の間の交差接続を可能にする。マルチプレクサＡ及びＣは、また、Ｍ１／Ｍ２、すなわち、タイルにおける隣接した列から列におけるＭ１／Ｍ２から上記ゾーンにおけるＭ３／４からのバッファ付接続を提供する。他の２つのゾーン媒体バス（Ｍ３及びＭ４）をマルチプレクサＢ１及びＢ２に接続する。マルチプレクサＢ１及び２は、上記領域におけるＭ３又はＭ４への２つの独立のバッファ無しリンクを可能にする。Ｍ３及びＭ４は、プログラマブルツイストを用いることによって置換可能である。ゾーン間の高速接続が要求される場合、これらのゾーン間接続を用いることができる。
【００３７】
代替ポートセルは、クロック（ＣＬＫ）又はリセット（ＲＳＴ）マルチプレクサのいずれかを有している。これらは、Ｄフリップフロップ及びラッチコアセル、即ち、タイプ３セルへの専用のクロック及びリセット線用のソースを選択する。クロック又はリセットマルチプレクサは、クロック及びリセットのプログラマブルな反転を提供する。
【００３８】
図７（ａ）は、アレイの上部又は底端部における接続を示す。上端部において、垂直ポートセル（ＶＰＣ）への接続は、入力／出力マルチプレクサを介して入力／出力セルを伴う。図中、ポートセルの隣接した各組毎に、２つの７：１マルチプレクサと、１つの２：１マルチプレクサがある。２つの水平ポートセルから現れる線は、図７（ｂ）のそれらに対応し、各ポートセルが、それぞれの７：１マルチプレクサと接続することがわかる。加えて、それぞれのポートセルからの２つのｘバスは、制御回路と導通している。２：１マルチプレクサへの分枝を有する。
【００３９】
アレイの底端部において、ゾーンの境界を越える線は、また、マルチプレクサを経て、入力／出力セル１７と接続される。２つの隣接するセルは、また、それぞれの７：１マルチプレクサの１つと、共通の２：１マルチプレクサの１つとからる。線は、グローバル線（Ｇ１．．．４）と、ｘバスと、媒体相互接続線Ｍ３及びＭ４とからなる。それぞれのｘバスは、上端部で、２：１マルチプレクサに分枝する。それぞのケースにおいて、１つの７：１マルチプレクサは、出力セル１７にＯＵＴを供給し、入力セル１７からＩＮが供給される。
【００４０】
図示された実施例において、端部における入力／出力接続は、ゾーン間の接続を反映している。これは限定することを意図しておらず、単に一つの例であり、入力／出力マルチプレクサへの接続は、より包括的なものである。例えば、媒体相互接続線以外のもので、Ｍ３、Ｍ４の代用とすること又はそれらの補足をすることができる。図示された実施例において、媒体相互接続線Ｍ１、Ｍ２は、各ゾーンの最も下のセルにおいて終結している。すなわち、それらは、ゾーン境界を越えることはない。
【００４１】
一実施例によれば、アレイの右又は左端部の入力／出力セルへの接続は、図７（ｂ）の構造に対応する図６に示されるように、水平ポートセル（ＨＰＣ）への接続を反映しており、隣接したセルの各組用として２つの７：１マルチプレクサを及びｘバス用として２：１マルチプレクサを利用している。
【００４２】
今、第１クロック構成を説明する。第１クロックは、一般的なリソース上にクロックパッドへの経路指定を行うことによって、８つの特別目的クロックパッドＣＰを経て又はアレイからデバイスの外部に発生する。クロックパッドＣＰは、それぞれの１／４領域の角部に位置しており（図１参照）、より詳しくは、チップレベルの図である図９（ａ）を参照して図示されている。クロックバスＣＢは、上部及び底部のクロックパッドＣＰの間を垂直に走り、アレイの両側に対し水平方向のクロックパッドの間を走る水平クロック脊柱ＨＣＳ（８本の線を有する）と接続される。中央クロックバッファＣＣＢは、垂直クロックバスＣＢと水平クロック脊柱又はバス（ＨＣＳ）の交差点に配置される。合計８つのグローバル信号（クロック又はリセットクロック）は、運ばれることができるが、これらは、内部で又は外部で発生され得る。いずれの正常なユーザーＩ／Ｏ入力信号は、また、単に内部的にそれをクロックパッドの１つへの経路指定することによって、第１クロックとして用いられることができる。水平クロック脊柱は、様々なポイントでタップが外されており、多数の垂直クロック脊柱ＶＣＳを駆動する。その垂直クロック脊柱ＶＣＳは、隣接するゾーンの間を走り、アレイゾーンの列ごとに８つのグローバルクロック信号の１の垂直なチャネルを提供する。加えて、Ｉ／Ｏゾーンのためのデバイス左右両側への均等な垂直チャネルがある。アレイの上部及び底部へのＩ／Ｏゾーンを、アレイを介して上下へ運ばれる垂直クロック分配チャネルへ接続する。第１クロック及びリセット信号は、ゾーンクロック及びリセットセルを経た各ゾーンの垂直ポートセルへの入力である。８−２マルチプレクサ（図９（ａ））は、信号をＶＣＳから垂直ポートセルＶＰＣへ分配し、図７に関連して説明されるように、選択的コアセルＣＣは、クロックスイッチ及びリセットスイッチを有し、それによってクロック（ＣＬＫ）又はリセット（ＲＳＴ）信号は、ゾーンを介して垂直に分配されることができる（図９（ｂ）参照）。
【００４３】
第２クロックは、また、回路の従来の経時的リソースを用いることによって提供される。経時指定コンブは、水平的な脊柱及び垂直的な歯よりなるソフトウェアによって発生する。脊柱及び歯は、グローバル相互接続上に経路指定され、ｘバススイッチを経て接続される。グローバル相互接続は、１／４領域スイッチを横切って延在する。クロックは、ゾーン及び垂直ポートセル（プログラマブル信号反転を提供する）を経てゾーン内へ入力され、クロックは、第２信号と同じ列にあるフリップフロップに唯一接続されることができる。第３のクロックはまた、従来の経時的リソースを使用し、そして、ゾーン及び垂直ポートセルを介してゾーン内へ入力することによって提供されることができ、相互接続のいずれのレベルにおいても経路を定めることができる。
【００４４】
図６は、水平ポートセルＨＰＣの詳細を図示している。これらは、上述の垂直ポートセル同様、グローバル及びｘバス接続媒体を提供する。第１クロック及びリセット信号は、垂直コアセルからコアセル列の下方へ単に配置されている故、水平ポートセルは、クロック／リセットロジックを含まない。その代わりとして、それは、トリステートバスを支持する。トリステートは、供えられた水平バスを、水平グローバル相互接続を加えたゾーン（ＷＯバス）内部で用いることによって実現される。タイプ１のセルの補助機能からのワイヤードＯＲは、専用の水平ＷＯバスを経て水平ポートセルに接続される。ＷＯバスを、水平ポートセル中のマルチプレクサＣに接続する。標準相互接続のための内部マルチプレクサは、垂直ポートセルのためのそれらと同一である。
【００４５】
ゾーン内部の機能タイルは、コアセル行の半分のみが、ワイヤードＯＲドライバを有するコアセルを含んでいることを意味する。したがって、ゾーン毎にたった５つのワイヤードＯＲしかない。このことは、２つのタイプのポートセルがなければならないことを意味し、１つはポートセルに接続するゾーンワイヤードＯＲバス（タイプ１）であり、もう１つはそれがないもの（タイプ２）である。タイプ１の水平ポートセルからのゾーンワイヤードＯＲバスは、線Ｆによって示されるように、タイプの２のセルへ供給される。これは、ＷＯバスを、行毎に水平グローバルバス内へ運ぶことができることを意味している。ｘバスはまた、グローバルバス上へのワイヤードＯＲ接続を行うことができ、ワイヤードＯＲバス間の垂直ステップを可能にする。この接続は、必要に応じて反転され、信号の意味を保持する。
【００４６】
グローバル内部接続に関し、水平及び垂直グローバルバスは、そのポートセルを経て、それぞれのゾーンに接続する各１／４領域を横切って走る。図５（ｃ）、図５（ａ）、図６及び図７参照。グローバルバスを、デバイスの周辺で、Ｉ／Ｏセルに接続する。
【００４７】
２００のユーザーの構成可能なＩ／Ｏセル１７があり、配列され、その結果、それらは、デバイスの端部の周りの２つのコアセル毎に対の一方１をピッチする。１つのコアセルの行又は列からのグローバルバス、媒体バス及びｘバス（Ｇ１．．．Ｇ４、Ｍ１．．．Ｍ２又はＭ３．．．Ｍ４、Ｘ）は、入力として使用され、隣接する行又は列からのＧ１．．．Ｇ４、Ｍ１．．．Ｍ２又はＭ３．．．Ｍ４、Ｘは、出力として用いられる。８ビット周辺バスは、Ｉ／Ｏセルによってアクセスされるデバイス全体の周囲を走る。各Ｉ／Ｏセルは、８ビットのいずれも読込み又は書込みすることができる。周辺バッファに書き込む際、ワイヤードＯＲバッファは、任意に選択されることができる。
【００４８】
再び、図５（ｃ）を参照する。１つのゾーンの基本的構成は、図７及び図６を参照して説明される垂直ポートセルＶＰＣ及び水平ポートセルＨＰＣを示すことによって図示される。ゾーンＣＬＫ／ＲＳＴマルチプレクサも図示される。図３を参照すると、各セルのローカル相互接続に関し、各コアセルの上下入力マルチプレクサ（Ａ及びＢ）は、ローカル相互接続のネットワークを用いる近くのセルの出力に接続されることができる。これは、セル間の最も早い接続を提供する。それ故、図示された実施例において、マルチプレクサＡは、セルＵ、ＬＬ、Ｆ、ＦＢ及びＦＦの出力をコアセルＣへ入力し、一方、マルチプレクサＢは、セルＵＵ、Ｌ、Ｆ、ＦＢ及びＦＢＢの出力をコアセルＣへ入力する。それ故、図示の実施例において、各セルは、その８つの最も近い垂直の隣のものと接続する。各セルＣは、ローカル接続の可能性のセットを有している。すなわち、我々の英国特許明細書第２１８０３８２号において説明されていることによって、各セルを、いくつかの他のセルのみと接続する。
【００４９】
図４は、どのように媒体相互接続が、接続のためにローカル相互接続では不可能なゾーン内部の相互接続のために使用されるかを図示している。媒体バスはまた、地域間接続のために用いられる。なぜなら、それらがポートセルに接続しているからである。コアセルの行及び列毎に４つの水平媒体バス及び４つの垂直媒体バスがある。全ての媒体バスは、ゾーンポートセルに接続されるが、図示された実施例において、２つのみが、グローバル経路指定ネットワークへの接続に用いられることができ、これらを、Ｍ１及びＭ２又は外部媒体バスと称する。Ｍ３及びＭ４”内部”媒体バスは、ポートセルを介して、全ての４つの隣接するゾーンへの接続のために用いられる。このことは、図６及び図７を参照することにより明らかになるであろう。
【００５０】
コアセルにおける２つの入力マルチプレクサの各々は、２つの媒体バスからの接続を提供する。コアセル出力マルチプレクサを、４つの媒体バスへ接続することができる。したがって、各個別のコアセルは、各セルを横切る８つの媒体バスの半分と単にアクセスすることができる。これを補償するために、バス接続のタイルがあり、２つの異なった接続のセットを用い、コアセル機能タイルと類似の２×２のタイルで繰り返される。それ故、図示された実施例にとって、タイルにおける各コアセルは、以下の表１において説明されるその水平及び垂直媒体バスに接続される。
【００５１】
【表１】

【００５２】
図１０は、相互接続の実例となる目的の体系を図示し、３つの相互接続構造を示している。すなわち、第１が、２〜３個のセルの範囲を単に有し、ポートセルへ接続不可能なローカル相互接続構造であり、第２が、単一のゾーンの範囲を単に有し、ポートセル及びコアセルに直接接続可能な媒体相互接続構造（Ｍ）、そして、第３が、アレイ全体にわたり延在することができるが、コアセル（ＣＣ）へは接続不可能なグローバル相互接続（Ｇ）である。これらの相互接続の３つのレベルは、アレイを複数のゾーンに区分するポート配列の存在によってもたらせられるであろうことは明らかである。相互接続のグローバルレベルは、相互接続の媒体及びローカルレベルから、ポート配列によって分離される。
【００５３】
【発明の効果】
以上説明したように、本発明の構成可能ロジックアレイによれば、予め予測されることがない配列に付加的接続リソースを設けることにしたため、また、異なる型の一連のセルを設けてアレイ状に配列することにしたため、アレイの総合的な利用を増進することができる。
【図面の簡単な説明】
【図１】構成可能ロジックアレイの分類体系的な構造の概略図である。
【図２】（ａ）は、図１のアレイにおいて使用される４つのセルのタイルの基本的機能の回路図である。（ｂ）は、（ａ）の４つのセルのタイルのそれぞれのセルのための代用機能の回路図である。
【図３】セル間のローカル接続の一実施例を示す回路図である。
【図４】タイルからなる４つのセルに対する媒体接続パスの１つの連続を示す回路図である。
【図５】（ａ）は、セルのゾーンを示す概略図である。（ｂ）は、セルのゾーンの角を説明する概略図である。（ｃ）は、セルのゾーン並びに連合した垂直及び水平ポートセルを示す概略図である。
【図６】水平ポートセルを経て形成された接続の詳細を示す回路図である。
【図７】（ａ）は、アレイの上部及び底部の縁に垂直ポートセルを経て形成された接続の詳細を示す回路図である。（ｂ）は、垂直ポートセルを経て形成された接続の詳細を示す回路図である。
【図８】１／４領域間の接続の詳細を示す概略図である。
【図９】（ａ）は、第１クロック構造を示す概略図である。（ｂ）は、（ａ）のクロック構造のより詳細を説明する概略図である。
【図１０】本発明において設けられた相互接続の体系を示す概略図である。
【符号の説明】
１１ ゾーン
１３ １／４領域
ＣＢ クロックバス
ＣＣ コアセル
ＣＰ クロックパッド
Ｇ グローバル接続パス
ＨＰＣ、ＶＰＣ ポートセル
ＨＣＳ 水平クロック分配脊柱
Ｍ 媒体接続パス
Ｔ タイル
ＶＣＳ 垂直クロック分配脊柱
Ｘ 垂直バス

Claims (27)

1. 個別のサイト又はセル（ＣＣ）状に複数の論理回路が形成された領域からなる半導体集積回路であって、マトリクスアレイを限定し、セルのマトリクスアレイは少なくとも複数のゾーン（１１）へ細分化され、各ゾーンは、前記セルの１つのマトリクスアレイからなりかつ更に各ゾーン毎のポート構造（ＶＰＣ、ＨＰＣ）からなり、体系的な経路指定リソース構造を有する半導体集積回路であって、（ｉ）グローバル接続パス（Ｇ）であって２以上のゾーンにわたって連続的に延在しかつ少なくともいくつかのゾーンのポート構造と選択可能な接続を有するものと、（ｉｉ）媒体接続パス（Ｍ）であってポート構造から延在しかつある１つのゾーンにおける少なくともいくつかのセルと選択的に接続可能なものと、（ｉｉｉ）ローカル直接接続パスであって各セル毎にセルの入出力間の制限された信号変換システムからなるローカル直接接続バスとからなり、各セルは導電状態に関し選択可能であり、それらのパスは前記論理回路毎にその出力から他の前記論理回路のいくつかの第１の組の入力にわたり延在しかつその入力から他の前記論理回路のいくつかの第２の組の出力にわたり延在し、論理回路の各第１の組は論理回路の他の第１の組のいずれとも異なり、かつ論理回路の各第２の組は論理回路の他の第２の組のいずれとも異なる半導体集積回路。
2. ゾーンは、マトリクスアレイ状に配列され、複数のゾーンは１／４領域を限定し、集積回路はマトリクスアレイ状に配列された複数の１／４領域を有する請求項１記載の半導体集積回路。
3. １つのゾーンに１０×１０のセルがあり、１／４領域に５×５のゾーンがあり、２×２の１／４領域がある請求項１記載の半導体集積回路。
4. グローバル接続パス（Ｇ１．．．４Ｈ，Ｇ１．．．４Ｖ）は複数のゾーンにわたって水平及び垂直に延在し、複数のグローバル接続パスが、１つのゾーン内のセルの各行及び各列毎にある請求項１記載の半導体集積回路。
5. 複数の媒体接続パス（Ｍ）が１つのゾーンのセルの各行及び各列毎にあり、各媒体接続パスは、１以上のセルの出力及び／又は入力と選択的に接続可能である請求項１記載の半導体集積回路。
6. 半導体集積回路は、グローバル経路指定リソースであって、１つのゾーンを横切りそれぞれ水平及び垂直に延在する水平及び垂直バス（Ｘ）からなり、かつポートセルと及び互いに各セル毎に接続可能であるが、セルとは接続不可能であるグローバル経路指定リソースを更に含む請求項４記載の半導体集積回路。
7. 更に水平及び垂直ポートセル（ＨＰＣ、ＶＰＣ）からなり、そのポート配列はリソースがグローバル線から媒体線へ経路指定され、それによってセル内へまで至ることを可能にする請求項１記載の半導体集積回路。
8. 一般的な相互接続構造（グローバル及び媒体バス）が例えばクロック及びトライステートのような特別な相互接続構造とポートセルによって接続可能である請求項１記載の半導体集積回路。
9. 更にクロック分配チャネルであって、クロックパッド（ＣＰ）間をアレイの上部及び底部にわたり延在する垂直クロックバスからなるチャネルと、水平クロック分配脊柱（ＨＣＳ）（８線を有する）であって、クロックパッドの間をアレイの両端にわたり延在しかつ垂直クロックバスと交差する脊柱とからなり、各ゾーン毎１つの垂直クロック分配脊柱（ＶＣＳ）があり（各ゾーンは水平クロック脊柱から便宜的にタップオフされ）、それによってクロック及びリセット信号がそのゾーンの垂直ポートセルへと分配される請求項１記載の半導体集積回路。
10. コアセルは１つおきにクロックとリセット信号線とを有する請求項１記載の半導体集積回路。
11. 各セルは共通の論理機能及び少なくとも１つの補助的機能を有し、少なくとも２つの異なる補助的機能があり、コアセルはコアセル（ＣＣ）の１つのマトリクスアレイからなるタイル（Ｔ）状にグループ化され、各タイルは異なる補助的機能の各々の内少なくとも１つを有する請求項１記載の半導体集積回路。
12. 異なる補助的機能はワイヤードＯＲ、ＸＯＲ、Ｄ型フリップフロップ及びラッチ機能からなる請求項１１記載の半導体集積回路。
13. 水平ポートセル（特にワイヤードＯＲバス（５））を備えた専用の接続線であって、各ゾーンを横切って走りかつワイヤードＯＲコアセルと直接接続する接続線を更に含む請求項７記載の半導体集積回路。
14. ワイヤードＯＲバスは予め定められ、制限された数のグローバルバスへ水平ポートセルを介して接続される請求項１３記載の半導体集積回路。
15. それぞれ個別のサイト又はセル状に複数の論理回路が形成された領域からなる構成可能半導体集積回路であって、各前記論理回路は共通に制限された単純な論理機能の能力を有しかつそれ自身単純な論理機能を実現することができ、セルは導電状態に関しそれぞれが選択可能な（ローカル）直接接続パスを提供する論理回路の入出力の間の制限された信号変換システムを有し、それらのパスは前記論理回路毎にその出力から前記論理回路の他のいくつかの第１の組の入力にわたって延在し、かつその入力から前記論理回路の他のいくつかの第２の組の出力にわたって延在し、論理回路の各第１の組は他のいずれの第１の組とも異なり、かつ論理回路の各第２の組は他のいずれの第２の組とも異なり、集積回路は更に各個別のサイト状又はセル状に付加的かつ任意に選択可能な回路構成であって、制御手段によって選択的に制御され得る回路構成からなり、各セルが２以上の方法のうちの選択された１方法で動作することが可能であり、複数の異なる任意の回路構成がありかつセルは以下にアレイ全体より小さいタイル（Ｔ）と称するグループ状に配列され、各タイルは各異なる回路構成のうち少なくとも１つを有し、セルのタイルはアレイを一様に覆うように配列される構成可能半導体集積回路。
16. ２以上の方法のうち選択されたものは各セルにとって共通な単純な論理機能又は任意に選択可能な回路構成によって与えられる補助的機能の選択されたもののいずれかからなる請求項１５記載の半導体集積回路。
17. 共通の単純な論理機能はＮＡＮＤゲートである請求項１１又は請求項１５または１６に記載の半導体集積回路。
18. 任意に選択可能な回路構造又は場合によって異なる補助的機能は、ワイヤードＯＲ、出力バッファ、ＸＯＲ、Ｄ型フリップフロップ（リセット及びイネーブルを有する）及びラッチ機能（リセット及びイネーブルを有する）の機能の選択によって与えられる請求項１５に記載の半導体集積回路。
19. タイル毎に２つのＸＯＲ機能がある請求項１２から１８のいずれか１つに記載の半導体集積回路。
20. １のセルは選択的に２つの機能（好ましくは、Ｄフリップフロップ及びラッチ）を提供する請求項１２、１８又は１９のいずれかに記載の半導体集積回路。
21. タイルは４つのセルからなり、好ましくは２×２のセルのマトリクス状に配列される請求項１２又は１５に記載の半導体集積回路。
22. タイルのセル内部において補助的機能の構成は実質的に異なる請求項１５記載の半導体集積回路。
23. セルのマトリクスは少なくともゾーン（１１）に細分化され、それぞれのゾーンはセルのマトリクスアレイの１つからなり、かつ更に各ゾーン毎のポート配列（ＶＰＣ、ＨＰＣ）からなり、半導体集積回路はグローバル接続パスからなる体系的な経路指定リソース構造を有し、グローバル接続パスは、１以上のゾーンにわたって連続的に延在し、かつ少なくともいくつかのゾーンのポート配列との選択可能な接続を有し、媒体接続パスはポート配列から延在し、１つのゾーンにおける少なくともいくつかのセル及びローカル直接接続パスと選択的に接続可能である請求項１５記載の半導体集積回路。
24. グローバル接続パスは複数のゾーンにわたって水平及び垂直に延在しかつ１つのゾーンにおけるセルの各行及び各列毎の複数のグローバル接続がある請求項２３記載の半導体集積回路。
25. １つのゾーンのセルの各行及び各列毎に複数の媒体接続パスがあり、かつ各媒体接続パスは、１以上のセルの出力及び／又は入力と選択的に接続可能である請求項２３記載の半導体集積回路。
26. それぞれ水平及び垂直に１つのゾーンにわたって延在する水平及び垂直バス（ｘ）からなるグローバル経路指定リソースであって、かつ各セル毎にポートセルと及び互いに接続可能であるがセルとは接続不可能であるグローバル経路指定を更に含む請求項２３記載の半導体集積回路。
27. 水平及び垂直ポートセル（ＨＰＣ、ＶＰＣ）であって、そのポート配列はリソースがグローバル線から媒体線へ経路指定され、それによってセルに至ることを可能にする水平及び垂直ポートセルを更に含む請求項２３記載の半導体集積回路。

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