KR100337282B1 - 4층다이오드의cmos등가회로를사용하는복잡도가감소된이완발진기 - Google Patents

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Abstract

본원은 실리콘 집적 회로의 부분으로서 구성될 수 있는 복잡도가 감소된 이완 발진기에 관한 것이다. 전류 제어 발진기는 증가형 모드로 동작하는 상보형 전계 효과 트랜지스터를 구비한다. 하나의 FET의 드레인은 다른 FET의 게이트에 접속되어 있고 이와의 역도 또한 성립한다. 이로 인한 CMOS 회로는 4층 다이오드로서 기능한다. 저항은 두 트랜지스터의 드레인 사이에 접속되어 있다. 저장 캐패시터는 두 트랜지스터의 소오스 사이에 접속되어 있다. 전류원이 저장 캐패시터를 충전하도록 접속되어 발진기 출력 신호의 주파수가 전류원에 의해 발생된 전류에 의해 결정되도록 한다.

Description

4층 다이오드의 CMOS 등가 회로를 사용하는 복잡도가 감소된 이완 발진기
이완 발진기는 하나 이상의 전압 또는 전류가 매 사이클 동안 적어도 한번 급격하게 변하는 발진기이다. 발진기 회로는 매 사이클동안 에너지가 캐패시터 또는 인덕터와 같은 반응 소자에 저장되고 나서 방출되도록 배열되어 있다. 이러한 충전 및 방전과정은 상이한 시간 간격을 점유한다. 이러한 이완 발진기는 정현파, 예를 들어 톱니 형태의 파형을 갖는 것이 아니라 비대칭 출력 파형을 갖는다. 일반적인 형태의 이완 발진기는 멀티바이브레이터와 단접합 트랜지스터 발진기(uni-junction transistor oscillators)를 구비한다.
가장 오래된 이완 발진기는 도 1에 나타난 바와 같은 네온관을 사용한다. 전압원(12)으로부터의 전류는 저항(14)을 통해 충전 캐패시터(18)로 흐른다. 캐패시터(18)가 네온관(16)의 점호 전압(striking voltage )(Vs)에 도달할 때, 네온관(16)은 갑작스럽게 도통되기 시작하여, 이 과정에서 캐패시터(18)를 방전시킨다. 캐패시터(18)가 네온관(6)의 유지 전압(Vh)까지 방전될 떼, 네온관(16)은 도통되지 않는다. 따라서, 캐패시터(18)는 충전을 재개한다. 이로 인해서 Vs와 Vh사이를 발진하는 톱니 형태의 파형이 된다.
바이폴라 접합 트랜지스터를 기반으로 한 이완 발진기(bipolar junction transistors-based relaxation oscillator)는 네온관이 아니라 바이폴라 접합 트랜지스터를 사용하여 구성될 수 있다. PNP 바이폴라 접합 트랜지스터(20)는 NPN 바이폴라 트랜지스터(22)와 "등을 맞대고(back-to-back)" 접속될 수 있다. 특히, 트랜지스터(20)의 베이스는 트랜지스터(22)의 컬렉터와 접속되어 있고, 트랜지스터(22)의 베이스는 트랜지스터(20)의 컬렉터와 접속되어 있다. 이들 트랜지스터(20, 22)중 하나의 컬렉터-베이스 접합은 제너 다이오드에 의해 표시된 바와 같이 양호하게 규정된 역 항복 전압을 갖는 것이 바람직하다. 제너 항복 전압 보다 아래에서, 컬렉터-베이스 접합은 역 바이어스 되어 도통되지 않는다. 제너 항복 전압보다 위에서, 이 접합은 순방향 바이어스되고 상대적으로 높은 전류를 흐르게 한다. 그러나, 제너 다이오드만으로는 히스테리시스(hysteresis)를 나타내지 못하기 때문에 이완 발진을 발생시킬 수 없다.
그럼에도 불과하고, 도 2의 회로는 어떤 히스테리시스를 나타낸다. PNP 트랜지스터의 컬랙터-베이스 접합 양단의 전압은 진성 제너 다이오드(24)로 표시될 수있다. 이 컬렉터-베이스 접합 전압이 순방향 바이어스 전압보다 낮은 경우, 트랜지스터(20)는 기본적으로 도통되지 않으며, PNP 트랜지스터(20)의 콜렉터로부터 NPN 트랜지스터(22)의 베이스로의 작은 누설 전류만을 나타낸다. 유사하게, NPN 트랜지스터(22)는 작은 컬렉터 누설 전류만을 PNP 트랜지스터(20)의 베이스로 통과시킨다. 저 전류에서, 트랜지스터(20, 22)의 이득은 누설 전류가 확대되지 않도록 1보다 적다. 기본적으로는 트랜지스터는 매우 높은 임피던스, 예를 들면 반드시 비도통 되는 것으로서 보여질 수 있다. 트랜지스터 양단의 전압(V)이 캐패시터(18)가 전압원(12)으로부터 저항(14)을 통해 충전됨에 따라 증가하기 때문에, 제너 또는 항복 전압에 도달할 때, 누설 전류는 매우 급격하게 증가한다. 이러한 보다 높은 전류에서, 트랜지스터 이득은 1보다 크게된다. 결국, 트랜지스터(20)의 베이스로 흐르는 트랜지스터(22)의 컬렉터 전류는 증폭됨으로써 트랜지스터(20)의 구동을 증가시켜 컬렉터 전류를 트랜지스터(22)의 전류보다 크게되도록 한다. 이 보다 큰 컬렉터 전류는 트랜지스터(22)의 베이스로 흐르고 또한 증폭되어, 결국 트랜지스터(22)의 구동을 어렵게 한다. 이들 증가하는 전류는 반드시 "스노우볼(snowball)"이 되는데, 이로인해 상대적으로 높은 전류가 트랜지스터를 통해 흘러 캐패시더(12)를 방전시키도록 한다. 이 전류는 제너 항복의 개시에 의해 시작되고 큰 히스테리시스를 함께 발생시키는 전류 증폭에 의해 방전동안 유지된다.
트랜지스터(20, 22)를 통해 흐르는 전류가 자신들 각각의 이득이 1보다 작은 레벨로 복귀하는 지점까지 캐패시터(12)가 충분히 방전될때(즉, V 값이 감소될때),스노볼 효과는 중단된다. 트랜지스터는 거의 비도통, 즉 캐패시터(18)를 재충전시키도록 하는 저 누설 전류 상태로 복귀한다. 충전, 방전 및 재충전의 사이클은 발진 전압 출력(V)을 발생시킨다.
도 3은 PNP 바이폴라 접합 트랜지스터 및 NPN 바이폴라 트랜지스터가 4층의 PNPN 다이오드를 형성하기 위해 각 트랜지스터의 컬렉터가 다른 트랜지스터의 베이스에 접속될 때 병합될 수 있는 방법을 도시한다. 이러한 4층 구조는 CMOS 집적회로를 만들 때 종종 부수적으로 발생되고, 소위 "기판 래치업(substrate latch up)" 문제를 야기하기 때문에 바람직하지 않은 것으로 간주된다. 따라서, CMOS 제조 과정에서 부수적인 4층 다이오드의 형성을 피하기 위하여 통상적으로 여러 조치가 취해진다. 이러한 4층 장치와 관련된 또 다른 중요한 문제는 자신의 특성을 제어하는 것이 어렵다는 것이다. 다른 말로서, 4층 다이오드가 도통시의 항복 전압은 끊임없이 생산하기 어려운 반도체 재료의 도핑 내용물 및 온도와 같은 독립적으로 제어하기 어려운 변수에 크게 의존한다. 따라서, 이러한 형태의 PNPN 다이오드 구조를 사용하여 형성된 발진기의 출력 특성을 예측하고 제어하는 것이 곤란하다.
따라서, 본 발명의 목적은 CMOS형 구성으로 쉽게 제어될 수 있는 4층 PNPN 다이오드의 등가 회로를 제공하는 것이다. 특히, 본 발명의 목적은 간단한 전류-제어 발진기로서 기능하는 장치를 구성하는 것이다.
본 발명은 실리콘 집적 회로상에 구성하는데 적합한 복잡도가 감소된 전기 발진기를 제공하는 것이다. 증가형 모드(enhancement mode)로 동작되는 P-채널 전계 효과 트랜지스터(FET)는 소오스, 드레인 및 게이트 전극을 구비한다. 증가형 모드로 동작되는 N-채널 전계 효과 트랜지스터(FET)는 상보형 금속 산화물 실리콘(CMOS) 회로에서 상보적인 방식으로 P-채널 전계 효과 트랜지스터에 접속된다. 특히, P-채널 FET의 드레인 전극은 N-채널 FET의 게이트 전극에 접속되어 있고, N-채널 FET의 드레인 전극은 P-채널 FET의 게이트 전극에 접속되어 있다. 제1 캐패시터는 P-채널 및 N-채널 FETs에 접속되어 이 캐패시터가 전류원에 의해 발생된 전류에 응답하여 CM0S 회로를 통해 충전 및 방전을 반복하도록 한다.
전류원에 의해 발생된 전류는 P-채널 및 N-채널 FET가 전류를 도통시키는 점호 전압까지 캐패시터를 충전시키고 P-채널 및 N-채널 FET가 전류를 도통시키는 것을 중단시키는 유지 전압에 이르기까지 캐패시터를 방전시킨다. 근본적으로, 전류원에 의해 발생되는 전류는 발진기에 의해 발생된 출력 신호의 주파수를 제어한다.
저항은 P-채널 및 N-채널 FETs의 드레인 전극사이에 접속되어 있다. 제2 캐패시터는 저항 양단의 분로에서 P-채널 및 N-채널 FETs의 드레인 전극사이에 접속되어 있다. 이 저항은 캐패시터가 점호 전압까지 충전될 때 임계 전압이 상보형 FET를 도통시키는데 충분하게 되도록 두 FETs의 게이트 및 드레인 전극 양단에 전압 강하를 제공한다. 이와는 달리, 발진기 출력 전압이 자신의 유지 값에 도달하는 경우, 저항은 두 트랜지스터의 게이트에 인가된 전압이 각 임계 턴-온 전압(threshold turn-on voltage) 보다 낮게 되도록 한다. 분로 캐패시터는 FETs의 도통 및 비도통 사이에 평활한 천이(smooth transition)를 유지한다.
본 발명을 따른 전류-제어 이완 발진기는 3개의 P-N 접합을 갖는 4층 접합 다이오드와 기능면에서 등가인 상보형 금속 산화물 실리콘(CMOS) 회로를 구비한다.CMOS 회로는 전압원의 정 및 부의(positive and negative) 단자및 저장 캐패시터에 접속되어 있다. 전류원은 전압원의 부의 단자 및 접지(ground)에 접속되어 있다. 전류원에 의해 발생된 전류는 캐패시터를 충전 및 방전하여 전류원 전류에 의존하는 주파수를 제어하여 발진기의 전압 출력이 제어 주파수에서 점호 전압 사이에서 발진하도록 한다. 결과적으로, 본 발명은 비용이 저렴하고 광범위하게 응용될 수 있으며 용이하게 제조되고 제어되는 4층 접합 다이오드를 제공한다.
무선 통신 장치에 본 발명을 응용할 수 있다. 무선 통신 장치는 음향 신호를 검출하는 마이크로폰, 이 마이크로폰에 접속되어 상기 음향 신호를 나타내는 발진기 출력 신호를 발생시키는 복잡도가 감소된 전류 제어 발진기 및 안테나를 통해서 발진기 출력 신호를 기반으로 한 무선 출력 신호를 전송하는 무선 송신기를 구비한다. 디지털 주파수 변조 판별기는 발진기에 접속되어 발진기 출력 신호의 순시 주파수의 디지털 표시의 샘플을 발생시킴으로써, 음성 신호를 디지털하는 간단한 기술을 제공한다.
본 발명은 이완 발진기(relaxation oscillator)에 관한 것이고, 특히 복잡도가 감소된 전류 제어 발진기를 구현하는 상보형 금속 산화물 실리콘(CMOS) 집적 회로에 관한 것이다. 마이크로폰에 의해 검출된 오디오 신호를 주파수 변조 신호로 변환하여 무선 주파수 송신기를 통해서 전송하는데 이러한 전류 제어 발진기가 사용된다.
도 1은 네온관을 사용한 이완 발진기 회로를 도시한 도면.
도 2는 등을 맞대고 접속된 바이폴라 접합 트랜지스터를 사용하는 이완 발진기 회로를 도시한 도면.
도 3은 4층 PNPN 다이오드를 형성하기 위해 PNP 및 NPN 접합 트랜지스터가 반도체 제조시에 병합될 수 있는 방법을 도시한 도면.
도 4는 본 발명을 따른 증가형 모드로 동작되는 CMOS 전계 효과 트랜지스터를 사용하는 이완 발진기의 일예를 도시한 도면.
도 5는 도 4에 도시된 이완 발진기 회로의 출력 신호가 발진하는 점호 전압 및 유지 전압을 도시한 그래프.
도 6은 본 발명의 일 예의 응용으로서 도 4에 도시된 회로에 사용하는 무선 송신기의 다이어그램.
도 7은 본 발명을 따른 증가형 모드로 동작하는 CMOS 전계 효과 트랜지스터를 사용하는 이완형 발진기 회로의 또 다른 예를 도시한 도면.
다음 설명에서, 본 발명의 이해를 용이하게 하기 위해 특정 회로 및 회로 부품에 대해 상세히 설명했지만, 이는 본 발명을 제한하려는 것이 아니라 설명하기 위한 것이다. 그러나, 당업자는 본 발명이 이들 특정의 예시된 실시예와 다른 실시예 및 방식으로 실행될 수 있다는 것을 알 수 있을 것이다. 다른 예에서, 공지된 장치, 회로 및 방법의 상세한 설명은 불필요한 설명으로 본 발명의 설명을 모호하게 하지 않도록 하기 위하여 생략했다. 본 발명이 이완 발진기 회로에 대하여 설명했지만, 본 발명은 이 특정 장치에 제한되지 않는다는 점에 주지해야만 한다.
도 4는 본 발명에 따라 기능 블록(25)으로 표시된 4층 다이오드의 CMOS 등가 회로를 사용하는 발진기 회로(10)를 도시한다. 전압원(VCC)(12)은 캐패시터(18) 및 CMOS 4층 다이오드(25)에 접속되고 노드(34)에서의 전류원(36)을 통해 접지에 접속된다. 노드(34)에서의 전압(V)은 CMOS 4층 다이오드의 상태에 의존한다.
기능 블록(25)에서의 CMOS 4층 다이오드 등가 회로는 N-형 증가형 모드 전계 효과 트랜지스터(EFT)(28)에 접속된 P-형 증가형 모드 전계 효과 트랜지스터(FET)(26)를 구비한다. 트랜지스터(26)의 소오스는 전압원(12)에 대하여 캐패시터(18)의 한 단자에 접속되어 있다. 트랜지스터(26)의 드레인은 트랜지스터(28)의 게이트에 접속되고 트랜지스터(26)의 게이트는 트랜지스터(28)의 드레인에 접속된다. 트랜지스터(28)의 소오스는 노드(34)에 접속되어 있고, 캐패시터(18)의 다른 단자가 또한 이 노드에 접속되어 있다. 저항(30)은 트랜지스터(26, 28)의 게이트/드레인 사이에 접속되고, 노드 전압(V1, V2)을 규정한다. 선택적인 캐패시터(26)는 또한 저항(30)과 병렬로 트랜지스터(26, 28)의 게이트/드레인 양단에 접속될 수 있다. 저항(30)은 CMOS 회로(25)가 자신을 통해 발진 도통(oscillatory conduction)시키는 기기이다. 기능적인 면에서, 저항(30) 양단의 전압 강하는 노드 전압 V1및 V2를 제공하는데, 이 전압 값은 FET(26, 28)가 도통하는지 여부를 결정한다. 특히, 저항(30)은 FET(26, 28) 둘중 하나를 도통시키거나 둘다를 도통시키지 않도록 한다.
저항(30)"R" 값은 전류원(36)으로부터의 전류(I)의 최대값에 대하여 선택되어, 두 트랜지스가 완전히 도통되는 경우에, 전압 강하(IR)가 두 트랜지스터(26 및 28)를 도통 상태로 유지시키는데 충분한 게이트-드레인 바이어스를 제공하지 못하도록 한다. 따라서, 이 회로는 트랜지스터(26) 및 (28)과 저항(30)을 통해 흐르는 전류(I)로 인해 정적 안정 상태를 나타내지 않는다. 한편, 회로는 I 보다 큰 전류가 트랜지스터(26, 28) 및 저항(30)을 통해 흐르는 천이 상태를 나타낼 수 있는데, 이 천이 전류는 캐피시터(18)로부터 일시적으로 인출됨으로써, 캐패시터를 방전시킨다. 적어도 캐패시터(18)가 방전되어 나서 더 이상 과다 전류가 공급되지 않을 때 까지, 이 보다 높은 전류는 도통을 유지시키는데 충분하게 트랜지스터(26 및 28)를 바이어스하는 저항(30) 양단의 전압을 강하시킨다. 이 점에서, 전류는 단지 전류원(36)에 의해서만 공급되는 전류인데, 이 전류원은 상술된 바와같이 R을 적절히 선택함으로써 도통 상태를 유지할 수 없게 된다. 따라서, 트랜지스터(26, 28)는 도통을 중단하고 전류원 전류(I)는 바로 캐패시터(18)로 흘러 재충전 사이클을 수행한다.
(Vcc-V), 즉, 트랜지스터 쌍 양단의 전압이 이들 게이트 임계 전압의 합 보다 크게되도록 캐패시터(18)가 재충전되는 경우에, 트랜지스터는 도통되어 방전 사이클이 반복된다. 충전-방전 사이클의 반복 주파수는 전류원 전류 크기, 캐패시터(18)의 값 및 트랜지스터(26, 28)의 임계 전압에 의해 결정된다. 소자(26, 28, 30)를 구비하는 두 개의 단자 회로(25)는 도통이 갑작스럽게 증가하는 "점호 전압" 및 도통이 갑작스럽게 감소하는 "유지 전류"를 나타내는데, 이에 따라서 4층 다이오드의 특성을 에뮬레이팅한다. 이 회로 동작에 대한 보다 상세한 설명이 후술되어 있다.
저항(30)을 통해 전류가 흐르지 않는 한, 트랜지스터(26, 28)의 게이트/드레인은 동일한 전위, 즉 V1=V2로 된다. FET 트랜지스터(26, 28)의 게이트-소오스 전압이 각각의 임계 전압 보다 아래 인 경우, FET 트랜지스터는 매우 작은 누설 전류만을 통과시킨다. P형과 N형 장치의 임계 전압간을 구별하기 위하여, P형 FET(26)의 임계 전압은 VP로 표시했고 N형 FET(28)의 임계 전압은 Vn으로 표시했다. P형 FET의 소오스-게이트 접합 양단의 전압이 임계 전압(Vp) 보다 작은 한, 트랜지스터(26)는 도통되지 않는다. 유사하게, N형 FET의 게이트-소오스 접합 양단의 전압이 자신의 임계 전압(Vn) 보다 작은 한, 트랜지스터(28)는 도통되지 않는다.
수학적으로 설명하면,
Vcc-V2<Vp(1)이면,
트랜지스터(26)는 도통하지 않는다.
V1-V<Vn(2)인 한,
트랜지스터(28)는 도통하지 않는다. 트랜지스터가 도통하지 않은 경우, 전류가 실질적으로 제로이기 때문에, V1=V2가 된다. 결과적으로 이들 식 (1), 및 (2)은 결합하여 부정 방정식을 유도한다.
즉, Vcc-V<Vp+Vn(3)
이 식은 회로(25)의 비도통에 대한 조건을 규정한다. 그러나,
Vcc-V>Vp+Vn(4)이면,
두 트랜지스터(26, 28)는 도통되고 전류는 트랜지스터(26)의 드레인,저항(30) 및 트랜지스터(28)의 드레인을 통해 소오스로 흐른다. Vcc-V>Vp+Vn인 경우, 전압(V1, V2)은 부정방정식 Vcc-V2<Vp또는 V1-V>Vn 중 하나를 만족하는 설정 지점(settling point)을 발견할 수 없다. 또한, 이들 노드 전압(V1, V2)은 Vcc-V2>Vp및 V1-V>Vn둘다가 참인 지점에서만 설정되어 전류가 CMOS 회로(25)를 통해 자유롭게 흐르도록 한다.
트랜지스터(26, 28)를 통한 전류 흐름으로 인한 저항(30) 양단의 전압은 전압(V1)을 증가시킴으로써, 전압차(V1-V2)를 증가시키는데, 이 차는 트랜지스터(28)를 통해 보다 많은 전류를 도통시키기 위해 트랜지스터(28)에 보다 큰 게이트 전압을 인가하는 효과를 갖는다. 저항(30)을 통과하는 많은 전류는 저항(30) 양단의 전압을 크게 강하시켜, 노드 전압(V2)을 감소시킨다. 보다 적은 V2는 트랜지스터(26)의 게이트에 인가된 전압차(Vcc-V2)를 증가시켜, 트랜지스터(26)를 매우 자유스럽게 도통시킨다. 이 결과는 "스노우 볼 효과" 이다. 트랜지스터(26, 28)가 보다 자유롭게 도통될 때, 보다 큰 전류는 저항(30)을 통해 흐르는데, 이 저항은 훨씬 큰 전류를 트랜지스터를 통해 흐르게 한다. 이상적인 상황에서, 노드전압(V1)은 전압(Vcc)과 같게 되고, 노드 전압(V2)는 V와 같게 되는데, 저항(30)을 통해 흐르는 트랜지스터 전류는 (Vcc-V)/R30이다. 트랜지스터를 통한 전류가 전류원(36)에 의해 발생된 전류(I)보다 크게 되도록 저항(30)값을 선택함으로서, 캐패시터(18)는 방전된다.
두 개의 트랜지스터(26 또는 28) 양단의 전압(Vcc-V)이 Vp또는 Vn보다 작게 감소될 때, 트랜지스터(26 또는 28)중 하나는 게이트-소오스 전압이 도통을 위하여 필요한 임계 전압 보다 작게되기 때문에 도통을 중단한다. 따라서, 저항(30)을 통한 전류 흐름은 감소하여 전압(V1)을 감소시키고 전압(V2)을 증가시키는데, 이것이 트랜지스터(26, 28)의 게이트-소오스 전압을 더욱 감소시킨다. 최종적인 결과는 두 개의 트랜지스터가 갑자기 도통을 중단하여 캐패시터(18)가 전류원(36)으로부터의 제어 전류(I)까지 충전을 재개하도록 한다는 것이다.
도 5에 도시된 바와같이, 전압(V)은 점호 전압(Vcc-2VT) 및 소호 전압(Vcc-VT)간의 이완 발진을 나타내는데, 여기서 2VT는 p형 n형 임계 전압의 합이고 VT는 p-형 또는 n-형 임계중 하나이다. 이것은 발진에 필요한 히스테리시스를 제공한다. 발진 주파수는 제어 전류(I)가 캐패시터(18)를 재충전하는 속도에 의해 제어된다. 근본적으로, 발진기 회로의 출력이 노드(34)에서 주파수 변조 신호가 되도록 제어 전류를 변경하여 발진 주파수를 변조시킨다. 전류원(36)으로부터의 전류(I)가 크면 클수록, 캐패시터(18)는 보다 신속하게 재충전됨으로, 발진기 출력의 주파수는 보다 높게 된다. 또한, 보다 낮은 I 값은 캐패시터가 매우 느리게 충전되고 발진기 출력 신호가 보다 낮은 주파수를 갖는 의미한다. 발진기의 이러한 전류 제어는 간단하게 행해지지만, 효과적인 주파수 변조기를 만들 수 있다.
본 발명을 따른 이완 발진기의 상술한 장점 이외에, 발진기에 필요한 실리콘 영역이 매우 작다. 또한, 발진기는 단지 하나의 타이밍 캐패시터만을 필요로 하고또한 매우 낮은 전류, 예를 들면 100㎂에서 동작할 수 있다.
선택적인 캐패시터(32)는 회로(25)의 비도통 상태로부터 도통 상태로의 평활한 천이를 유지시키는 것을 지원하기 위하여 포함되는 것이 바람직하다. 그렇지 않은 경우, 이 천이는 잡음에 의해 결정될 수 있다. 특히, 트랜지스터(26)가 잡음으로 인해 갑자기 도통되는 경우, 전압(V1)은 Vcc쪽으로 증가하고 캐패시터(32)는 트랜지스터(26)의 게이트가 동일한 방향으로 순간적으로 이동되도록 함으로써, 트랜지스터(26)가 도통하는 경향을 상쇄한다. 유사한 방식으로, 캐패시터(32)는 트랜지스터(28)의 조기 도통을 방지한다. 그리고나서, 반드시 캐패시터(32)는 각 트랜지스터에서의 독립적인 잡음에 의해 야기된 순간적인 변경에 대한 부의 피드백으로 기능을 하고(트랜지스터 임계 전압이 초과됨으로써) 도통이 보다 더 순간적으로 일어나도록 한다.
도 6은 도 4에 도시된 발진기(10)의 응용의 일 예를 도시한다. 도 6은 라디오(40)의 송신부를 도시한다. 전류 제어원은 개방 드레인 FET 전치 증폭기(44)에 접속된 압전 마이크로폰 트랜스듀서(piezo-electric microphone transducer)(41)를 포함하는 능동 마이크로폰(36')이다. 큰 저항(42)은 전치 증폭기(44)의 큰 입력 임피던스를 보장한다. 능동 마이크로폰(36')은 발진기(10)에 접속되어 있는데, 이 발진기(10)의 출력은 발진기의 순시 주파수의 샘플된 디지털 표시 및 마이크로폰 신호의 디지털 표시를 발생시키는 디지털 FM 판별기 회로(46)에 공급된다. AFC 피드백은 또한 소망의 범위에서 평균 발진기 주파수를 유지하기 위해 판별기로부터 제공될 수 있다. 그리고나서, 디지털 출력은 안테나(50)를 통해서 전송하기 위하여 디지털 라디오(예를 들어, 디지털 셀룰러폰)과 같은 종래의 디지털 무선 송신기(48)에 전송될 수 있다.
도 4의 회로는 FET(28)의 소오스 및 부의 전압원(접지)사이에 접속된 전류원(36)을 도시한다. 이 회로는 FET(26) 소오스 및 정의 공급 단자(supply positive terminal)간의 전류원(36)으로 구성되어 있고, 이 경우에 캐패시터(18) 및 FET(28) 소오스는 도 7에 도시된 바와 같이 접지에 접속될 수 있다. 도 7의 구성은 CMOS 과정이 한 단자가 접지된 캐패시터를 제조하는데 보다 양호한 경우에 바람직하고, 도 4의 구성은 하나의 캐패시터 단자가 Vcc에 접속될 때 사용될 수 있다. 따라서, 본 발명은 상이한 CMOS 공정에서 효율적이고 유연한 제조를 하는데 적합하다.
본 발명의 또 다른 장점은 단지 전류(I)(I는 평균전류 소모)를 소망한 만큼 낮게 감소시킴으로써 발진기가 매우 작은 전력을 사용하면서 저주파수에서 동작할 수 있다는 것이다. 저 전류, 저 주파수 발진기는 배터리 수명을 연장하기 위하여 무선전화 및 페이저에서 대기 사이클을 규정하는 것과 같은 많은 장치에서 유용하다. 발진기는 최종적인 카운트가 도달될 때 보다 정확한 수정 발진기를 포함하여 무선 전화 또는 페이저 수신 회로를 파워 업(power up)하도록 프로그램된 카운터체인(counterchain)을 구동한다. 파워 온 기간동안, 본 발명의 발진 주파수는 기준으로서 보다 정확한 수정 발진기와 다음 파워 업 기간동안 소정의 지연을 제공하도록조절된 최종적인 카운트를 사용하여 정확하게 측정될 수 있다. 이 방식에서, 전체적으로 집적화한 발진기 주파수에서의 제조 허용오차 또는 그 외 다른 불확실성이 자체 교정될 수 있다.
본 발명은 바람직한 실시예와 관련하여 설명했을지라도 본 발명은 이러한 실시예로 국한되지 않고 첨부한 청구범위의 원리 및 영역내에 포함된 각종 수정 및 등가 장치를 모두 포함한다는 것을 알 수 있을 것이다.

Claims (14)

  1. 소오스, 드레인 및 게이트 전극을 구비하는 증가형 모드로 동작하는 P-채널 전계 효과 트랜지스터(FET)와,
    소오스, 드레인 및 게이트 전극을 구비하는 증가형 모드로 동작하는 N-채널 전계 효과 트랜지스터(FET)를 구비하며,
    상기 P-채널 FET의 드레인 전극은 상기 N-채널 FET의 게이트 전극에 접속되고 상기 N-채널 FET의 드레인 전극은 상기 P-채널 FET의 게이트 전극에 접속되며,
    상기 P-채널 및 N-채널 FETs의 드레인 전극간에 접속된 임피던스와,
    상기 P-채널 및 N-채널 FETs의 소오스 전극간에 접속된 제1 캐패시터 및,
    상기 캐패시터를 충전하기 위하여 접속된 전류원을 구비하는 전기 발진기.
  2. 제 1 항에 있어서,
    상기 전류원에 의해 발생된 전류는 상기 P-채널 및 N-채널 FETs가 상기 임피던스를 통해서 전류를 도통시키는 점호 전압까지 상기 캐패시터를 충전시키고 상기 P-채널 및 N-채널 FETs가 전류 도통을 중단시키는 유지 전압에 이르기까지 상기 캐패시터를 방전시키는 것을 특징으로 하는 전기 발진기.
  3. 제 1 항에 있어서,
    상기 전류원에 의해 발생되는 전류는 상기 발진기에 의해 발생된 출력 신호의 주파수를 제어하는 것을 특징으로 하는 전기 발진기.
  4. 제 1 항에 있어서,
    상기 발진기는 실리콘 집적 회로상에 구성되는 것을 특징으로 하는 전기 발진기.
  5. 제 1 항에 있어서,
    상기 임피던스는 상기 P-채널 및 N-채널 FETs의 드레인 전극간의 제2 캐패시터와 분로하여 접속되는 저항을 구비하는 것을 특징으로하는 전기 발진기.
  6. 제 1 항에 있어서,
    하나의 단자에서 상기 제1 캐패시터 및 상기 전류원과 직렬로 접속된 N-채널 및 P-채널 FET에 접속되고 다른 단자에서 접지에 접속된 전압원을 더 구비하는 것을 특징으로 하는 전기 발진기.
  7. 제 1 항에 있어서,
    상기 전류원은 마이크로폰에 의해 검출된 음향 신호에 대응하고 상기 발진기 출력 신호는 상기 검출된 음향 신호에 따라 주파수 변조되는 것을 특징으로 하는 전기 발진기.
  8. 음향 신호를 검출하여 대응하는 전류를 발생시키는 마이크로폰과,
    상기 전류에 응답하여 간단한 상기 전류에 응답하여 상기 음향 신호를 나타내는 발진 출력 신호를 발생시키는 복잡도가 감소된 전류 제어 발진기와,
    상기 발진 출력 신호를 기반으로 한 무선 출력 신호를 안테나를 통해서 전송하는 송신기를 구비하는 무선 채널을 통해서 통신을 행하는 라디오에 있어서,
    상기 발진기는 :
    P-채널 FET의 드레인 전극이 N-채널 FET의 게이트에 접속되고 상기 N-채널 FET의 드레인이 상기 P-채널 FET의 게이트에 접속되도록 증가형 모드로 동작하는 상기 N-채널 전계 효과 트랜지스터(FET)에 접속된 증가형 모드로 동작하는 상기 P-채널 전계 효과 트랜지스터(FET)를 갖는 상보형 금속 산화물 실리콘(CMOS) 및,
    상기 발진기가 상기 검출된 음향 신호에 응답하여 상기 CMOS 회로를 통해 충전 및 방전을 반복하도록 상기 P-채널 및 상기 N-채널 FET를 접속하는 제1 캐패시터를 구비하는 것을 특징으로 하는 라디오.
  9. 제 8 항에 있어서,
    상기 발진기에 접속되어 상기 발진기 출력 신호의 순시 주파수의 샘플된 디지털 표시 및 상기 음향 신호의 샘플된 디지털 표시를 발생시키는 디지털 주파수 변조 판별기를 더 구비하는 것을 특징으로 하는 라디오.
  10. 제 8 항에 있어서,
    상기 P-채널 및 N-채널 FETs의 드레인 전극간에 접속된 저항을 더 구비하는 것을 특징으로 하는 라디오.
  11. 제 10 항에 있어서,
    상기 저항 양단의 분로에서 상기 P-채널 및 N-채널 FETs의 드레인 간에 접속된 제2 캐패시터를 더 구비하는 것을 특징으로 하는 라디오.
  12. 정 및 부의 단자를 갖는 전압원과,
    한쌍의 단자 및 상기 단자 양단의 분로 캐패시터를 갖는 상보형 금속 산화물 실리콘(CMOS) 회로 및,
    제어된 전류가 흐를 수 있는 한쌍의 단자를 갖는 전류원을 구비하며,
    상기 전압원, CMOS 회로, 및 전류원은 루우프에서 직렬로 접속되어 상기 전류원을 통해 흐르는 전류가 상기 발진기의 전압 출력이 제어된 주파수에서의 점호 전압 및 소호 전압간에서 발진하도록 상기 제어된 전류원 전류에 의존하는 제어된 간격에서 상기 분로 캐패시터를 충전 및 방전하는 것을 특징으로 하는 전류 제어 이완 발진기.
  13. 제 12 항에 있어서,
    점호 및 유지 발진기 전압은 도통하기 위해 상기 CMOS 회로에 포함된 상보형 MOS 트랜지스터에 필요한 임계 전압 조건에 의해 결정되는 것을 특징으로 하는 전류 제어 이완 발진기.
  14. 제 12 항에 있어서,
    상기 CMOS 회로는 :
    소오스, 드레인 및 게이트 전극을 구비하는 증가형 모드로 동작하는 P-채널 전계 효과 트랜지스터(FET)와,
    소오스, 드레인 및 게이트 전극을 구비하는 증가형 모드로 동작하는 N-채널 전계 효과 트랜지스터(FET)를 더 구비하며,
    상기 P-채널 FET의 드레인 전극은 상기 N-채널 FET의 게이트 전극에 접속되고 상기 N-채널 FET의 드레인 전극은 상기 P-채널 FET의 게이트 전극에 접속되어 있으며,
    상기 P-채널 및 N-채널 FET의 드레인 전극간에 접속되어 상기 P-채널 및 N-채널 FETs를 통해서 흐르는 전류를 제어하는 저항을 더 구비하는 것을 특징으로 하는 전류 제어 이완 발진기.
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