KR100333298B1 - Resistor and method of producing the same - Google Patents
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Abstract
본 발명은 저항기 및 그 제조방법에 관한 것으로, 설치 기판에 설치하였을 때의 설치 면적에서 차지하는 납땜 면적을 감소시킬 수 있는 저항기 및 그 제조방법을 제공하는 것을 목적으로 하는 것으로, 이 목적을 달성하기 위해서, 기판(21)과, 상기 기판(21)의 상면의 측부 및 측면의 일부에 걸쳐서 설치된 한 쌍의 제1 상면 전극층(22)과, 상기 제1 상면 전극층(22)에 전기적으로 접속하도록 설치된 한 쌍의 제2 상면 전극층(23)과, 상기 제2 상면 전극층(23)에 전기적으로 접속하도록 설치된 저항층(24)과, 적어도 상기 저항층(24)의 상면을 덮도록 형성된 보호층(25)을 구비하고, 상기 기판(21)의 상면의 측부 및 측면의 일부에 걸쳐서 설치된 한 쌍의 제1 상면 전극층(22)에 의해 저항기의 측면 전극의 면적이 작게 되도록 하여, 설치 기판 상의 납땜 부분을 포함하는 설치 면적의 감소를 도모할 수 있도록 한 것이다.The present invention relates to a resistor and a method for manufacturing the same, and an object of the present invention is to provide a resistor and a method for manufacturing the same that can reduce the soldering area of the installation area when installed on the mounting substrate. As long as the substrate 21 is provided so as to be electrically connected to the pair of first upper electrode layers 22 and the first upper electrode layers 22 provided over a part of the side and side surfaces of the upper surface of the substrate 21. A pair of second top electrode layers 23, a resistance layer 24 provided to be electrically connected to the second top electrode layer 23, and a protective layer 25 formed to cover at least the top surface of the resistance layer 24. And a soldered portion on the mounting substrate such that the area of the side electrodes of the resistor is reduced by the pair of first top electrode layers 22 provided over the side portions and side portions of the upper surface of the substrate 21. New Year It is one to reduce the decrease in the area.
Description
근년, 전자기기의 소형화에 따라 회로기판에 사용되는 전자부품에 대해서도 설치 밀도를 향상시키기 위해서 점점 더 소형화에의 요구가 높아지고 있다. 저항기에 대해서도 설치 기판상의 설치면적을 축소화하기 위해서 소형이고 또한 저항값 허용차가 고정도(高精度)한 저항기에의 요구가 높아지고 있다.In recent years, with the miniaturization of electronic devices, there is an increasing demand for miniaturization in order to improve the installation density of electronic components used in circuit boards. In order to reduce the mounting area on the mounting substrate for the resistor, there is an increasing demand for a resistor having a small size and a high precision of the resistance value tolerance.
종래, 이러한 종류의 저항기로서는 특개평4-102302호 공보에 개시된 것이 알려지고 있다.Conventionally, what is disclosed in Unexamined-Japanese-Patent No. 4-102302 is known as this kind of resistor.
이하, 종래의 저항기 및 그 제조방법에 대해서 도면을 참조하면서 설명한다.Hereinafter, a conventional resistor and a manufacturing method thereof will be described with reference to the drawings.
도50은 종래의 저항기의 단면도이다.50 is a cross-sectional view of a conventional resistor.
도면에서, 1은 절연기판이다. 2는 절연기판(1)의 상면의 좌우 양 단부에 설치된 제1 상면 전극층이다. 3은 제1 상면 전극층(2)에 일부가 겹치도록 설치된 저항층이다. 4는 저항층(3)의 전체를 덮도록 설치된 제1 보호층이다. 5는 저항값을 수정하기 위해서 저항층(3) 및 제1 보호층(4)에 설치된 트리밍(trimming) 홈이다. 6은 제1 보호층(4)의 상면에 설치된 제2 보호층이다. 7은 제1 상면 전극층(2)의 상면에 절연기판(1)의 폭 만큼까지 연장되도록 설치된 제2 상면 전극층이다. 8은 절연기판(1)의 측면에 설치된 측면 전극층이다. 9 및 10은 제2 상면 전극층(7) 및 측면 전극층(8)의 표면에 설치된 니켈 도금층 및 땜납 도금층이다.In the figure, 1 is an insulating substrate. 2 is a first upper electrode layer provided on both left and right ends of the upper surface of the insulating substrate 1. 3 is a resistance layer provided so that a part may overlap with the 1st upper surface electrode layer 2. As shown in FIG. 4 is a 1st protective layer provided so that the whole of the resistance layer 3 may be covered. 5 is a trimming groove provided in the resistance layer 3 and the first protective layer 4 in order to correct the resistance value. 6 is a second protective layer provided on the upper surface of the first protective layer 4. 7 is a second upper electrode layer provided on the upper surface of the first upper electrode layer 2 to extend as much as the width of the insulating substrate 1. 8 is a side electrode layer provided on the side of the insulating substrate 1. 9 and 10 are nickel plating layers and solder plating layers provided on the surface of the 2nd top electrode layer 7 and the side electrode layer 8, respectively.
이상과 같이 구성된 종래의 저항기에 대해서 이하에서 그 제조방법을 도면을 참조하면서 설명한다.The conventional resistor configured as described above will be described below with reference to the drawings.
도51은 종래의 저항기의 제조방법을 나타내는 공정도이다.Fig. 51 is a process chart showing a conventional method for manufacturing a resistor.
우선, 도51(a)에 도시한 바와 같이, 절연기판(1)의 상면의 좌우 양 단부에 제1 상면 전극층(2)을 인쇄 형성한다.First, as shown in Fig. 51A, the first upper electrode layer 2 is formed by printing on both left and right ends of the upper surface of the insulating substrate 1.
다음에, 도51(b)에 도시한 바와 같이, 제1 상면 전극층(2)에 일부가 겹치도록 절연기판(1)의 상면에 저항층(3)을 인쇄 형성한다.Next, as shown in Fig. 51B, a resistive layer 3 is formed on the upper surface of the insulating substrate 1 so as to partially overlap the first upper electrode layer 2.
다음에, 도51(c)에 도시한 바와 같이, 저항층(3)의 전체를 덮도록 제1 보호층(4)을 인쇄 형성한 후, 저항층(3)에서의 전체 저항값이 소정의 저항값의 범위 내에 들어가도록 레이저 등에 의해 저항층(3) 및 제1 보호층(4)에 트리밍 홈(5)을 형성한다.Next, as shown in Fig. 51 (c), after the first protective layer 4 is formed by printing to cover the entirety of the resistive layer 3, the total resistance value in the resistive layer 3 is predetermined. Trimming grooves 5 are formed in the resistance layer 3 and the first protective layer 4 by a laser or the like so as to fall within the range of the resistance value.
다음에, 도51(d)에 도시한 바와 같이, 제1 보호층(4)의 상면에 제2 보호층(6)을 인쇄 형성한다.Next, as shown in Fig. 51 (d), the second protective layer 6 is formed on the upper surface of the first protective layer 4 by printing.
다음에, 도51(e)에 도시한 바와 같이, 제1 상면 전극층(2)의 상면에 절연기판(1)의 폭 만큼까지 연장되도록 제2 상면 전극층(7)을 인쇄 형성한다.Next, as shown in Fig. 51E, the second upper electrode layer 7 is formed on the upper surface of the first upper electrode layer 2 so as to extend as much as the width of the insulating substrate 1 by printing.
다음에, 도51(f)에 도시한 바와 같이, 제1 상면 전극층(2) 및 절연기판(1)의 좌우 양단의 측면에 제1 및 제2 상면 전극층(2,7)과 전기적으로 접속하도록 측면 전극층(8)을 도포 형성한다.Next, as shown in Fig. 51 (f), the first and second top electrode layers 2 and 7 are electrically connected to the first and second top electrode layers 2 and the side surfaces of the left and right ends of the insulating substrate 1, respectively. The side electrode layer 8 is applied and formed.
최후로, 제2 상면 전극층(7) 및 측면 전극층(8)의 표면에 니켈 도금을 실시한 후에 땜납 도금을 실시함으로써, 니켈 도금층(9) 및 땜납 도금층(10)을 형성하여 종래의 저항기를 제조하고 있었다.Finally, the nickel plating layer 9 and the solder plating layer 10 are formed by performing nickel plating on the surfaces of the second upper electrode layer 7 and the side electrode layer 8, and then manufacturing a conventional resistor. there was.
그러나, 상기 종래의 구성 및 제조방법에 의한 저항기에서는 설치 기판에 납땜한 경우, 도52(a)의 종래의 저항기의 설치 상태를 나타내는 단면도에 도시한 바와 같이, 측면 전극층(도시하지 않음)과 하면(下面) 전극층(도시하지 않음)의 쌍방에서 납땜되어 필리트(fillet)(11)가 형성되는 필리트 설치 구조이고, 도52(b)의 종래의 저항기의 설치 상태를 나타내는 상면도에 도시한 바와 같이, 부품 면적(12)에 추가하여 측면을 납땜하는 면적(13)이 필요하며, 이들을 합친 설치 면적(14)이 필요하게 된다. 또한, 설치 밀도를 향상시키기 위해서 부품 외형 치수를 작게 한 경우에는 설치 면적에 대한 납땜 면적이 차지하는 비율이 커지고, 이에 따라 전자기기를 소형화하기 위한 설치 밀도를 향상시키는 데에는 한계가 생긴다고 하는 과제를 갖고 있었다.However, in the resistor according to the conventional configuration and manufacturing method, when soldered to the mounting substrate, the side electrode layer (not shown) and the lower surface as shown in the cross-sectional view showing the mounting state of the conventional resistor in Fig. 52A are shown. (FIGURE) A pellet mounting structure in which a filler 11 is formed by soldering at both electrode layers (not shown), and is shown in the top view showing the installation state of a conventional resistor in FIG. 52 (b). As described above, an area 13 for soldering the side surfaces in addition to the part area 12 is required, and an installation area 14 in which these are combined is required. In addition, when the external dimensions of the component are reduced in order to improve the installation density, the proportion of the soldered area to the installation area becomes large, and accordingly, there is a problem that there is a limit in improving the installation density for miniaturizing electronic devices. .
본 발명은 상기 종래의 과제를 해결하기 위한 것으로, 설치 기판에 설치하였을 때의 설치 면적에 차지하는 납땜 면적을 감소시킬 수 있는 저항기 및 그 제조방법을 제공하는 것을 목적으로 하는 것이다.An object of the present invention is to provide a resistor and a method for manufacturing the same, which can reduce the soldering area of the installation area when installed on the installation substrate.
본 발명은 저항기 및 그 제조방법에 관한 것이다.The present invention relates to a resistor and a method of manufacturing the same.
도1은 본 발명의 제1 실시예에서의 저항기의 단면도이다.1 is a cross-sectional view of a resistor in a first embodiment of the present invention.
도2(a)∼(c)는 동 저항기의 제조방법을 도시한 공정도이다.2 (a) to 2 (c) are process drawings showing a method of manufacturing the copper resistor.
도3(a)∼(d)는 동 저항기의 제조방법을 나타내는 공정도이다.3 (a) to 3 (d) are process charts showing the manufacturing method of the copper resistor.
도4(a)는 동 저항기를 설치한 상태를 나타내는 단면도이다.Fig. 4A is a sectional view showing a state in which a copper resistor is provided.
도4(b)는 동 설치 상태를 나타내는 상면도이다.Fig. 4B is a top view showing the installation state.
도5는 본 발명의 제2 실시예에서의 저항기의 단면도이다.Fig. 5 is a sectional view of the resistor in the second embodiment of the present invention.
도6(a)∼(c)는 동 저항기의 제조방법을 나타내는 공정도이다.6 (a) to 6 (c) are process charts showing the manufacturing method of the copper resistor.
도7(a)∼(d)는 동 저항기의 제조방법을 나타내는 공정도이다.7 (a) to 7 (d) are process drawings showing the manufacturing method of the copper resistor.
도8은 본 발명의 제3 실시예에서의 저항기의 단면도이다.8 is a sectional view of a resistor in a third embodiment of the present invention.
도9(a)∼(c)는 동 저항기의 제조방법을 나타내는 공정도이다.9 (a) to 9 (c) are process charts showing the manufacturing method of the copper resistor.
도1O(a)∼(c)는 동 저항기의 제조방법을 나타내는 공정도이다.10 (a) to 10 (c) are process charts showing the manufacturing method of the copper resistor.
도11(a),(b)는 동 저항기의 제조방법을 나타내는 공정도이다.11 (a) and 11 (b) are process charts showing the manufacturing method of the copper resistor.
도12(a)는 동 저항기의 설치 상태를 나타내는 단면도이다.Fig. 12A is a sectional view showing the installation state of the copper resistor.
도12(b)는 동 설치 상태를 나타내는 상면도이다.Fig. 12B is a top view showing the installation state.
도13은 본 발명의 제4 실시예에서의 저항기의 단면도이다.Fig. 13 is a sectional view of a resistor in the fourth embodiment of the present invention.
도14(a)∼(c)는 동 저항기의 제조방법을 나타내는 공정도이다.14 (a) to 14 (c) are process diagrams showing the manufacturing method of the copper resistor.
도15(a)∼(c)는 동 저항기의 제조방법을 나타내는 공정도이다.15A to 15C are process charts showing the manufacturing method of the copper resistor.
도16(a),(b)는 동 저항기의 제조방법을 나타내는 공정도이다.16A and 16B are process charts showing the manufacturing method of the copper resistor.
도17은 본 발명의 제5 실시예에서의 저항기의 단면도이다.Fig. 17 is a sectional view of a resistor in the fifth embodiment of the present invention.
도18(a)∼(c)는 동 저항기의 제조방법을 나타내는 공정도이다.18A to 18C are process drawings showing the manufacturing method of the copper resistor.
도19(a)∼(c)는 동 저항기의 제조방법을 나타내는 공정도이다.19 (a) to 19 (c) are process diagrams showing the manufacturing method of the copper resistor.
도20(a),(b)는 동 저항기의 제조방법을 나타내는 공정도이다.20A and 20B are process charts showing the manufacturing method of the copper resistor.
도21은 본 발명의 제6 실시예에서의 저항기의 단면도이다.Fig. 21 is a sectional view of a resistor in the sixth embodiment of the present invention.
도22(a)∼(c)는 동 저항기의 제조방법을 나타내는 공정도이다.22A to 22C are process charts showing the manufacturing method of the copper resistor.
도23(a),(b)는 동 저항기의 제조방법을 나타내는 공정도이다.23 (a) and 23 (b) are process charts showing the manufacturing method of the copper resistor.
도24(a),(b)는 동 저항기의 제조방법을 나타내는 공정도이다.24A and 24B are process charts showing the manufacturing method of the same resistor.
도25(a)는 동 저항기를 설치했을 때의 단면도이다.Fig. 25A is a sectional view when the same resistor is provided.
도25(b)는 동 저항기를 설치했을 때의 상면도이다.Fig. 25B is a top view of the same resistor provided.
도26은 본 발명의 제7 실시예에서의 저항기의 단면도이다.Fig. 26 is a sectional view of a resistor in the seventh embodiment of the present invention.
도27(a)∼(c)는 동 저항기의 제조방법을 나타내는 공정도이다.27 (a) to 27 (c) are process drawings showing the manufacturing method of the copper resistor.
도28(a)∼(c)는 동 저항기의 제조방법을 나타내는 공정도이다.28A to 28C are process charts showing the manufacturing method of the copper resistor.
도29(a),(b)는 동 저항기의 제조방법을 나타내는 공정도이다.29A and 29B are process charts showing the manufacturing method of the same resistor.
도30은 본 발명의 제8 실시예에서의 저항기의 단면도이다.Fig. 30 is a sectional view of a resistor in the eighth embodiment of the present invention.
도31(a)∼(c)는 동 저항기의 제조방법을 나타내는 공정도이다.31A to 31C are process charts showing the manufacturing method of the copper resistor.
도32(a)∼(c)는 동 저항기의 제조방법을 나타내는 공정도이다.32 (a) to 32 (c) are process drawings showing the manufacturing method of the copper resistor.
도33(a)는 동 저항기를 설치했을 때의 단면도이다.Fig. 33A is a sectional view when the same resistor is provided.
도33(b)는 동 저항기를 설치했을 때의 상면도이다.Fig. 33 (b) is a top view when the same resistor is provided.
도34는 본 발명의 제9 실시예에서의 저항기의 단면도이다.Fig. 34 is a sectional view of a resistor in the ninth embodiment of the present invention.
도35(a)∼(c)는 동 저항기의 제조방법을 나타내는 공정도이다.35A to 35C are process drawings showing the manufacturing method of the copper resistor.
도36(a)∼(c)는 동 저항기의 제조방법을 나타내는 공정도이다.36A to 36C are process drawings showing the manufacturing method of the copper resistor.
도37은 본 발명의 제10 실시예에서의 저항기의 단면도이다.Fig. 37 is a sectional view of a resistor in the tenth embodiment of the present invention.
도38(a)∼(c)는 동 저항기의 제조방법을 나타내는 공정도이다.38 (a) to 38 (c) are process drawings showing the manufacturing method of the copper resistor.
도39(a)∼(c)는 동 저항기의 제조방법을 나타내는 공정도이다.39 (a) to 39 (c) are process drawings showing the manufacturing method of the copper resistor.
도40(a)는 동 저항기를 설치했을 때의 단면도이다.Fig. 40 (a) is a sectional view when the same resistor is provided.
도40(b)는 동 저항기를 설치했을 때의 상면도이다.Fig. 40 (b) is a top view when the same resistor is provided.
도41은 본 발명의 제11 실시예에서의 저항기의 단면도이다.Fig. 41 is a sectional view of a resistor in the eleventh embodiment of the present invention.
도42(a)∼(c)는 동 저항기의 제조방법을 나타내는 공정도이다.42A to 42C are process charts showing the manufacturing method of the copper resistor.
도43(a)∼(d)는 동 저항기의 제조방법을 나타내는 공정도이다.43A to 43D are process drawings showing the manufacturing method of the copper resistor.
도44는 본 발명의 제12 실시예에서의 저항기의 단면도이다.Figure 44 is a sectional view of a resistor in the twelfth embodiment of the present invention.
도45(a)∼(c)는 동 저항기의 제조방법을 나타내는 공정도이다.45 (a) to 45 (c) are process drawings showing the manufacturing method of the copper resistor.
도46(a)∼(d)는 동 저항기의 제조방법을 나타내는 공정도이다.46A to 46D are process drawings showing the manufacturing method of the copper resistor.
도47은 본 발명의 제13 실시예에서의 저항기의 단면도이다.Fig. 47 is a sectional view of a resistor in the thirteenth embodiment of the present invention.
도48(a)∼(c)는 동 저항기의 제조방법을 나타내는 공정도이다.48A to 48C are process drawings showing the manufacturing method of the copper resistor.
도49(a)∼(d)는 동 저항기의 제조방법을 나타내는 공정도이다.49A to 49D are process drawings showing the manufacturing method of the copper resistor.
도50은 종래의 저항기의 단면도이다.50 is a cross-sectional view of a conventional resistor.
도51(a)∼(f)는 동 저항기의 제조방법을 나타내는 공정도이다.51 (a) to 51 (f) are process drawings showing the manufacturing method of the copper resistor.
도52(a)는 동 저항기를 설치했을 때의 단면도이다.Fig. 52 (a) is a sectional view when the same resistor is provided.
도52(b)는 동 저항기를 설치했을 때의 상면도이다.Fig. 52 (b) is a top view when the same resistor is provided.
상기 과제를 해결하기 위해서 본 발명의 저항기는, 기판과, 상기 기판의 상면의 측부 및 측면의 일부에 걸쳐서 설치된 한 쌍의 제1 상면 전극층과, 상기 제1 상면 전극층에 전기적으로 접속하도록 설치된 한 쌍의 제2 상면 전극층과, 상기제2 상면 전극층에 전기적으로 접속하도록 설치된 저항층과, 적어도 상기 저항층의 상면을 덮도록 설치된 보호층을 구비한 것이다.MEANS TO SOLVE THE PROBLEM In order to solve the said subject, the resistor of this invention is a pair provided so that it may electrically connect to a board | substrate, a pair of 1st top electrode layer provided over the part of the side part, and the side surface of the upper surface of the said board | substrate, and the said 1st top electrode layer. A second upper electrode layer, a resistance layer provided to be electrically connected to the second upper electrode layer, and a protective layer provided to cover at least the upper surface of the resistance layer.
상기한 저항기에 의하면, 기판의 상면의 측부 및 측면의 일부에 걸쳐서 한 쌍의 제1 상면 전극층을 설치하고 있기 때문에, 이 저항기의 측면 전극은 면적이 작아지고, 그리고 이 저항기를 설치 기판 상에 납땜하는 경우에는 상기 면적이 작은 측면 전극에 납땜되기 때문에 납땜의 필리트를 형성하기 위한 면적을 작게 할 수 있고, 이에 따라 설치 기판 상의 납땜 부분을 포함하는 설치 면적을 감소시킬 수가 있게 된다.According to the above-mentioned resistor, since a pair of 1st top electrode layer is provided over part of the side part and side surface of the upper surface of a board | substrate, the side electrode of this resistor becomes small, and this resistor is soldered on a mounting board | substrate. In this case, since the area is soldered to the small side electrode, the area for forming the fillet of the solder can be made small, thereby reducing the installation area including the soldered portion on the installation substrate.
(제1 실시예)(First embodiment)
이하, 본 발명의 제1 실시예에서의 저항기 및 그 제조방법에 대해서 도면을 참조하면서 설명한다.EMBODIMENT OF THE INVENTION Hereinafter, the resistor and its manufacturing method in a 1st Example of this invention are demonstrated, referring drawings.
도1은 본 발명의 제1 실시예에서의 저항기의 단면도이다.1 is a cross-sectional view of a resistor in a first embodiment of the present invention.
도면에서, 21은 96% 알루미나(alumina)를 함유하여 이루어진 기판이다. 22는 기판(21)의 표면의 측부 및 측면의 일부에 걸쳐서 설치된 금계(金系)의 유기 금속 화합물을 소성(燒成)하여 이루어진 제1 상면 전극층이고, 이 제1 상면 전극층(22)의 능선은 둥그스름하게 형성되어 있다. 또한, 기판(21)의 측면 상의 제1 상면 전극층(22)의 면적은 기판(21)의 측면의 면적의 반분 이하이다. 23은 제1 상면 전극층(22)에 전기적으로 접속하는 은계(銀系)의 도전 분체(粉體)에 글라스(glass)를 함유하여 이루어지는 제2 상면 전극층이다. 24는 제2 상면 전극층(23)에 전기적으로 접속하는 산화 루테늄(ruthenium)을 주성분으로 하는 저항층이다. 25는저항층(24)의 상면에 설치된 글라스를 주성분으로 하는 보호층이다. 26 및 27은 필요에 따라 납땜 시의 신뢰성 등의 확보를 위해 설치된 니켈 도금층 및 땜납 도금층이다.In the figure, 21 is a substrate containing 96% alumina. 22 is a first top electrode layer formed by firing a gold-based organometallic compound provided over a part of the side and side surfaces of the substrate 21, and the ridge line of the first top electrode layer 22. Is rounded. In addition, the area of the first upper electrode layer 22 on the side surface of the substrate 21 is less than half the area of the side surface of the substrate 21. 23 is a 2nd top electrode layer formed by containing glass in the electrically conductive powder of the silver system electrically connected to the 1st top electrode layer 22. As shown in FIG. 24 is a resistance layer mainly composed of ruthenium oxide which is electrically connected to the second upper electrode layer 23. 25 is a protective layer mainly containing glass provided on the upper surface of the resistive layer 24. 26 and 27 are nickel plating layers and solder plating layers provided in order to ensure reliability, etc. at the time of soldering as needed.
이상과 같이 구성된 본 발명의 제1 실시예에서의 저항기에 대해서 이하에서 그 제조방법을 도면을 참조하면서 설명한다.A resistor in the first embodiment of the present invention configured as described above will be described below with reference to the drawings.
도2 및 도3은 본 발명의 제1 실시예에서의 저항기의 제조방법을 나타내는 공정도이다.2 and 3 are process charts showing the manufacturing method of the resistor in the first embodiment of the present invention.
우선, 도2(a)에 도시한 바와 같이, 표면에 후속 공정에서 스트립형상(strip 形狀; 좁고 길다란 형상) 및 조각 형태로 분할하기 위해서 설치한 복수의 세로방향 및 가로방향의 분할 홈(28,29)을 갖는 내열성 및 절연성이 우수한 96% 알루미나를 함유하여 이루어진 시트(sheet) 형상의 기판(21)의 가로방향의 분할 홈(29)에 걸치도록, 금계의 유기 금속을 함유하여 이루어진 전극 페이스트(paste)를 인쇄하여 제1 상면 전극층(22)을 형성한다. 이때, 금계의 유기 금속을 함유하여 이루어진 전극 페이스트는 가로방향의 분할 홈(29)에 들어가서 분할 홈의 속까지 제1 상면 전극층(22)을 형성할 수 있다. 또한, 이 제1 상면 전극층(22)을 안전한 막으로 하기 위해서 약 850℃의 온도에서 소성을 행한다. 이 분할 홈(28,29)의 기판(21)의 두께에 대한 깊이는 제조공정에서의 취급 시에 깨어지지 않도록 일반적으로 기판(21)의 두께의 반분 이하로 형성되어 있다.First, as shown in Fig. 2 (a), a plurality of longitudinal and horizontal dividing grooves 28, which are provided for dividing the surface into strips and strips in a subsequent process in a subsequent step, An electrode paste made of a gold-based organic metal so as to span the horizontally divided grooves 29 of the sheet-like substrate 21 made of 96% alumina having excellent heat resistance and insulation ( paste) is printed to form the first upper electrode layer 22. In this case, the electrode paste containing the gold-based organic metal may enter the horizontal division groove 29 to form the first upper electrode layer 22 up to the division groove. In addition, baking is performed at a temperature of about 850 ° C. in order to make this first top electrode layer 22 a safe film. The depth with respect to the thickness of the board | substrate 21 of these division grooves 28 and 29 is generally formed in less than half of the thickness of the board | substrate 21 so that it may not be broken at the time of handling in a manufacturing process.
다음에, 도2(b)에 도시한 바와 같이, 제1 상면 전극층(22)의 일부에 겹치도록 은계의 도전 분체와 글라스를 함유하여 이루어진 전극 페이스트를 인쇄하여 제2상면 전극층(23)을 형성한다. 다음에, 이 제2 상면 전극층(23)을 안정한 막으로 하기 위해서 약 850℃의 온도에서 소성을 행한다.Next, as shown in FIG. 2B, an electrode paste made of silver-based conductive powder and glass is printed to overlap a part of the first top electrode layer 22 to form a second top electrode layer 23. do. Next, baking is performed at a temperature of about 850 ° C. in order to make this second top electrode layer 23 a stable film.
다음에, 도2(c)에 도시한 바와 같이, 제2 상면 전극층(23)과 전기적으로 접속하도록, 산화 루테늄을 주성분으로 하는 저항 페이스트를 인쇄하여 저항층(24)을 형성한다. 다음에, 이 저항층(24)을 안정한 막으로 하기 위해서 약 850℃의 온도에서 소성을 행한다.Next, as shown in Fig. 2C, a resistive paste containing ruthenium oxide as a main component is printed so as to be electrically connected to the second upper electrode layer 23, thereby forming the resistive layer 24. Figs. Next, in order to make this resistance layer 24 into a stable film | membrane, it bakes at the temperature of about 850 degreeC.
다음에, 도3(a)에 도시한 바와 같이, 저항층(24)의 저항값을 소정의 값으로 수정하기 위해서 YAG 레이저로 트리밍 홈(30)을 형성하고 트리밍을 행한다. 이때, 저항값 측정용의 트리밍 프로브(trimming probe)는 제2 상면 전극층(23)상에 셋트(set)하고 트리밍을 행한다.Next, as shown in Fig. 3A, in order to correct the resistance value of the resistance layer 24 to a predetermined value, the trimming groove 30 is formed by the YAG laser and trimming is performed. At this time, a trimming probe for measuring a resistance value is set on the second upper electrode layer 23 and trimmed.
다음에, 도3(b)에 도시한 바와 같이, 저항값 수정 후의 저항층(24)을 보호하기 위해서 글라스를 주성분으로 하는 페이스트를 인쇄하여 보호층(25)을 형성한다. 이때, 가로방향으로 나란히 배열되는 복수의 저항층(24)을 세로방향의 분할 홈(28)에 걸쳐서 연속하여 덮도록 보호층(25)의 인쇄 패턴을 형성해도 된다. 다음에, 이 보호층(25)을 안정한 막으로 하기 위해서 약 600℃의 온도에서 소성을 행한다.Next, as shown in Fig. 3B, in order to protect the resistance layer 24 after the resistance value correction, a paste containing glass as a main component is printed to form the protective layer 25. As shown in FIG. At this time, you may form the printing pattern of the protective layer 25 so that the some resistance layer 24 arrange | positioned in the horizontal direction may be covered continuously over the division groove 28 of a vertical direction. Next, in order to make this protective layer 25 into a stable film | membrane, it bakes at the temperature of about 600 degreeC.
다음에, 도3(c)에 도시한 바와 같이, 제1 상면 전극층(22), 제2 상면 전극층(23), 저항층(24), 트리밍 홈(30) 및 보호층(25)을, 형성 후의 시트형상의 기판(21)의 가로방향의 분할 홈(29)을 따라서 분할하여 스트립형상의 기판(31)으로 분할한다. 이때, 스트립형상의 기판(31)의 길이방향의 측면에는 먼저 형성한 제1 상면 전극층(22)이 가로방향의 분할 홈(29)의 깊이까지 형성된 상태로 되어 있다.Next, as shown in Fig. 3C, a first top electrode layer 22, a second top electrode layer 23, a resistance layer 24, trimming grooves 30 and a protective layer 25 are formed. The sheet is divided into strip-shaped substrates 31 along the dividing grooves 29 in the horizontal direction of the sheet-shaped substrate 21. At this time, the first upper surface electrode layer 22 formed on the side surface in the longitudinal direction of the strip-shaped substrate 31 is formed to the depth of the division groove 29 in the horizontal direction.
최후로, 도3(d)에 도시한 바와 같이, 노출되어 있는 제1 상면 전극층(22) 및 제2 상면 전극층(23)에 도금을 실시하기 위한 준비공정으로서, 스트립형상의 기판(31)의 세로방향의 분할 홈(28)을 따라서 분할하여 조각형상의 기판(32)으로 분할한다. 그리고, 노출되어 있는 제1 상면 전극층(22) 및 제2 상면 전극층(23)의 납땜 시의 전극 눌림의 방지 및 납땜 시의 신뢰성의 확보를 위해 전기도금에 의해서 니켈 도금층(도시하지 않음)을 중간층으로 하고 땜납 도금층(도시하지 않음)을 최외층(最外層)으로서 형성하여 저항기를 제조하는 것이다.Finally, as shown in Fig. 3 (d), as a preparation step for plating the exposed first top electrode layer 22 and the second top electrode layer 23, the strip-shaped substrate 31 It divides along the longitudinal dividing groove 28, and divides into the piece-shaped board | substrates 32. As shown in FIG. In addition, a nickel plating layer (not shown) is formed on the intermediate layer by electroplating to prevent electrode squeezing during soldering and to secure reliability during soldering of the exposed first and second upper electrode layers 22 and 23. The solder plating layer (not shown) is formed as the outermost layer to manufacture a resistor.
이상과 같이 구성 및 제조된 본 발명의 제1 실시예에서의 저항기를 설치 기판에 납땜한다. 도4(a)의 본 발명의 제1 실시예의 저항기의 설치 상태를 나타내는 단면도에 도시한 바와 같이, 보호층을 형성한 면을 하측으로 하여 설치하고, 상면 전극층(도시하지 않음)과 기판 측면의 저항층의 부분과의 양쪽에서 납땜하게 되지만, 측면 전극이 형성되어 있는 면적이 작기 때문에 겨우 필리트(33)가 형성될 뿐이다. 따라서, 도4(b)의 본 발명의 제1 실시예에서의 저항기의 설치 상태를 나타내는 상면도에 도시한 바와 같이, 부품 면적(34)과 측면을 납땜하기 위해서 필요한 면적(35)을 합친 면적이 설치 면적(36)이 된다. 0.6×0.3mm 크기의 각(角) 칩 저항기에서, 종래 구조의 제품과 설치 면적을 비교하면 약 20%의 축소화를 도모할 수 있다.The resistor in the first embodiment of the present invention constructed and manufactured as described above is soldered to the mounting substrate. As shown in the cross-sectional view showing the installation state of the resistor of the first embodiment of the present invention in Fig. 4A, the surface on which the protective layer is formed is provided on the lower side, and the upper electrode layer (not shown) and the side surface of the substrate are provided. Although soldering is performed on both sides of the portion of the resistive layer, only the fillet 33 is formed because the area where the side electrodes are formed is small. Therefore, as shown in the top view showing the installation state of the resistor in the first embodiment of the present invention of FIG. 4 (b), the area where the component area 34 and the area 35 necessary for soldering the side surfaces are added together. This installation area 36 is obtained. In the angular chip resistors having a size of 0.6 × 0.3 mm, a reduction of about 20% can be achieved by comparing the installation area with a product having a conventional structure.
따라서, 본 발명의 구성에 의하면, 저항기의 측면 전극의 면적이 작기 때문에 설치 기판 상에서 납땜의 필리트를 형성하기 위한 면적이 작아지게 되어 설치 면적을 축소화할 수가 있다.Therefore, according to the structure of this invention, since the area of the side electrode of a resistor is small, the area for forming the filler for soldering on a mounting board | substrate becomes small, and an installation area can be reduced.
또, 본 발명의 제1 실시예에서 땜납 도금층(27)과 보호층(25)을 동일 면 또는 땜납 도금층(27)을 높게 함으로써, 땜납 도금층(27)과 설치 시의 랜드 패턴(land pattern)과의 간극이 생기기 어렵게 되어 설치 품질을 더욱 향상시킬 수 있다.Further, in the first embodiment of the present invention, the solder plating layer 27 and the protective layer 25 are made to have the same surface or the solder plating layer 27, so that the solder plating layer 27 and the land pattern at the time of installation are It is difficult to create a gap of, which can further improve the installation quality.
또한, 본 발명의 제1 실시예에서 제2 상면 전극층(23) 및 보호층(25)을 표1에 나타내는 조합으로 한 때에는 다른 특성을 향상시킬 수 있다.In the first embodiment of the present invention, when the second upper electrode layer 23 and the protective layer 25 are combined as shown in Table 1, other characteristics can be improved.
또한, 본 발명의 제1 실시예에서 측면 전극을 형성하지 않은 쪽이 설치 면적을 더욱 축소화할 수 있다는 것은 용이하게 생각될 수 있다.In addition, in the first embodiment of the present invention, it can be easily considered that the side without the side electrode can further reduce the installation area.
(제2 실시예)(2nd Example)
이하, 본 발명의 제2 실시예에서의 저항기 및 그 제조방법에 대해서 도면을 참조하면서 설명한다.Hereinafter, a resistor and a manufacturing method thereof according to a second embodiment of the present invention will be described with reference to the drawings.
도5는 본 발명의 제2 실시예에서의 저항기의 단면도이다.Fig. 5 is a sectional view of the resistor in the second embodiment of the present invention.
도면에서, 41은 96% 알루미나를 함유하여 이루어진 기판이다. 42는 기판(41)의 상면의 측부 및 측면의 일부에 걸쳐서 설치된 금계의 스퍼터링(sputtering)으로설치되는 제1 상면 전극층이고, 이 제1 상면 전극층(42)의 능선은 둥그스름하게 형성되어 있다. 또한, 기판(41)의 측면상의 제1 상면 전극층(42)의 면적은 기판(41)의 측면의 면적의 반분 이하이다. 43은 제1 상면 전극층(42)에 전기적으로 접속되는 은계의 도전 분체와 글라스를 함유하여 이루어진 제2 상면 전극층이다. 44는 제2 상면 전극층(43)에 전기적으로 접속되는 산화 루테늄을 주성분으로 하는 저항층이다. 45는 저항층(44)의 상면에 설치된 글라스를 주성분으로 하는 보호층이다. 46 및 47은 필요에 따라서 납땜 시의 신뢰성 등의 확보를 위해 설치된 니켈 도금층 및 땜납 도금층이다.In the figure, 41 is a substrate containing 96% alumina. 42 is a first top electrode layer provided by gold-based sputtering provided over a part of side and side surfaces of the upper surface of the substrate 41, and the ridge lines of the first upper electrode layer 42 are rounded. In addition, the area of the first upper electrode layer 42 on the side surface of the substrate 41 is less than half the area of the side surface of the substrate 41. 43 is a second top electrode layer made of silver-based conductive powder and glass electrically connected to the first top electrode layer 42. 44 is a resistance layer mainly composed of ruthenium oxide electrically connected to the second upper electrode layer 43. 45 is a protective layer mainly composed of glass provided on the upper surface of the resistive layer 44. 46 and 47 are nickel plating layers and solder plating layers which are provided in order to ensure reliability, etc. at the time of soldering, as needed.
이상과 같이 구성된 본 발명의 제2 실시예에서의 저항기에 대해서 이하에서 그 제조방법을 도면을 참조하면서 설명한다.A resistor in the second embodiment of the present invention configured as described above will be described below with reference to the drawings.
도6 및 도7은 본 발명의 제2 실시예에서의 저항기의 제조방법을 나타내는 공정도이다.6 and 7 are process charts showing the manufacturing method of the resistor in the second embodiment of the present invention.
우선, 도6(a)에 도시한 바와 같이, 표면에 후속 공정에서 스트립형상 및 조각형상으로 분할하기 위해서 설치한 복수의 세로방향 및 가로방향의 분할 홈(48,49)을 갖는 내열성 및 절연성이 우수한 96% 알루미나를 함유하여 이루어진 시트형상의 기판(41)의 상면 전체에 스퍼터링 공법에 의해 금을 피복하고, 또한 LSI 등에서 일반적으로 행하여지고 있는 포토리소그래피법에 의해 소망의 전극 패턴으로 한 제1 상면 전극층(42)을 형성하고, 이 제1 상면 전극층(42)을 안정한 막으로 하기 위해서 약 300∼400℃의 온도에서 열처리를 행한다. 이때, 제1 상면 전극층(42)은 가로방향의 분할 홈(49)에 들어가서 분할 홈의 속까지 제1 상면전극층(42)을 형성할 수 있다. 이 분할 홈(48,49)의 기판(41)의 두께에 대한 깊이는 제조공정에서의 취급 시에 깨어지지 않도록 일반적으로 기판(41)의 두께의 반분 이하로 형성되어 있다.First, as shown in Fig. 6 (a), the heat resistance and insulating property having a plurality of longitudinal and transverse dividing grooves 48 and 49 provided on the surface for dividing into strips and pieces in a subsequent step. The first upper surface of the sheet-like substrate 41 containing excellent 96% alumina was coated with gold by the sputtering method and made into a desired electrode pattern by a photolithography method generally performed by LSI or the like. The electrode layer 42 is formed, and heat treatment is performed at a temperature of about 300 to 400 ° C. in order to make the first top electrode layer 42 a stable film. In this case, the first upper electrode layer 42 may enter the division groove 49 in the horizontal direction to form the first upper electrode layer 42 up to the inside of the division groove. The depth with respect to the thickness of the board | substrate 41 of these division grooves 48 and 49 is generally formed below half the thickness of the board | substrate 41 so that it may not be broken at the time of handling in a manufacturing process.
다음에, 도6(b)에 도시한 바와 같이, 제1 상면 전극층(42)과 전기적으로 접속하도록, 은계의 도전 분체와 글라스를 함유하여 이루어진 전극 페이스트를 인쇄하여 제2 상면 전극층(43)을 형성한다. 다음에, 이 제2 상면 전극층(43)을 안정한 막으로 하기 위해서 약 850℃의 온도에서 소성을 행한다.Next, as shown in Fig. 6B, an electrode paste made of silver-based conductive powder and glass is printed so as to be electrically connected to the first top electrode layer 42, so that the second top electrode layer 43 is printed. Form. Next, in order to make this 2nd top electrode layer 43 into a stable film | membrane, it bakes at the temperature of about 850 degreeC.
다음에, 도6(c)에 도시한 바와 같이, 제2 상면 전극층(43)과 전기적으로 접속하도록, 산화 루테늄을 주성분으로 하는 저항 페이스트를 인쇄하여 저항층(44)을 형성한다. 다음에, 이 저항층(44)을 안정한 막으로 하기 위해서 약 850℃의 온도에서 소성을 행한다.Next, as shown in Fig. 6C, a resistive paste containing ruthenium oxide as a main component is printed to form the resistive layer 44 so as to be electrically connected to the second upper electrode layer 43. Next, in order to make this resistance layer 44 into a stable film | membrane, it bakes at the temperature of about 850 degreeC.
다음에, 도7(a)에 도시한 바와 같이, 저항층(44)의 저항값을 소정 값으로 수정하기 위해서 YAG 레이저로 트리밍 홈(50)을 형성하고 트리밍을 행한다. 이때, 저항값 측정용의 트리밍 프로브는 제2 상면 전극층(43)상에 셋트하고 트리밍을 행한다.Next, as shown in Fig. 7A, in order to correct the resistance value of the resistance layer 44 to a predetermined value, a trimming groove 50 is formed by a YAG laser and trimming is performed. At this time, the trimming probe for resistance measurement is set on the second upper electrode layer 43 and trimmed.
다음에, 도7(b)에 도시한 바와 같이, 저항값 수정 후의 저항층(44)을 보호하기 위해서 글라스를 주성분으로 하는 페이스트를 인쇄하여 보호층(45)을 형성한다. 이때, 가로방향으로 나란히 배열되는 복수의 저항층(44)을 세로방향의 분할 홈(48)에 걸쳐서 연속하여 덮도록 보호층(45)의 인쇄 패턴을 형성해도 된다. 다음에, 이 보호층(45)을 안정한 막으로 하기 위해서 약 600℃의 온도에서 소성을 행한다.Next, as shown in Fig. 7B, in order to protect the resistance layer 44 after the resistance value correction, a paste containing glass as a main component is printed to form the protective layer 45. At this time, you may form the printing pattern of the protective layer 45 so that the some resistance layer 44 arrange | positioned in the horizontal direction may be covered continuously over the division groove 48 of the vertical direction. Next, in order to make this protective layer 45 into a stable film | membrane, it bakes at the temperature of about 600 degreeC.
다음에, 도7(c)에 도시한 바와 같이, 제1 상면 전극층(42), 제2 상면 전극층(43), 저항층(44), 트리밍 홈(50) 및 보호층(45)을, 형성 후의 시트형상의 기판(41)의 가로방향의 분할 홈(49)을 따라서 분할하여 스트립형상의 기판(51)으로 분할한다. 이때, 스트립형상의 기판(51)의 길이방향의 측면에는 먼저 형성한 제1 상면 전극층(42)이 가로방향의 분할 홈(49)의 깊이까지 형성된 상태로 되어 있다.Next, as shown in FIG. 7C, the first upper electrode layer 42, the second upper electrode layer 43, the resistance layer 44, the trimming groove 50, and the protective layer 45 are formed. The sheet is divided into strip-shaped substrates 51 along the division grooves 49 in the horizontal direction of the sheet-shaped substrate 41. At this time, the first upper surface electrode layer 42 formed on the side surface in the longitudinal direction of the strip-shaped substrate 51 is formed to the depth of the division groove 49 in the horizontal direction.
최후로, 도7(d)에 도시한 바와 같이, 노출되어 있는 제1 상면 전극층(42) 및 제2 상면 전극층(43)에 도금을 실시하기 위한 준비공정으로서, 스트립형상의 기판(51)의 세로방향의 분할 홈(48)을 따라서 분할하여 조각형상의 기판(52)으로 분할한다. 그리고, 노출되어 있는 제1 상면 전극층(42)과 제2 상면 전극층(43)의 납땜 시의 전극 눌림의 방지 및 납땜 시의 신뢰성의 확보를 위해 전기도금에 의해서 니켈 도금층(도시하지 않음)을 중간층으로 하고 땜납 도금층(도시하지 않음)을 최외층으로서 형성하여 저항기를 제조하는 것이다.Finally, as shown in Fig. 7 (d), as a preparatory step for plating the exposed first top electrode layer 42 and the second top electrode layer 43, the strip-shaped substrate 51 is formed. It divides along the longitudinal dividing groove 48, and divides into the piece-shaped board | substrates 52. As shown in FIG. The nickel plated layer (not shown) is formed on the intermediate layer by electroplating to prevent electrode squeezing during soldering of the first upper electrode layer 42 and the second upper electrode layer 43 and to ensure reliability during soldering. The solder plating layer (not shown) is formed as the outermost layer to manufacture a resistor.
이상과 같이 구성 및 제조된 본 발명의 제2 실시예에서의 저항기를 설치 기판에 납땜한 경우의 효과에 대해서는 상기한 제1 실시예와 같기 때문에 그 설명을 생략한다.The effect of the case where the resistor in the second embodiment of the present invention constructed and manufactured as described above is soldered to the mounting substrate is the same as that of the first embodiment described above, and thus the description thereof is omitted.
또한, 본 발명의 제2 실시예에서 제1 상면 전극층(42), 제2 상면 전극층(43), 저항층(44) 및 보호층(45)을 표2에 나타내는 조합으로 한 때에는 다른 특성을 향상시킬 수 있다.Further, in the second embodiment of the present invention, when the first top electrode layer 42, the second top electrode layer 43, the resistance layer 44, and the protective layer 45 are combined as shown in Table 2, other characteristics are improved. You can.
(제3 실시예)(Third Embodiment)
이하, 본 발명의 제3 실시예에서의 저항기 및 그 제조방법에 대해서 도면을 참조하면서 설명한다.Hereinafter, a resistor in the third embodiment of the present invention and a manufacturing method thereof will be described with reference to the drawings.
도8은 본 발명의 제3 실시예에서의 저항기의 단면도이다.8 is a sectional view of a resistor in a third embodiment of the present invention.
도8에서, 61은 96% 알루미나를 함유하여 이루어진 기판이다. 62는 기판(61)의 주면(主面)의 측부 및 측면의 일부에 걸쳐서 설치된 금계의 유기 금속 화합물을 소성하여 이루어진 제1 상면 전극층이고, 기판(61)의 측면상의 제1 상면 전극층(62)의 면적은 기판(61)의 측면의 면적의 반분 이하이다. 63은 제1 상면 전극층(62)에 전기적으로 접속되는 은계의 도전 분체에 글라스를 함유하여 이루어진 한 쌍의 제2 상면 전극층이다. 64는 제2 상면 전극층(63)에 전기적으로 접속되는산화 루테늄을 주성분으로 하는 저항층이다. 65는 저항층(64)의 상면에 설치된 글라스를 주성분으로 하는 보호층이다. 66은 제2 상면 전극층(63)의 표면의 일부에 설치된 은계의 도전 분체에 글라스를 함유하여 이루어진 제3 상면 전극층이다. 67 및 68은 필요에 따라서 납땜 시의 신뢰성 등의 확보를 위해 설치된 니켈 도금층 및 땜납 도금층이다.In Fig. 8, 61 is a substrate containing 96% alumina. 62 is a first top electrode layer formed by firing a gold-based organometallic compound provided over a part of a side and a side of a main surface of the substrate 61, and a first top electrode layer 62 on the side of the substrate 61. The area of is less than half of the area of the side surface of the substrate 61. 63 is a pair of 2nd top electrode layers which contain glass in the electrically conductive powder of silver type | system | group electrically connected to the 1st top electrode layer 62. FIG. 64 is a resistance layer mainly composed of ruthenium oxide electrically connected to the second upper electrode layer 63. 65 is a protective layer mainly composed of glass provided on the upper surface of the resistive layer 64. 66 is a third top electrode layer formed by containing glass in a silver-based conductive powder provided on a part of the surface of the second top electrode layer 63. 67 and 68 are nickel plating layers and solder plating layers provided for ensuring reliability, etc. at the time of soldering as needed.
이상과 같이 구성된 본 발명의 제3 실시예에서의 저항기에 대해서 이하에서 그 제조방법을 도면을 참조하면서 설명한다.A resistor in the third embodiment of the present invention configured as described above will be described below with reference to the drawings.
도9∼도11은 본 발명의 제3 실시예에서의 저항기의 제조방법을 나타내는 공정도이다.9 to 11 are process charts showing the manufacturing method of the resistor in the third embodiment of the present invention.
우선, 도9(a)에 도시한 바와 같이, 표면에 후속 공정에서 스트립형상 및 조각형상으로 분할하기 위해서 설치한 복수의 세로방향 및 가로방향의 분할 홈(69,70)을 갖는 내열성 및 절연성이 우수한 96% 알루미나를 함유하여 이루어진 시트형상의 기판(61)의 가로방향의 분할 홈(70)에 걸치도록, 금계의 유기 금속 화합물을 함유하여 이루어진 전극 페이스트를 인쇄하여 제1 상면 전극층(62)을 형성한다. 다음에, 이 제1 상면 전극층(62)을 안정한 막으로 하기 위해서 약 850℃의 온도에서 소성을 행한다. 이때, 상기 전극 페이스트는 가로방향의 분할 홈(70)에 들어가서 분할 홈의 속까지 제1 상면 전극층(62)을 형성할 수 있다. 이 분할 홈(69,70)의 기판(61)의 두께에 대한 깊이는 제조공정에서의 취급 시에 깨어지지 않도록 일반적으로 기판(61)의 두께의 반분 이하로 형성되어 있다.First, as shown in Fig. 9 (a), the heat resistance and insulation property having a plurality of longitudinal and transverse dividing grooves 69 and 70 provided on the surface for dividing into strips and pieces in a subsequent step. The first upper electrode layer 62 is printed by printing an electrode paste made of a gold-based organometallic compound so as to span the horizontally divided grooves 70 of the sheet-like substrate 61 containing excellent 96% alumina. Form. Next, baking is performed at a temperature of about 850 ° C. in order to make this first top electrode layer 62 a stable film. In this case, the electrode paste may enter the division groove 70 in the horizontal direction to form the first upper electrode layer 62 up to the inside of the division groove. The depth with respect to the thickness of the board | substrate 61 of these division grooves 69 and 70 is generally formed in half or less of the thickness of the board | substrate 61 so that it may not be broken at the time of handling in a manufacturing process.
다음에, 도9(b)에 도시한 바와 같이, 제1 상면 전극층(62)과 전기적으로 접속하도록 은계의 도전 분체와 글라스를 함유하여 이루어진 전극 페이스트를 인쇄하여 제2 상면 전극층(63)을 형성한다. 다음에, 이 제2 상면 전극층(63)을 안정한 막으로 하기 위해서 약 850℃의 온도에서 소성을 행한다.Next, as shown in Fig. 9B, an electrode paste made of silver-based conductive powder and glass is printed to electrically connect with the first top electrode layer 62 to form a second top electrode layer 63. do. Next, baking is performed at a temperature of about 850 ° C. in order to make this second top electrode layer 63 a stable film.
다음에, 도9(c)에 도시한 바와 같이, 제2 상면 전극층(63)과 전기적으로 접속하도록, 산화 루테늄을 주성분으로 하는 저항 페이스트를 인쇄하여 저항층(64)을 형성한다. 다음에, 이 저항층(64)을 안정한 막으로 하기 위해서 약 850℃의 온도에서 소성을 행한다.Next, as shown in Fig. 9C, a resistive paste containing ruthenium oxide as a main component is printed so as to be electrically connected to the second upper electrode layer 63 to form the resistive layer 64. Next, in order to make this resistance layer 64 into a stable film | membrane, it bakes at a temperature of about 850 degreeC.
다음에, 도10(a)에 도시한 바와 같이, 저항층(64)의 저항값을 소정의 값으로 수정하기 위해서 YAG 레이저로 트리밍 홈(71)을 형성하고 트리밍을 행한다. 이때, 저항값 측정용의 트리밍 프로브는 제2 상면 전극층(63)상에 셋트하고 트리밍을 행한다.Next, as shown in Fig. 10A, in order to correct the resistance value of the resistance layer 64 to a predetermined value, a trimming groove 71 is formed by a YAG laser and trimming is performed. At this time, the trimming probe for resistance measurement is set on the second upper electrode layer 63 and trimmed.
다음에, 도10(b)에 도시한 바와 같이, 저항값 수정 후의 저항층(64)을 보호하기 위해서 글라스를 주성분으로 하는 페이스트를 인쇄하여 보호층(65)을 형성한다. 이때, 가로방향으로 나란히 배열되는 복수의 저항층(64)을 세로방향의 분할 홈(69)에 걸쳐서 연속하여 덮도록 보호층(65)의 인쇄 패턴을 형성해도 된다. 다음에, 이 보호층(65)을 안정한 막으로 하기 위해서 약 600℃의 온도에서 소성을 행한다.Next, as shown in Fig. 10B, in order to protect the resistance layer 64 after the resistance value correction, a paste mainly composed of glass is printed to form a protective layer 65. At this time, you may form the printing pattern of the protective layer 65 so that the some resistance layer 64 arrange | positioned in the horizontal direction may be covered continuously over the division groove 69 of a vertical direction. Next, baking is performed at the temperature of about 600 degreeC in order to make this protective layer 65 into a stable film.
다음에, 도10(c)에 도시한 바와 같이, 제1 상면 전극층(62) 및 제2 상면 전극층(63)의 상면의 일부에 가로방향의 분할 홈(70)에 걸치지 않도록, 은계의 도전 분체와 글라스를 함유하여 이루어진 전극 페이스트를 인쇄하여 제3 상면전극층(66)을 형성한다. 다음에, 제3 상면 전극층(66)을 안정한 막으로 하기 위해서 약 600℃의 온도에서 소성을 행한다.Next, as shown in FIG. 10 (c), the silver-based conductivity is performed so as not to span the divided grooves 70 in the horizontal direction on a part of the upper surfaces of the first upper electrode layer 62 and the second upper electrode layer 63. An electrode paste made of powder and glass is printed to form a third top electrode layer 66. Next, baking is performed at the temperature of about 600 degreeC in order to make the 3rd top electrode layer 66 into a stable film | membrane.
다음에, 도11(a)에 도시한 바와 같이, 제1 상면 전극층(62), 제2 상면 전극층(63), 저항층(64), 트리밍 홈(71), 보호층(65) 및 제3 상면 전극층(66)을, 형성 후의 시트형상의 기판(61)의 가로방향의 분할 홈(70)을 따라서 분할하여 스트립형상의 기판(72)으로 분할한다. 이때, 스트립형상의 기판(72)의 길이 방향의 측면에는 먼저 형성한 제1 상면 전극층(62)이 가로방향의 분할 홈(70)의 깊이까지 형성된 상태로 되어 있다.Next, as shown in Fig. 11A, the first top electrode layer 62, the second top electrode layer 63, the resistive layer 64, the trimming groove 71, the protective layer 65 and the third The upper electrode layer 66 is divided into strip-shaped substrates 72 by dividing along the divided grooves 70 in the horizontal direction of the sheet-like substrate 61 after formation. At this time, the first upper surface electrode layer 62 formed on the side surface in the longitudinal direction of the strip-shaped substrate 72 is formed to the depth of the divided groove 70 in the horizontal direction.
최후로, 도11(b)에 도시한 바와 같이, 노출되어 있는 제1 상면 전극층(62), 제2 상면 전극층(63) 및 제3 상면 전극층(66)에 도금을 실시하기 위한 준비공정으로서, 스트립형상의 기판(72)의 세로방향의 분할 홈(69)을 따라서 분할하여 조각형상의 기판(73)으로 분할한다. 그리고, 노출되어 있는 제1 상면 전극층(62), 제2 상면 전극층(63) 및 제3 상면 전극층(66)의 납땜 시의 전극 눌림의 방지 및 납땜 시의 신뢰성의 확보를 위해 전기도금에 의해서 니켈 도금층(도시하지 않음)을 중간층으로 하고 땜납 도금층(도시하지 않음)을 최외층으로서 형성하여 저항기를 제조하는 것이다.Finally, as shown in Fig. 11B, as a preparation step for plating the exposed first top electrode layer 62, second top electrode layer 63, and third top electrode layer 66, The strips are divided along the longitudinal dividing grooves 69 of the substrate 72 to be divided into pieces 73. Nickel is electroplated by electroplating to prevent electrode squeezing during soldering and to ensure reliability during soldering of the exposed first top electrode layer 62, second top electrode layer 63, and third top electrode layer 66. The resistor is manufactured by forming a plating layer (not shown) as an intermediate layer and forming a solder plating layer (not shown) as the outermost layer.
이상과 같이 구성 및 제조된 본 발명의 제3 실시예에서의 저항기를 설치 기판에 납땜한다. 도12(a)의 본 발명의 제3 실시예의 설치 상태를 나타내는 단면도에 도시한 바와 같이, 보호층을 형성한 면을 하측에 설치하고 제1, 제2 및 제3 상면 전극층(도시하지 않음)과 기판 측면의 저항층의 부분과의 양쪽에서 납땜하지만, 측면 전극이 형성되어 있는 면적이 작기 때문에 겨우 필리트(74)가 형성될 뿐이다. 따라서, 도12(b)의 설치 상태의 상면도에 도시한 바와 같이, 부품 면적(75)과 이 부품의 측면을 납땜하기 위해서 필요한 면적(76)을 합친 면적이 설치 면적(77)으로 된다. 0.6×0.3mm 크기의 각(角) 칩 저항기에서, 종래 구조의 제품과 설치 면적을 비교하면 약 20%의 축소화를 도모할 수 있다.The resistor in the third embodiment of the present invention constructed and manufactured as described above is soldered to the mounting substrate. As shown in the sectional view showing the installation state of the third embodiment of the present invention in Fig. 12A, the first, second and third upper electrode layers (not shown) are provided with the surface on which the protective layer is formed on the lower side. The solders are soldered on both sides of the substrate and the portion of the resistive layer on the side of the substrate, but only the fillet 74 is formed because the area where the side electrodes are formed is small. Therefore, as shown in the top view of the installation state of FIG. 12 (b), the area which combined the part area 75 and the area 76 required for soldering the side surface of this part becomes the installation area 77. As shown in FIG. In the angular chip resistors having a size of 0.6 × 0.3 mm, a reduction of about 20% can be achieved by comparing the installation area with a product having a conventional structure.
따라서, 본 발명의 제3 실시예의 구성에 의하면, 저항기의 측면 전극의 면적이 작기 때문에, 설치 기판 상에서 납땜의 필리트를 형성하기 위한 면적이 작아지게 되어 설치 면적을 축소화할 수가 있다.Therefore, according to the configuration of the third embodiment of the present invention, since the area of the side electrode of the resistor is small, the area for forming the solder fillet on the mounting substrate becomes small, and the mounting area can be reduced.
또, 본 발명의 제3 실시예에서 땜납 도금층(68)과 보호층(65)을 동일 면 또는 땜납 도금층(68)을 높게 함으로써, 땜납 도금층(68)과 설치 시의 랜드 패턴(76)과의 간극이 생기기 어렵게 되어 설치 품질을 더욱 향상시킬 수 있다.In the third embodiment of the present invention, the solder plating layer 68 and the protective layer 65 are made to have the same surface or the solder plating layer 68, so that the solder plating layer 68 and the land pattern 76 at the time of installation are increased. The gap is less likely to be created, further improving the installation quality.
또한, 본 발명의 제3 실시예에서 제2 상면 전극층(63), 보호층(65) 및 제3 상면 전극층(66)을 표3에 나타내는 조합으로 한 때에는 다른 특성을 향상시킬 수 있다.In the third embodiment of the present invention, when the second top electrode layer 63, the protective layer 65, and the third top electrode layer 66 are combined as shown in Table 3, other characteristics can be improved.
또한, 본 발명의 제3 실시예에서 측면 전극을 형성하지 않는 쪽이 설치 면적을 더욱 축소화할 수 있다는 것은 용이하게 생각될 수 있다.In addition, in the third embodiment of the present invention, it can be easily considered that the side electrode is not formed to further reduce the installation area.
(제4 실시예)(Example 4)
이하, 본 발명의 제4 실시예에서의 저항기 및 그 제조방법에 대해서 도면을 참조하면서 설명한다.Hereinafter, a resistor and a manufacturing method thereof according to a fourth embodiment of the present invention will be described with reference to the drawings.
도13은 본 발명의 제4 실시예에서의 저항기의 단면도이다.Fig. 13 is a sectional view of a resistor in the fourth embodiment of the present invention.
도13에서, 81은 96% 알루미나를 함유하여 이루어진 기판이다. 82는 기판(81)의 상면의 측부 및 측면의 일부에 설치된 금계의 스퍼터링으로 설치되는 제1 상면 전극층이고, 기판(81)의 측면상의 제1 상면 전극층(82)의 면적은 기판(81)의 측면의 면적의 반분 이하이다. 83은 제1 상면 전극층(82)에 전기적으로 접속되는 은계의 도전 분체와 글라스를 함유하는 제2 상면 전극층이다. 84는 제2 상면 전극층(83)에 전기적으로 접속되는 산화 루테늄을 주성분으로 하는 저항층이다. 85는 저항층(84)의 상면에 설치된 글라스를 주성분으로 하는 보호층이다. 86은 제1 상면 전극층(82) 및 제2 상면 전극층(83)의 표면의 일부에 설치된 은계의 도전 분체에 글라스를 함유하여 이루어진 제3 상면 전극층이다. 87 및 88은 필요에 따라서 납땜 시의 신뢰성 등의 확보를 위해 설치된 니켈 도금층 및 땜납 도금층이다.In Fig. 13, 81 is a substrate containing 96% alumina. 82 is a first top electrode layer provided by gold-based sputtering provided on a part of side and side surfaces of the upper surface of the substrate 81, and the area of the first upper surface electrode layer 82 on the side surface of the substrate 81 is larger than that of the substrate 81. It is less than half of the area of the side surface. 83 is a second top electrode layer containing silver conductive powder and glass electrically connected to the first top electrode layer 82. 84 is a resistance layer mainly containing ruthenium oxide electrically connected to the second top electrode layer 83. 85 is a protective layer mainly comprising glass provided on the upper surface of the resistive layer 84. 86 is a 3rd top electrode layer formed by containing glass in the silver-type electrically conductive powder provided in the one part of the surface of the 1st top electrode layer 82 and the 2nd top electrode layer 83. FIG. 87 and 88 are nickel plating layers and solder plating layers provided as needed to ensure reliability, etc. at the time of soldering.
이상과 같이 구성된 본 발명의 제4 실시예에서의 저항기에 대해서 이하에서 그 제조방법을 도면을 참조하면서 설명한다.A resistor in the fourth embodiment of the present invention configured as described above will be described below with reference to the drawings.
도14∼도16은 본 발명의 제4 실시예에서의 저항기의 제조방법을 나타내는 공정도이다.14 to 16 are process drawings showing the manufacturing method of the resistor in the fourth embodiment of the present invention.
우선, 도14(a)에 도시한 바와 같이, 표면에 후속 공정에서 스트립형상 및 조각형상으로 분할하기 위해서 설치한 복수의 세로방향 및 가로방향의 분할 홈(89,90)을 갖는 내열성 및 절연성이 우수한 96% 알루미나를 함유하여 이루어진 시트형상의 기판(81)의 상면 전체에 스퍼터링 공법에 의해 금을 피복하고, 또한 LSI 등에서 일반적으로 행하여지고 있는 포토리소그래피법에 의해 소망의 전극 패턴으로 한 제1 상면 전극층(82)을 형성하고, 이 제1 상면 전극층(82)을 안정한 막으로 하기 위해서 약 300∼400℃의 온도에서 열처리를 행한다. 이때, 제1 상면 전극층(82)은 가로방향의 분할 홈(90)에 들어가서 분할 홈의 속까지 제1 상면 전극층(82)을 형성할 수 있다. 이 분할 홈(89,90)의 기판(81)의 두께에 대한 깊이는 제조공정에서의 취급 시에 깨어지지 않도록, 일반적으로 기판(81)의 두께의 반분 이하로 형성되어 있다.First, as shown in Fig. 14 (a), heat resistance and insulation properties having a plurality of longitudinal and transverse dividing grooves 89 and 90 provided on the surface for dividing into strips and pieces in a subsequent step. The first upper surface of the sheet-like substrate 81 containing excellent 96% alumina was coated with gold by the sputtering method and made into a desired electrode pattern by the photolithography method generally performed by LSI. The electrode layer 82 is formed, and heat treatment is performed at a temperature of about 300 to 400 ° C. in order to make the first top electrode layer 82 a stable film. In this case, the first upper electrode layer 82 may enter the division groove 90 in the horizontal direction and form the first upper electrode layer 82 to the inside of the division groove. The depth with respect to the thickness of the board | substrate 81 of these division grooves 89 and 90 is generally formed in half or less of the thickness of the board | substrate 81 so that it may not be broken at the time of handling in a manufacturing process.
다음에, 도14(b)에 도시한 바와 같이, 제1 상면 전극층(82)과 전기적으로 접속되도록, 은계의 도전 분체와 글라스를 함유하는 전극 페이스트를 인쇄하여 제2 상면 전극층(83)을 형성한다. 다음에, 이 제2 상면 전극층(83)을 안정한 막으로 하기 위해서 약 850℃의 온도로 소성을 행한다.Next, as shown in Fig. 14B, an electrode paste containing silver-based conductive powder and glass is printed so as to be electrically connected to the first top electrode layer 82 to form a second top electrode layer 83. do. Next, baking is performed at a temperature of about 850 ° C. in order to make this second top electrode layer 83 a stable film.
다음에, 도14(c)에 도시한 바와 같이, 제2 상면 전극층(83)과 전기적으로 접속되도록, 산화 루테늄을 주성분으로 하는 저항 페이스트를 인쇄하여 저항층(84)을 형성한다. 다음에, 이 저항층(84)을 안정한 막으로 하기 위해서 약 850℃의 온도에서 소성을 행한다.Next, as shown in Fig. 14C, a resistive paste containing ruthenium oxide as a main component is printed so as to be electrically connected to the second upper electrode layer 83 to form a resistive layer 84. Figs. Next, in order to make this resistance layer 84 into a stable film | membrane, it bakes at the temperature of about 850 degreeC.
다음에, 도15(a)에 도시한 바와 같이, 저항층(84)의 저항값을 소정의 값으로 수정하기 위해서 YAG 레이저로 트리밍 홈(91)을 형성하고 트리밍을 행한다. 이때, 저항값 측정용의 트리밍 프로브는 제2 상면 전극층(83)상에 셋트하고 트리밍을 행한다.Next, as shown in Fig. 15A, in order to correct the resistance value of the resistance layer 84 to a predetermined value, a trimming groove 91 is formed by a YAG laser and trimming is performed. At this time, the trimming probe for resistance measurement is set on the second upper electrode layer 83 and trimmed.
다음에, 도15(b)에 도시한 바와 같이, 저항값 수정 후의 저항층(84)을 보호하기 위해서 글라스를 주성분으로 하는 페이스트를 인쇄하여 보호층(85)을 형성한다. 이때, 가로방향으로 나란히 배열되는 복수의 저항층(84)을 세로방향의 분할 홈(89)에 걸쳐서 연속하여 덮도록 보호층(85)의 인쇄 패턴을 형성해도 된다. 다음에, 이 보호층(85)을 안정한 막으로 하기 위해서 약 600℃의 온도에서 소성을 행한다.Next, as shown in Fig. 15B, in order to protect the resistance layer 84 after the resistance value correction, a paste containing glass as a main component is printed to form a protective layer 85. At this time, you may form the printing pattern of the protective layer 85 so that the some resistance layer 84 arrange | positioned in the horizontal direction may be covered continuously over the division groove 89 of a vertical direction. Next, in order to make this protective layer 85 into a stable film | membrane, it bakes at the temperature of about 600 degreeC.
다음에, 도15(c)에 도시한 바와 같이, 제1 상면 전극층(82) 및 제2 상면 전극층(83)의 상면의 일부에 가로방향의 분할 홈(90)에 걸치지 않고서, 은계의 도전 분체와 글라스를 함유하여 이루어진 전극 페이스트를 인쇄하여 제3 상면 전극층(86)을 형성한다. 다음에, 이 제3 상면 전극층(86)을 안정한 막으로 하기 위해서 약 600℃의 온도에서 소성을 행한다.Next, as shown in Fig. 15 (c), the silver-based conductivity is not applied to a part of the upper surface of the first upper electrode layer 82 and the second upper electrode layer 83 without spreading the divided groove 90 in the horizontal direction. An electrode paste made of powder and glass is printed to form a third top electrode layer 86. Next, in order to make this 3rd top electrode layer 86 into a stable film | membrane, it bakes at the temperature of about 600 degreeC.
다음에, 도16(a)에 도시한 바와 같이, 제1 상면 전극층(82), 제2 상면 전극층(83), 저항층(84), 트리밍 홈(91), 보호층(85) 및 제3 상면 전극층(86)을, 형성 후의 시트형상의 기판(81)의 가로방향의 분할 홈(90)을 따라 분할하여 스트립형상의 기판(92)으로 분할한다. 이때, 스트립형상의 기판(92)의 길이방향의 측면에는 먼저 형성한 제1 상면 전극층(82)이 가로방향의 분할 홈(90)의 깊이까지 형성된 상태로 되어 있다.Next, as shown in Fig. 16A, the first top electrode layer 82, the second top electrode layer 83, the resistive layer 84, the trimming groove 91, the protective layer 85, and the third The upper electrode layer 86 is divided into strip-shaped substrates 92 by dividing along the divided grooves 90 in the horizontal direction of the sheet-shaped substrate 81 after formation. At this time, the first upper surface electrode layer 82 formed on the side of the strip-shaped substrate 92 in the longitudinal direction is formed to the depth of the dividing groove 90 in the horizontal direction.
최후로, 도16(b)에 도시한 바와 같이, 노출되어 있는 제1 상면 전극층(82), 제2 상면 전극층(83) 및 제3 상면 전극층(86)에 도금을 실시하기 위한 준비공정으로서, 스트립형상의 기판(82)의 세로방향의 분할 홈(89)을 따라서 분할하여 조각형상의 기판(93)으로 분할한다. 그리고, 노출되어 있는 제1 상면 전극층(82), 제2 상면 전극층(83) 및 제3 상면 전극층(86)의 납땜 시의 전극 눌림의 방지 및 납땜 시의 신뢰성의 확보를 위해 전기도금에 의해서 니켈 도금층(도시하지 않음)을 중간층으로 하고 땜납 도금 층(도시하지 않음)을 최외층으로서 형성하여 저항기를 제조하는 것이다.Finally, as shown in Fig. 16B, as a preparation step for plating the exposed first top electrode layer 82, second top electrode layer 83, and third top electrode layer 86, The strip is divided along the longitudinal dividing groove 89 of the strip-shaped substrate 82 and divided into a strip-shaped substrate 93. Nickel is electroplated by electroplating to prevent electrode squeezing during soldering and to secure reliability during soldering of the exposed first and second upper electrode layers 82, 83, and third upper electrode layers 86. A resistor is manufactured by forming a plating layer (not shown) as an intermediate layer and forming a solder plating layer (not shown) as the outermost layer.
이상과 같이 구성 및 제조된 본 발명의 제4 실시예에서의 저항기를 설치 기판에 납땜한 경우의 효과에 대해서는 상기한 제3 실시예와 동일하기 때문에 설명을 생략한다.The effect of the case where the resistor in the fourth embodiment of the present invention constructed and manufactured as described above is soldered to the mounting substrate is the same as in the above-described third embodiment, and thus description thereof is omitted.
또한, 본 발명의 제4 실시예에서 제1 상면 전극층(82), 제2 상면 전극층(83), 저항층(84), 보호층(85) 및 제3 상면 전극층(86)을 표4에 나타내는 조합으로 한 때에는 다른 특성을 향상시킬 수 있다.In addition, in the fourth embodiment of the present invention, the first top electrode layer 82, the second top electrode layer 83, the resistance layer 84, the protective layer 85, and the third top electrode layer 86 are shown in Table 4. When combined, other characteristics can be improved.
또한, 본 발명의 제4 실시예에서 측면 전극을 형성하지 않은 쪽이 설치 면적을 더욱 축소화할 수 있다는 것은 용이하게 생각될 수 있다.Further, in the fourth embodiment of the present invention, it can be easily considered that the side without the side electrode can further reduce the installation area.
(제5 실시예)(Example 5)
이하, 본 발명의 제5 실시예에서의 저항기 및 그 제조방법에 대해서 도면을 참조하면서 설명한다.Hereinafter, a resistor and a manufacturing method thereof according to a fifth embodiment of the present invention will be described with reference to the drawings.
도17은 본 발명의 제5 실시예에서의 저항기의 단면도이다.Fig. 17 is a sectional view of a resistor in the fifth embodiment of the present invention.
도17에서, 101은 96% 알루미나를 함유하여 이루어진 기판이다. 102는 기판(101)의 주면의 측부에 설치된 은계의 도전 분체에 글라스를 함유하여 이루어진 제1 상면 전극층이다. 103은 제1 상면 전극층(102)에 전기적으로 접속되는 산화 루테늄을 주성분으로 하는 저항층이다. 104는 저항층(103)의 상면에 설치된 글라스를 주성분으로 하는 보호층이다. 105는 제1 상면 전극층(102)의 표면 및 측면의 일부에 설치된 금계의 스퍼터링를 이용하여 형성되는 제2 상면 전극층이고, 기판(101)의 측면상의 제2 상면 전극층(105)의 면적은 기판(101)의 측면의 면적의 반분 이하이다. 106은 제1 상면 전극층(102) 및 제2 상면 전극층(105)의 상면의 일부에 겹치는 은계의 도전 분체에 글라스를 함유하여 이루어진 제3 상면 전극층이다. 107 및 108은 필요에 따라서 납땜 시의 신뢰성 등의 확보를 위해 설치된 니켈 도금층 및 땜납 도금층이다.In Fig. 17, 101 is a substrate containing 96% alumina. 102 is a first top electrode layer formed of glass in a silver-based conductive powder provided on the side of the main surface of the substrate 101. 103 is a resistance layer mainly composed of ruthenium oxide electrically connected to the first top electrode layer 102. 104 is a protective layer mainly composed of glass provided on the upper surface of the resistive layer 103. 105 is a second top electrode layer formed using gold-based sputtering provided on a part of the surface and side surfaces of the first top electrode layer 102, and the area of the second top electrode layer 105 on the side of the substrate 101 is the substrate 101. It is less than half of the area of the side surface). 106 is a third top electrode layer made of glass containing silver-based conductive powder overlapping a part of the top surfaces of the first top electrode layer 102 and the second top electrode layer 105. 107 and 108 are nickel plating layers and solder plating layers which are provided for ensuring reliability, etc. at the time of soldering as needed.
이상과 같이 구성된 본 발명의 제5 실시예에서의 저항기에 대해서 이하에서 그 제조방법을 도면을 참조하면서 설명한다.A resistor in the fifth embodiment of the present invention configured as described above will be described below with reference to the drawings.
도18∼도20은 본 발명의 제5 실시예에서의 저항기의 제조방법을 나타내는 공정도이다.18 to 20 are process drawings showing the manufacturing method of the resistor in the fifth embodiment of the present invention.
우선, 도18(a)에 도시한 바와 같이, 표면에 후속 공정에서 스트립형상 및 조각형상으로 분할하기 위해서 설치된 복수의 세로방향 및 가로방향의 분할 홈(109,110)을 갖는 내열성 및 절연성이 우수한 96% 알루미나를 함유하여 이루어진 시트형상의 기판(101)의 가로방향의 분할 홈(110)에 걸치지 않고서, 은계의 도전 분체와 글라스를 함유하여 이루어진 전극 페이스트를 인쇄하여 제1 상면 전극층(102)을 형성한다.First, as shown in Fig. 18 (a), the surface having a plurality of longitudinal and transverse dividing grooves 109 and 110 provided for dividing into strips and pieces in a subsequent step is 96% excellent in heat resistance and insulation. The first upper electrode layer 102 is formed by printing an electrode paste made of silver-based conductive powder and glass without spreading the divided grooves 110 in the horizontal direction of the sheet-shaped substrate 101 containing alumina. do.
다음에, 도18(b)에 도시한 바와 같이, 제1 상면 전극층(102)과 전기적으로 접속하도록, 산화 루테늄을 주성분으로 하는 저항 페이스트를 인쇄하여 저항층(103)을 형성한다. 다음에, 이 저항층(103)을 안정한 막으로 하기 위해서 약 850℃의 온도에서 소성을 행한다.Next, as shown in Fig. 18B, a resistive paste containing ruthenium oxide as a main component is printed so as to be electrically connected to the first upper electrode layer 102 to form a resistive layer 103. As shown in Figs. Next, baking is performed at the temperature of about 850 degreeC in order to make this resistance layer 103 into a stable film | membrane.
다음에, 도18(c)에 도시한 바와 같이, 저항층(103)의 저항값을 소정 값으로 수정하기 위해서 YAG 레이저로 트리밍 홈(111)을 형성하고 트리밍을 행한다. 이때, 저항값 측정용의 트리밍 프로브는 제1 상면 전극층(102)상에 셋트하고 트리밍을 행한다.Next, as shown in Fig. 18 (c), in order to correct the resistance value of the resistance layer 103 to a predetermined value, the trimming groove 111 is formed with a YAG laser and trimming is performed. At this time, the trimming probe for resistance measurement is set on the first upper electrode layer 102 and trimmed.
다음에, 도19(a)에 도시한 바와 같이, 저항값 수정 후의 저항층(103)을 보호하기 위해서 글라스를 주성분으로 하는 페이스트를 인쇄하여 보호층(104)을 형성한다. 이때, 가로방향으로 나란히 배열되는 복수의 저항층(103)을 세로방향의 분할 홈(109)에 걸쳐서 연속하여 덮도록 보호층(104)의 인쇄 패턴을 형성해도 된다. 다음에, 이 보호층(104)을 안정한 막으로 하기 위해서 약 600℃의 온도에서 소성을 행한다.Next, as shown in Fig. 19A, in order to protect the resistance layer 103 after the resistance value correction, a paste containing glass as a main component is printed to form a protective layer 104. At this time, you may form the printing pattern of the protective layer 104 so that the some resistance layer 103 arrange | positioned in the horizontal direction may be continuously covered over the division groove 109 of a vertical direction. Next, in order to make this protective layer 104 into a stable film | membrane, it bakes at the temperature of about 600 degreeC.
다음에, 도19(b)에 도시한 바와 같이, 기판(101)의 상면 전체에 수지로 이루어진 레지스트 재료를 도포하고, 또한 포토리소그래피 공법에 의해 레지스트 재료에 소정의 제2 상면 전극층(105)의 성막 패턴의 구멍을 형성한다. 또, 기판 상면 전체에 스퍼터링 공법에 의해 금을 피복하고 소망의 제2 상면 전극층(105)의 성막 패턴을 제외하는 부분의 레지스트 재료를 제거한다. 이 공법에 의해 제2 상면 전극층(105)을 형성한다. 이때, 제2 상면 전극층(105)은 가로방향의 분할 홈(110)에 들어가서 분할 홈의 속까지 제2 상면 전극층(105)을 형성할 수 있다.Next, as shown in Fig. 19B, a resist material made of a resin is applied to the entire upper surface of the substrate 101, and a predetermined second upper electrode layer 105 is applied to the resist material by a photolithography method. The hole of the film-forming pattern is formed. Further, the entire surface of the upper surface of the substrate is covered with gold by a sputtering method, and the resist material of the portion excluding the film forming pattern of the desired second upper electrode layer 105 is removed. By this method, the second upper electrode layer 105 is formed. In this case, the second top electrode layer 105 may enter the division groove 110 in the horizontal direction and form the second top electrode layer 105 to the inside of the division groove.
이 분할 홈(1O9,110)의 기판(101)의 두께에 대한 깊이는 제조공정에서의 취급 시에 깨어지지 않도록 일반적으로 기판(101)의 두께의 반분 이하로 형성되어 있다.The depth with respect to the thickness of the board | substrate 101 of these division grooves 109 and 110 is generally formed in less than half of the thickness of the board | substrate 101 so that it may not be broken at the time of handling in a manufacturing process.
다음에, 도19(c)에 도시한 바와 같이, 제1 상면 전극층(102)과 제2 상면 전극층(105)의 표면의 일부에 겹치도록, 은계의 도전 분체와 글라스를 함유하는 전극 페이스트를 인쇄하여 제3 상면 전극층(106)을 형성한다. 다음에, 이 제3 상면 전극층(106)을 안정한 막으로 하기 위해서 약 850℃의 온도에서 소성을 행한다.Next, as shown in FIG. 19 (c), an electrode paste containing silver-based conductive powder and glass is printed so as to overlap a part of the surfaces of the first top electrode layer 102 and the second top electrode layer 105. Thus, the third upper electrode layer 106 is formed. Next, baking is performed at a temperature of about 850 ° C. in order to make this third top electrode layer 106 a stable film.
다음에, 도20(a)에 도시한 바와 같이, 제1 상면 전극층(102), 제2 상면 전극층(105), 제3 상면 전극층(106), 저항층(103), 트리밍 홈(111) 및 보호층(104)을, 형성 후의 시트형상의 기판(101)의 가로방향의 분할 홈(110)을 따라 분할하여 스트립형상의 기판(112)으로 분할한다. 이때, 스트립형상의 기판(112)의 길이방향의 측면에는 먼저 형성한 제2 상면 전극층(105)이 가로방향의 분할 홈(110)의 깊이까지 형성된 상태로 되어 있다.Next, as shown in Fig. 20A, the first top electrode layer 102, the second top electrode layer 105, the third top electrode layer 106, the resistance layer 103, the trimming groove 111, and The protective layer 104 is divided into strip-shaped substrates 112 by dividing along the divided grooves 110 in the horizontal direction of the sheet-like substrate 101 after formation. At this time, the second upper electrode layer 105 formed on the side of the strip-shaped substrate 112 in the longitudinal direction is formed to the depth of the divided groove 110 in the horizontal direction.
최후로, 도20(b)에 도시한 바와 같이, 노출되어 있는 제1 상면 전극층(102)과 제2 상면 전극층(105) 및 제3 상면 전극층(106)에 도금을 실시하기 위한 준비공정으로서, 스트립형상의 기판(112)의 세로방향의 분할 홈(109)을 따라 분할하여 조각형상의 기판(113)으로 분할한다. 그리고, 노출되어 있는 제1 상면 전극층(102)과 제2 상면 전극층(105) 및 제3 상면 전극층(106)의 납땜 시의 전극 눌림의 방지 및 납땜 시의 신뢰성의 확보를 위해 전기도금에 의해서 니켈 도금층(도시하지 않음)을 중간층으로 하고 땜납 도금층(도시하지 않음)을 최외층으로서 형성하여 저항기를 제조하는 것이다.Finally, as shown in Fig. 20B, as a preparation step for plating the exposed first top electrode layer 102, second top electrode layer 105 and third top electrode layer 106, The strip-shaped substrate 112 is divided along the longitudinal dividing groove 109 and divided into a strip-shaped substrate 113. Nickel is deposited by electroplating in order to prevent electrode squeezing during soldering and to secure reliability during soldering of the exposed first and second upper electrode layers 102, 105 and 106. The resistor is manufactured by forming a plating layer (not shown) as an intermediate layer and forming a solder plating layer (not shown) as the outermost layer.
이상과 같이 구성 및 제조된 본 발명의 제5 실시예에서의 저항기를 설치 기판에 납땜한 경우의 효과에 대해서는 상기한 제3 실시예와 동일하기 때문에 설명을 생략한다.The effect of the case where the resistor in the fifth embodiment of the present invention constructed and manufactured as described above is soldered to the mounting substrate is the same as in the above-described third embodiment, and thus description thereof is omitted.
또한, 본 발명의 제5 실시예에서 제1 상면 전극층(102), 저항층(103), 보호층(104), 제2 상면 전극층(105) 및 제3 상면 전극층(106)을 표5에 나타내는 조합으로 한 때에는 다른 특성을 향상시킬 수 있다.Further, in the fifth embodiment of the present invention, the first top electrode layer 102, the resistive layer 103, the protective layer 104, the second top electrode layer 105, and the third top electrode layer 106 are shown in Table 5. When combined, other characteristics can be improved.
또한, 본 발명의 제5 실시예에서 측면 전극을 형성하지 않는 쪽이 설치 면적을 더욱 축소화할 수 있다는 것은 용이하게 생각될 수 있다.In addition, in the fifth embodiment of the present invention, it can be easily considered that the side electrode is not formed to further reduce the installation area.
(제6 실시예)(Example 6)
이하, 본 발명의 제6 실시예에서의 저항기 및 그 제조방법에 대해서 도면을 참조하면서 설명한다.Hereinafter, a resistor and a manufacturing method thereof in a sixth embodiment of the present invention will be described with reference to the drawings.
도21은 본 발명의 제6 실시예에서의 저항기의 단면도이다.Fig. 21 is a sectional view of a resistor in the sixth embodiment of the present invention.
도21에서, 121은 96% 알루미나를 함유하여 이루어진 기판이다. 122는 기판(121)의 주면의 측부에 설치된 금계의 얇은 막으로 이루어진 한 쌍의 상면 전극층이다. 123은 기판(121)의 상면에 설치된 니켈-크롬계 또는 크롬-실리콘계의 얇은 막으로 이루어진 저항층이다. 124는 저항층(123)의 상면에 설치된 에폭시계 수지 등으로 이루어진 보호층이다. 125는 기판(121)의 측면에 설치된 니켈계의 얇은 막으로 이루어진 측면 전극층이다. 126 및 127은 필요에 따라서 납땜 시의 신뢰성 등의 확보를 위해서 설치된 니켈 도금층 및 땜납 도금층이고, 이들의 니켈 도금층(126)과 땜납 도금층(127)의 능선은 둥그스름하게 형성되어 있고, 또한 기판(121)의 측면의 땜납 도금층(127)의 면적은 기판(121)의 측면의 면적의 반분 이하이다.In Fig. 21, 121 is a substrate containing 96% alumina. 122 is a pair of top electrode layers made of a gold-based thin film provided on the side of the main surface of the substrate 121. 123 is a resistive layer made of a thin film of nickel-chromium or chromium-silicon provided on the upper surface of the substrate 121. 124 is a protective layer made of epoxy resin or the like provided on the upper surface of the resistance layer 123. 125 is a side electrode layer made of a nickel-based thin film provided on the side of the substrate 121. 126 and 127 are nickel plating layers and solder plating layers provided for ensuring reliability, etc. at the time of soldering as needed, and the ridge lines of these nickel plating layers 126 and solder plating layers 127 are formed round, and the board | substrate 121 is carried out. The area of the solder plating layer 127 on the side surface of () is equal to or less than half the area of the side surface of the substrate 121.
이상과 같이 구성된 본 발명의 제6 실시예에서의 저항기에 대해서 이하에서 그 제조방법을 도면을 참조하면서 설명한다.A resistor in the sixth embodiment of the present invention configured as described above will be described below with reference to the drawings.
도22∼도24는 본 발명의 제6 실시예에서의 저항기의 제조방법을 나타내는 공정도이다.22 to 24 are process charts showing the manufacturing method of the resistor in the sixth embodiment of the present invention.
우선, 도22(a)에 도시한 바와 같이, 표면에 후속 공정에서 스트립형상 및 조각형상으로 분할하기 위해서 설치한 복수의 세로방향 및 가로방향의 분할 홈(128,129)을 가짐과 동시에, 내열성 및 절연성이 우수한 96% 알루미나를 함유하여 이루어진 시트형상의 기판(121)의 상면의 가로방향의 분할 홈(129)에 걸치지 않고서, 금 등을 주성분으로 하는 금속 유기물 등으로 이루어진 전극 페이스트를 스크린(screen)인쇄 및 건조한 후, 금속 유기물 등으로 이루어진 전극 페이스트의 유기성분만을 날려버리고, 금속성분만을 기판(121)상에 소성 부착을 위하여 벨트(belt)식 연속 소성노(燒成爐)에 의해서 약 850℃에서 약 45분의 프로파일(profile)에 의해서 소성하여, 얇은 막으로 이루어진 상면 전극층(122)을 형성한다.First, as shown in Fig. 22A, the surface has a plurality of longitudinal and transverse dividing grooves 128 and 129 provided for dividing the strip into strips and pieces in a subsequent step, and at the same time, heat and insulating properties. Screen an electrode paste made of metal organic material mainly composed of gold or the like without covering the division grooves 129 in the horizontal direction of the upper surface of the sheet-like substrate 121 containing the excellent 96% alumina. After printing and drying, only the organic component of the electrode paste made of a metal organic material or the like is blown off, and only the metal component is about 850 ° C. by a belt type continuous firing furnace for plastic adhesion on the substrate 121. Is fired by a profile of about 45 minutes at, to form a top electrode layer 122 made of a thin film.
다음에, 도22(b)에 도시한 바와 같이, 상면 전극층(122)(본 도면에서는 도시하지 않음)을 형성하여 이루어진 시트형상의 기판(121)의 상면 전체에 스퍼터링 공법에 의해 니켈-크롬, 크롬-실리콘 등을 피복하여 전체 저항체층(130)을 형성한다.Next, as shown in Fig. 22 (b), nickel-chromium, by sputtering, is formed on the entire upper surface of the sheet-like substrate 121 formed by forming the upper electrode layer 122 (not shown in the figure). The entire resistor layer 130 is formed by coating chromium-silicon or the like.
다음에, 도22(c)에 도시한 바와 같이, 전체 저항체층(130)을 LSI 등에서 일반적으로 행하여지고 있는 포토리소그래피법에 의해 소망의 저항체 패턴으로 한 저항층(123)을 형성하고, 이 저항층(123)을 안정한 막으로 하기 위해서 약 300∼400℃의 온도에서 열처리를 행한다.Next, as shown in Fig. 22 (c), the resistive layer 123 having the desired resistive pattern is formed by the photolithography method which is generally performed by LSI or the like. In order to make the layer 123 a stable film, heat treatment is performed at a temperature of about 300 to 400 ° C.
다음에, 도23(a)에 도시한 바와 같이, 저항층(123)의 저항값을 소정의 값으로 수정하기 위해서 YAG 레이저로 트리밍 홈(131)을 형성하고 트리밍을 행한다. 이때, 저항값 측정용의 트리밍 프로브는 상면 전극층(122)상에 세트하고 트리밍은 서펜타인 커트법(serpentine cut 法)[복수 라인의 스트레이트 커트(straight cut)]으로 함으로써, 낮은 저항값에서부터 높은 저항값까지 자유롭게 조정할 수가 있다.Next, as shown in Fig. 23A, in order to correct the resistance value of the resistive layer 123 to a predetermined value, a trimming groove 131 is formed with a YAG laser and trimming is performed. At this time, the trimming probe for measuring the resistance value is set on the upper electrode layer 122, and the trimming is performed by the serpentine cut method (straight cut of multiple lines), whereby the resistance value is high from the low resistance value. The resistance value can be adjusted freely.
다음에, 도23(b)에 도시한 바와 같이, 저항값 수정 후의 저항층(123)을 보호하기 위해서 개개의 저항층에 대하여 개개의 보호층 인쇄 패턴을 형성하도록, 에폭시계의 수지 페이스트를 스크린 인쇄한 후, 기판(121)상에 강고히 접착시키기 위해서 셀트식 연속 경화로에 의해서 약 200℃에서 약 30분의 프로파일에 의해서 열경화하여 보호층(124)을 형성한다. 이때, 가로방향으로 나란히 배열되는 복수의 저항층(123)을 세로방향의 분할 홈(128)에 걸쳐서 연속하여 덮도록 보호층 인쇄 패턴을 형성해도 된다.Next, as shown in Fig. 23B, in order to protect the resistance layer 123 after the resistance value correction, an epoxy resin paste is screened so as to form individual protective layer printing patterns on the individual resistance layers. After printing, the protective layer 124 is formed by thermosetting with a profile of about 30 minutes at about 200 ° C. by a continuous continuous curing furnace in order to adhere firmly onto the substrate 121. At this time, you may form a protective layer printing pattern so that the some resistance layer 123 arrange | positioned in the horizontal direction may be covered continuously over the division groove 128 of a vertical direction.
다음에, 동 도면에 도시한 바와 같이, 가로방향의 분할 홈(129)에 걸쳐서 상면 전극층(122)과 전기적으로 접속하도록 스퍼터링에 의해 니켈-크롬계의 얇은 막으로 이루어진 측면 전극층(125)을 형성한다. 이때, 미리 측면 전극층을 형성하는 부분 이하에 레지스트층을 형성하여 두고, 기판 전체에 스퍼터링에 의해 니켈-크롬층을 형성한 후, 리프트-오프(lift off)법에 의해 레지스트의 제거와 동시에 측면 전극층 이외의 니켈-크롬층을 제거한다.Next, as shown in the figure, the side electrode layer 125 made of a nickel-chromium thin film is formed by sputtering so as to be electrically connected to the upper electrode layer 122 over the division grooves 129 in the horizontal direction. do. At this time, a resist layer is formed below a portion forming the side electrode layer in advance, and a nickel-chromium layer is formed on the entire substrate by sputtering, and then the side electrode layer is removed at the same time as the resist is removed by a lift-off method. The other nickel-chromium layer is removed.
다음에, 도24(a)에 도시한 바와 같이, 시트형상의 기판(121)의 가로방향의 분할 홈(129)으로 분할하여 스트립형상의 기판(132)으로 일차 분할한다. 이때, 스트립형상의 기판(132)의 길이 방향의 측면에는 측면 전극층(125)이 가로방향의 분할 홈(129)의 깊이까지 형성된 상태로 되어 있다.Next, as shown in Fig. 24A, the sheet-shaped substrate 121 is divided into horizontally divided dividing grooves 129 and firstly divided into a strip-shaped substrate 132. At this time, the side electrode layer 125 is formed to the depth of the division groove 129 in the horizontal direction on the side surface in the longitudinal direction of the strip-shaped substrate 132.
최후로, 도24(b)에 도시한 바와 같이, 노출되어 있는 상면 전극층(122)과 측면 전극층(125)에 도금을 실시하기 위한 준비공정으로서, 스트립형상의 기판(132)을 조각형상의 기판(133)으로 분할하는 이차 분할을 행하여, 노출되어 있는 상면 전극층(122)과 측면 전극층(125)의 납땜 시의 전극 눌림의 방지 및 납땜 시의 신뢰성의 확보를 위해, 필요에 따라 전기도금에 의해서 니켈 도금층(도시하지 않음)을 중간층으로 하고 땜납 도금층(도시하지 않음)을 최외층으로서 형성하여 저항기를 제조하는 것이다.Finally, as shown in Fig. 24B, as a preparatory step for plating the exposed upper electrode layer 122 and the side electrode layer 125, the strip-shaped substrate 132 is formed into a piece of substrate. Secondary division is performed by dividing to 133, and the electroplating is performed by electroplating as necessary to prevent the electrode squeezing during the soldering of the exposed top electrode layer 122 and the side electrode layer 125 and to ensure the reliability during the soldering. A resistor is manufactured by forming a nickel plating layer (not shown) as an intermediate layer and forming a solder plating layer (not shown) as the outermost layer.
이상과 같이 구성 및 제조된 본 발명의 제6 실시예에서의 저항기를 설치 기판에 납땜하였다. 도25(a)의 설치 상태의 단면도에 도시한 바와 같이, 보호층을 형성한 면을 하측으로 하여 설치하고, 상면 전극층(도시하지 않음)과 기판 측면의 저항층의 부분과의 양쪽에서 납땜하지만, 측면 전극이 형성되어 있는 면적이 작기 때문에 겨우 필리트(134)가 형성될 뿐이다. 따라서, 도25(b)의 설치 상태의 상면도에 도시한 바와 같이, 부품 면적(135)과 측면을 납땜하기 위해서 필요한 면적(136)을 합친 면적이 설치 면적(137)으로 된다. 0.6×0.3mm 크기의 각(角) 칩 저항기에서, 종래 구조의 제품과 설치 면적을 비교하면 약 20%의 축소화를 도모할 수 있었다.The resistor in the sixth embodiment of the present invention constructed and manufactured as described above was soldered to the mounting substrate. As shown in the cross sectional view of the installation state of Fig. 25A, the surface on which the protective layer is formed is provided downward and soldered from both the upper electrode layer (not shown) and the portion of the resistive layer on the side of the substrate. Since the area where the side electrodes are formed is small, only the filtrate 134 is formed. Therefore, as shown in the top view of the installation state of FIG. 25 (b), the area where the component area 135 and the area 136 required for soldering the side surfaces are combined is the installation area 137. In the angular chip resistors having a size of 0.6 x 0.3 mm, a reduction of about 20% was achieved by comparing the installation area with the product of the conventional structure.
따라서, 본 발명의 구성에 의하면, 저항기의 측면 전극의 면적이 작기 때문에, 설치 기판상에서 납땜의 필리트를 형성하기 위한 면적이 작아지게 되어 설치 면적을 축소화할 수가 있다.Therefore, according to the structure of this invention, since the area of the side electrode of a resistor is small, the area for forming the soldering filler on a mounting board | substrate becomes small, and an installation area can be reduced.
또한, 측면 전극층(125)을 스퍼터링으로 형성함으로써, 기판과의 밀착강도가 강하게 되고, 또한 기판 측면부에서의 기판(121)과 땜납 도금층(127)의 경계선에서 직선성를 얻을 수 있어, 외관상의 품위가 양호하다고 하는 효과도 얻을 수 있다.In addition, by forming the side electrode layer 125 by sputtering, the adhesion strength with the substrate is strong, and linearity can be obtained at the boundary line between the substrate 121 and the solder plating layer 127 at the side surface of the substrate, and the appearance is improved. The effect of being favorable can also be acquired.
또, 본 발명의 제6 실시예에서 측면 전극층(125)을 형성하지 않는 쪽이, 설치 면적을 더욱 축소화할 수 있다는 것은 용이하게 생각할 수 있다. 그러나, 현재의 전자기기의 제조공정에서는 설치 후의 납땜 검사를 화상인식에 의해 행하고 있는 것이 실상이고, 측면 전극을 형성하지 않은 경우 필리트가 전혀 형성되지 않아, 화상인식에 의한 자동검사를 할 수 없게 되어 버린다고 하는 문제가 발생하게 된다.In the sixth embodiment of the present invention, it is easy to think that the side electrode layer 125 is not formed to further reduce the installation area. However, in the current manufacturing process of electronic equipment, soldering inspection after installation is actually performed by image recognition, and when no side electrode is formed, no filtrate is formed, and automatic inspection by image recognition cannot be performed. There is a problem of becoming.
또한, 본 발명의 제6 실시예에서 땜납 도금층(127)과 보호층(124)을 동일 면 또는 땜납 도금층(127)을 높게 함으로써, 땜납 도금층(127)과 설치시의 랜드 패턴과의 간극이 생기기 어렵게 되어 설치 품질을 더욱 향상시킬 수 있다.In addition, in the sixth embodiment of the present invention, the solder plating layer 127 and the protection layer 124 are made to have the same surface or the solder plating layer 127 higher, so that a gap between the solder plating layer 127 and the land pattern during installation is generated. It is difficult to improve the installation quality further.
또, 본 발명의 제6 실시예에서의 구성에 의한 상면 전극층(122)과, 저항층(123)과, 보호층(124)과의 조합 이외에서도 동일한 효과를 얻을 수 있다. 그 조합과 특징에 대해서 표6에 정리한다.The same effect can be obtained in addition to the combination of the upper electrode layer 122, the resistance layer 123, and the protective layer 124 in the sixth embodiment of the present invention. The combinations and features are summarized in Table 6.
(제7의 실시예)(Seventh embodiment)
이하, 본 발명의 제7 실시예에서의 저항기 및 그 제조방법에 대해서 도면을 참조하면서 설명한다.Hereinafter, a resistor and a manufacturing method thereof in a seventh embodiment of the present invention will be described with reference to the drawings.
도26은 본 발명의 제7 실시예에서의 저항기의 단면도이다.Fig. 26 is a sectional view of a resistor in the seventh embodiment of the present invention.
도26에서, 141은 96% 알루미나를 함유하여 이루어진 기판이다. 142는 기판(141)의 표면의 측부에 설치된 금계의 얇은 막으로 이루어진 한 쌍의 제1 상면 전극층이다. 143은 상면 전극층(142)사이에 설치된 니켈-크롬계 또는 크롬-실리콘계의 얇은 막으로 이루어진 저항층이다. 144는 저항층(143)의 표면에 설치된 에폭시계 수지 등으로 이루어진 보호층이다. 145는 은 또는 니켈계의 도전 분체에 수지를 함유하여 이루어진 한 쌍의 제2 상면 전극층이다. 146은 기판(141)의 측면에 제1 상면 전극층(142) 또는 제2 상면 전극층(145)과 접속하도록 설치된 측면 전극층이다. 147 및 148은 필요에 따라서 납땜 시의 신뢰성 등의 확보를 위해 설치된 니켈 도금층 및 땜납 도금층이고, 이들의 니켈 도금층(147)과 땜납 도금층(148)의 능선은 둥그스름하게 형성되어 있고, 또한 기판(141)의 측면의 땜납 도금층(148)의 면적은 기판(141)의 측면의 면적의 반분 이하이다.In FIG. 26, 141 is a substrate containing 96% alumina. 142 is a pair of first upper electrode layers made of a gold-based thin film provided on the side of the surface of the substrate 141. 143 is a resistive layer made of a thin film of nickel-chromium or chromium-silicon provided between the upper electrode layers 142. 144 is a protective layer made of epoxy resin or the like provided on the surface of the resistive layer 143. 145 is a pair of second upper electrode layers made of a resin containing silver or nickel-based conductive powder. 146 is a side electrode layer provided on the side of the substrate 141 so as to be connected to the first top electrode layer 142 or the second top electrode layer 145. 147 and 148 are nickel plating layers and solder plating layers provided to ensure reliability during soldering as necessary, and the ridges of these nickel plating layers 147 and solder plating layers 148 are rounded, and the substrate 141 is formed. The area of the solder plating layer 148 on the side surface of () is less than half the area of the side surface of the substrate 141.
이상과 같이 구성된 본 발명의 제7 실시예에서의 저항기에 대해서 이하에서 그 제조방법을 도면을 참조하면서 설명한다.A resistor in the seventh embodiment of the present invention configured as described above will be described below with reference to the drawings.
도27∼도29는 본 발명의 제7 실시예에서의 저항기의 제조방법을 나타내는 공정도이다.27 to 29 are process drawings showing the manufacturing method of the resistor in the seventh embodiment of the present invention.
우선, 도27(a)에 도시한 바와 같이, 표면에 후속 공정에서 스트립형상 및 조각형상으로 분할하기 위해서 설치한 복수의 세로방향 및 가로방향의 분할 홈(149,150)을 가짐과 동시에, 내열성 및 절연성이 우수한 96% 알루미나를 함유하여 이루어진 시트형상의 기판(141)의 상면의 가로방향의 분할 홈(150)에 걸치지 않고서, 금 등을 주성분으로 하는 금속 유기물 등으로 이루어진 전극 페이스트를 스크린 인쇄 및 건조한 후, 금속 유기물 등으로 이루어진 전극 페이스트의 유기 성분만을 날려버리고, 금속 성분만을 기판(141)상에 소성 부착하기 위하여 벨트식 연속 소성로에 의해서 약 850℃에서 약 45분의 프로파일에 의하여 소성하여, 얇은 막으로 이루어진 상면 전극층(142)을 형성한다.First, as shown in Fig. 27 (a), the surface has a plurality of longitudinal and transverse dividing grooves 149 and 150 provided for dividing into strips and pieces in a subsequent step, and at the same time, heat and insulating properties. Screen printing and drying of an electrode paste made of metal organic material mainly composed of gold or the like, without spreading the horizontally divided grooves 150 on the upper surface of the sheet-like substrate 141 containing the excellent 96% alumina. Thereafter, only the organic components of the electrode paste made of metal organic materials or the like are blown off, and only the metal components are fired by a profile of about 45 minutes at about 850 ° C. by a belt-type continuous firing furnace in order to plastically attach the metal components on the substrate 141. An upper electrode layer 142 formed of a film is formed.
다음에, 도27(b)에 도시한 바와 같이, 상면 전극층(142)(본 도면에서는 도시하지 않음)을 형성하여 이루어진 시트형상의 기판(141)의 상면 전체에 스퍼터링 공법에 의해 니켈-크롬, 크롬-실리콘 등을 피복하여 전체 저항체층(151)을 형성한다.Next, as shown in Fig. 27 (b), nickel-chromium is formed by sputtering on the entire upper surface of the sheet-like substrate 141 formed by forming the upper electrode layer 142 (not shown in this drawing). The entire resistor layer 151 is formed by coating chromium-silicon or the like.
다음에, 도27(c)에 도시한 바와 같이, 전체 저항체층(151)을 LSI 등에서 일반적으로 행하여지고 있는 포토리소그래피법에 의해 소망의 저항체 패턴으로 한 저항층(143)을 형성하고, 이 저항층(143)을 안정한 막으로 하기 위해서 약 300∼400℃의 온도에서 열처리를 행한다.Next, as shown in Fig. 27 (c), the resistive layer 143 having the desired resistive pattern is formed by the photolithography method which is generally performed by LSI or the like, and the resist is formed. In order to make the layer 143 a stable film, heat treatment is performed at a temperature of about 300 to 400 캜.
다음에, 도28(a)에 도시한 바와 같이, 저항층(143)의 저항값을 소정의 값으로 수정하기 위해서 YAC 레이저로 트리밍 홈(152)을 형성하고 트리밍을 행한다. 이때, 저항값 측정용의 트리밍 프로브는 상면 전극층(142)상에 세트하고, 트리밍은 서펜타인 커트법(복수 라인의 스트레이트 커트)으로 함으로써, 낮은 저항값에서부터 높은 저항값까지 자유롭게 조정할 수가 있다.Next, as shown in Fig. 28A, in order to correct the resistance value of the resistance layer 143 to a predetermined value, a trimming groove 152 is formed by a YAC laser and trimming is performed. At this time, the trimming probe for resistance measurement is set on the upper electrode layer 142, and the trimming can be freely adjusted from a low resistance value to a high resistance value by using the serpentine cut method (straight cut of multiple lines).
다음에, 도28(b)에 도시한 바와 같이, 저항값 수정 후의 저항층(143)을 보호하기 위해서, 개개의 저항층(143)에 대하여 개개의 보호층 인쇄 패턴을 형성하도록, 에폭시계의 수지 페이스트를 스크린 인쇄한 후, 기판(141)상에 강고히 접착시키기 위해서, 벨트식 연속 경화로에 의해서 약 200℃에서 약 30분의 프로파일에 의해서 열경화하여 보호층(144)을 형성한다. 이때, 가로방향으로 나란히 배열되는 복수의 저항층(143)을 세로방향의 분할 홈(149)에 걸쳐서 연속하여 덮도록 보호층 인쇄 패턴을 형성해도 된다.Next, as shown in Fig. 28 (b), in order to protect the resistance layer 143 after the resistance value correction, an epoxy-based pattern is formed so as to form individual protective layer printing patterns on the individual resistance layers 143. After screen-printing the resin paste, the protective layer 144 is formed by heat curing with a profile of about 30 minutes at about 200 ° C. by a belt type continuous curing furnace in order to firmly adhere on the substrate 141. At this time, you may form a protective layer printing pattern so that the some resistance layer 143 arrange | positioned in the horizontal direction may be covered continuously over the division groove 149 of a vertical direction.
다음에, 동 도면에 도시한 바와 같이, 상면 전극층(142)을 덮도록 은계 또는니켈계의 도전 분체에 수지를 함유하여 이루어진 도전 페이스트를 스크린 인쇄한 후, 기판(141)상에 강고히 접착시키기 위해서 벨트식 연속 경화로에 의해서 약 200℃에서 약 30분의 프로파일에 의해서 열경화하여 제2 상면 전극층(145)을 형성한다.Next, as shown in the figure, after screen-printing a conductive paste containing resin in a silver- or nickel-based conductive powder so as to cover the upper electrode layer 142, it is firmly adhered to the substrate 141. In order to form the second upper electrode layer 145 by thermosetting with a profile of about 30 minutes at about 200 ° C. by a belt type continuous curing furnace.
다음에, 도28(c)에 도시한 바와 같이, 가로방향의 분할 홈(도시하지 않음)에 걸쳐서 상면 전극층(142)과 전기적으로 접속하도록 스퍼터링에 의해 니켈-크롬계의 얇은 막으로 이루어진 측면 전극층(146)을 형성한다. 이때, 미리 측면 전극층을 형성하는 부분 이하에 레지스트층을 형성하여 두고, 기판 전체에 스퍼터링에 의해 니켈-크롬층을 형성한 후, 리프트 오프법에 의해 레지스트의 제거와 동시에 측면 전극층 이외의 니켈-크롬층을 제거한다.Next, as shown in Fig. 28 (c), the side electrode layer made of a nickel-chromium thin film by sputtering so as to be electrically connected to the top electrode layer 142 over the horizontal division grooves (not shown). 146 is formed. At this time, a resist layer is formed below a portion forming the side electrode layer in advance, and a nickel-chromium layer is formed on the entire substrate by sputtering, and then the nickel-chromium other than the side electrode layer is simultaneously removed by the lift-off method. Remove the layer.
다음에, 도29(a)에 도시한 바와 같이, 시트형상의 기판(141)의 가로방향의 분할 홈(150)에서 분할하여 스트립형상의 기판(153)으로 일차 분할을 행한다. 이때, 스트립형상의 기판(153)의 길이방향의 측면에는 측면 전극층(146)이 가로방향의 분할 홈(150)의 깊이까지 형성된 상태로 되어 있다.Next, as shown in Fig. 29 (a), the primary substrate is divided into strip-shaped substrates 153 by dividing into the division grooves 150 in the transverse direction of the sheet-shaped substrate 141. At this time, the side electrode layer 146 is formed in the longitudinal side of the strip-shaped substrate 153 to the depth of the divided groove 150 in the horizontal direction.
최후로, 도29(b)에 도시한 바와 같이, 노출되어 있는 제2 상면 전극층(145)과 측면 전극층(146)에 도금을 실시하기 위한 준비공정으로서, 스트립형상의 기판(153)을 조각형상의 기판(154)으로 분할하는 이차 분할을 하여, 노출되어 있는 제2 상면 전극층(145)과 측면 전극층(146)의 납땜 시의 전극 눌림의 방지 및 납땜 시의 신뢰성의 확보를 위하여 필요에 따라 전기도금에 의해서 니켈 도금층(도시하지 않음)을 중간층으로 하고 땜납 도금층(도시하지 않음)을 최외층으로서 형성하여저항기를 제조하는 것이다.Finally, as shown in Fig. 29 (b), as a preparatory step for plating the exposed second upper electrode layer 145 and the side electrode layer 146, the strip-shaped substrate 153 is formed into pieces. Secondary division is performed by dividing the second upper electrode layer 145 and the side electrode layer 146 into the substrate 154 of the substrate 154 to prevent the electrode from being pressed during the soldering and to ensure the reliability during the soldering. By plating, a nickel plating layer (not shown) is used as an intermediate layer, and a solder plating layer (not shown) is formed as the outermost layer to manufacture a resistor.
이상과 같이 구성 및 제조된 본 발명의 제7 실시예에서의 저항기를 설치 기판에 납땜한 경우의 효과에 대해서는 상기한 제6 실시예와 같기 때문에 설명을 생략한다.The effect of the case where the resistor in the seventh embodiment of the present invention constructed and manufactured as described above is soldered to the mounting substrate is the same as that of the sixth embodiment described above, and thus description thereof is omitted.
또한, 본 발명의 제7 실시예의 구성에 의한 제1 상면 전극층(142)과, 제2 상면 전극층(145)과, 저항층(143)과, 보호층(144)의 조합 이외라도 동일한 효과를 얻을 수 있다. 그 조합과 특징에 대하여 표7에 정리한다.In addition, the same effect can be obtained even if the first upper electrode layer 142, the second upper electrode layer 145, the resistance layer 143, and the protective layer 144 are combined in the seventh embodiment of the present invention. Can be. The combinations and features are summarized in Table 7.
(제8 실시예)(Example 8)
이하, 본 발명의 제8 실시예에서의 저항기 및 그 제조방법에 대해서 도면을 참조하면서 설명한다.Hereinafter, a resistor and a manufacturing method thereof according to an eighth embodiment of the present invention will be described with reference to the drawings.
도30은 본 발명의 제8 실시예에서의 저항기의 단면도이다.Fig. 30 is a sectional view of a resistor in the eighth embodiment of the present invention.
도30에서, 161은 96% 알루미나를 함유하여 이루어진 기판이다. 162는 기판(161)의 주면의 측부 및 측면의 일부에 설치된 은계의 도전 분말에 글라스를 함유하여 이루어진 상면 전극층이고, 이 상면 전극층(162)의 능선은 둥그스름하게 형성되어 있다. 또한, 기판(161)의 측면상의 상면 전극층(162)의 면적은 기판(161)의 측면의 면적의 반분 이하이다. 163은 상면 전극층(162)에 전기적으로 접속되는 산화 루테늄을 주성분으로 하는 저항층이다. 164는 저항층(163)의 상면에 설치된 글라스를 주성분으로 하는 보호층이다. 165 및 166은 필요에 따라서 납땜 시의 신뢰성 등의 확보를 위해 설치된 니켈 도금층 및 땜납 도금층이다.In FIG. 30, 161 is a substrate containing 96% alumina. 162 is a top electrode layer containing glass in a silver-based conductive powder provided on a part of side and side surfaces of the main surface of the substrate 161, and the ridge line of the top electrode layer 162 is rounded. In addition, the area of the upper electrode layer 162 on the side surface of the substrate 161 is less than half the area of the side surface of the substrate 161. 163 is a resistance layer mainly composed of ruthenium oxide electrically connected to the upper electrode layer 162. 164 is a protective layer mainly composed of glass provided on the upper surface of the resistive layer 163. 165 and 166 are nickel plating layers and solder plating layers provided for ensuring reliability, etc. at the time of soldering as needed.
이상과 같이 구성된 본 발명의 제8 실시예에서의 저항기에 대해서 이하에서 그 제조방법을 도면을 참조하면서 설명한다.A resistor in the eighth embodiment of the present invention configured as described above will be described below with reference to the drawings.
도31 및 도32는 본 발명의 제8 실시예에서의 저항기의 제조방법을 나타내는 공정도이다.31 and 32 are process charts showing the manufacturing method of the resistor in the eighth embodiment of the present invention.
우선, 도31(a)에 도시한 바와 같이, 표면에 후속 공정으로 스트립형상 및 조각형상으로 분할하기 위해서 설치한 복수의 세로방향 및 가로방향의 분할 홈(167,168)을 갖는 내열성 및 절연성이 우수한 96% 알루미나를 함유하여 이루어진 시트형상의 기판(161)의 가로방향의 분할 홈(168)에 걸쳐서, 은계의 도전 분체와글라스를 함유하여 이루어진 전극 페이스트를 인쇄하여 상면 전극층(162)을 형성한다. 다음에, 이 상면 전극층(162)을 안정한 막으로 하기 위해서 약 850℃의 온도에서 소성을 행한다. 이때, 상기 전극 페이스트는 가로방향의 분할 홈(168)에 들어가서 분할 홈의 속까지 상면 전극층(162)을 형성할 수 있다. 이 분할 홈(167,168)의 기판(161)의 두께에 대한 깊이는 제조공정에서의 취급 시에 깨어지지 않도록, 일반적으로 기판(161)의 두께의 반분 이하로 형성되어 있다.First, as shown in Fig. 31 (a), 96 having excellent heat resistance and insulation property having a plurality of longitudinal and transverse dividing grooves 167 and 168 provided on the surface for dividing into strips and pieces in a subsequent step. The upper electrode layer 162 is formed by printing an electrode paste made of silver-based conductive powder and glass over the divided grooves 168 in the horizontal direction of the sheet-like substrate 161 containing% alumina. Next, in order to make this top electrode layer 162 into a stable film | membrane, it bakes at the temperature of about 850 degreeC. In this case, the electrode paste may enter the split groove 168 in the horizontal direction and form the top electrode layer 162 up to the split groove. The depth with respect to the thickness of the board | substrate 161 of these division grooves 167 and 168 is generally formed in less than half of the thickness of the board | substrate 161 so that it may not be broken at the time of handling in a manufacturing process.
다음에, 도31(b)에 도시한 바와 같이, 상면 전극층(162)과 전기적으로 접속하도록, 산화 루테늄을 주성분으로 하는 저항 페이스트를 인쇄하여 저항층(163)을 형성한다. 다음에, 이 저항층(163)을 안정한 막으로 하기 위해서 약 850℃의 온도로 소성을 행한다.Next, as shown in Fig. 31B, a resistive paste containing ruthenium oxide as a main component is printed so as to be electrically connected to the upper electrode layer 162, thereby forming the resistive layer 163. Then, as shown in Figs. Next, in order to make this resistance layer 163 into a stable film | membrane, it bakes at the temperature of about 850 degreeC.
다음에, 도31(c)에 도시한 바와 같이, 저항층(163)의 저항값을 소정의 값으로 수정하기 위해서, YAG 레이저로 트리밍 홈(169)을 형성하고 트리밍을 행한다. 이때, 저항값 측정용의 트리밍 프로브는 상면 전극층(162)상에 셋트하고 트리밍을 행한다.Next, as shown in Fig. 31 (c), in order to correct the resistance value of the resistance layer 163 to a predetermined value, a trimming groove 169 is formed by a YAG laser and trimming is performed. At this time, a trimming probe for resistance measurement is set on the upper electrode layer 162 and trimmed.
다음에, 도32(a)에 도시한 바와 같이, 저항값 수정 후의 저항층(163)을 보호하기 위해서 글라스를 주성분으로 하는 페이스트를 인쇄하여 보호층(164)을 형성한다. 이때, 가로방향으로 나란히 배열되는 복수의 저항층(163)을 세로방향의 분할 홈(167)에 걸쳐서 연속하여 덮도록 보호층(164)의 인쇄 패턴을 형성해도 된다. 다음에, 이 보호층(164)을 안정한 막으로 하기 위해서 약 600℃의 온도로 소성을 행한다.Next, as shown in Fig. 32A, in order to protect the resistance layer 163 after the resistance value correction, a paste containing glass as a main component is printed to form the protective layer 164. At this time, you may form the printing pattern of the protective layer 164 so that the some resistance layer 163 arrange | positioned in the horizontal direction may be covered continuously over the division groove 167 of a vertical direction. Next, in order to make this protective layer 164 a stable film | membrane, it bakes at the temperature of about 600 degreeC.
다음에, 도32(b)에 도시한 바와 같이, 상면 전극층(162), 저항층(163), 트리밍 홈(169) 및 보호층(164)을, 형성 후의 시트형상의 기판(161)의 가로방향의 분할 홈(168)을 따라 분할하여 스트립형상의 기판(170)으로 분할한다. 이 때, 스트립형상의 기판(170)의 길이방향의 측면에는 먼저 형성한 상면 전극층(162)이 가로방향의 분할 홈(168)의 깊이까지 형성된 상태로 되어 있다.Next, as shown in Fig. 32 (b), the upper electrode layer 162, the resistive layer 163, the trimming grooves 169, and the protective layer 164 are formed horizontally on the sheet-like substrate 161 after formation. The strip is divided into strip-shaped substrates 170 along the dividing grooves 168 in the direction. At this time, the upper electrode layer 162 formed on the side surface in the longitudinal direction of the strip-shaped substrate 170 is formed to the depth of the divided groove 168 in the horizontal direction.
최후로, 도32(c)에 도시한 바와 같이, 노출되어 있는 상면 전극층(162)에 도금을 실시하기 위한 준비공정으로서, 스트립형상의 기판(170)의 세로방향의 분할 홈(167)을 따라서 분할하여 조각형상의 기판(171)으로 분할한다. 그리고, 노출되어 있는 상면 전극층(162)의 납땜 시의 전극 눌림의 방지 및 납땜 시의 신뢰성 등의 확보를 위해 전기도금에 의해서 니켈 도금층(도시하지 않음)을 중간층으로 하고 땜납 도금층(도시하지 않음)을 최외층으로서 형성하여 저항기를 제조하는 것이다.Finally, as shown in Fig. 32 (c), as a preparatory step for plating the exposed upper electrode layer 162, the longitudinal grooves 167 of the strip-shaped substrate 170 are formed. It divides and divides into the board | substrate 171 of a shape. In addition, a nickel plating layer (not shown) is used as an intermediate layer by electroplating in order to prevent electrode squeezing during soldering and to ensure reliability during soldering of the exposed top electrode layer 162, and a solder plating layer (not shown). Is formed as the outermost layer to manufacture a resistor.
이상과 같이 구성 및 제조된 본 발명의 제8 실시예에서의 저항기를 설치 기판에 납땜하였다. 도33(a)의 설치 상태의 단면도에 도시한 바와 같이, 보호층을 형성한 면을 하측으로 하여 설치하고 상면 전극층(도시하지 않음)과 기판 측면의 저항층의 부분과의 양쪽에서 납땜하지만, 측면 전극이 형성되어 있는 면적이 작기 때문에 겨우 필리트(173)가 형성될 뿐이다. 따라서, 도33(b)의 설치 상태의 상면도에 도시한 바와 같이, 부품 면적(174)과 측면을 납땜하기 위해서 필요한 면적(175)을 합친 면적이 설치 면적(176)으로 된다. 0.6×0.3mm 크기의 각(角) 칩 저항기에서, 종래 구조의 제품과 설치 면적을 비교하면 약 20%의 축소화를 도모할 수 있었다.The resistor in the eighth embodiment of the present invention constructed and manufactured as described above was soldered to the mounting substrate. As shown in the cross-sectional view of the installation state of Fig. 33A, the surface on which the protective layer is formed is provided downward and soldered from both the upper electrode layer (not shown) and the portion of the resistive layer on the side of the substrate. Since the area in which the side electrodes are formed is small, only the fillet 173 is formed. Therefore, as shown in the top view of the installation state of FIG. 33 (b), the area that combined the component area 174 and the area 175 necessary for soldering the side surface becomes the installation area 176. In the angular chip resistors having a size of 0.6 x 0.3 mm, a reduction of about 20% was achieved by comparing the installation area with the product of the conventional structure.
따라서, 본 발명의 제8의 실시예의 구성에 의하면, 저항기의 측면전극의 면적이 작기 때문에, 설치 기판 상에서 납땜의 필리트를 형성하기 위한 면적이 작아지게 되어 설치 면적을 축소할 수가 있다.Therefore, according to the configuration of the eighth embodiment of the present invention, since the area of the side electrodes of the resistor is small, the area for forming the solder fillet on the mounting substrate becomes small, so that the mounting area can be reduced.
또, 본 발명의 제8 실시예에서 땜납 도금층(166)과 보호층(164)을 동일 면 또는 땜납 도금층(166)을 높게 함으로써, 땜납 도금층(166)과 설치 시의 랜드 패턴과의 간극이 생기기 어렵게 되어 설치 품질을 더욱 향상시킬 수 있다.In addition, in the eighth embodiment of the present invention, the solder plating layer 166 and the protection layer 164 are made to have the same surface or the solder plating layer 166, whereby a gap between the solder plating layer 166 and the land pattern during installation is generated. It is difficult to improve the installation quality further.
또한, 본 발명의 제8 실시예에서 상면 전극층(162) 및 보호층(164)을 표8에 나타내는 조합으로 한 때에는 다른 특성(표8에 기재)을 향상시킬 수 있다.In the eighth embodiment of the present invention, when the upper electrode layer 162 and the protective layer 164 are combined as shown in Table 8, other characteristics (as shown in Table 8) can be improved.
또한, 본 발명의 제8 실시예에서 측면 전극을 형성하지 않은 쪽이 설치 면적을 더욱 축소화할 수 있다는 것은 용이하게 생각될 수 있다. 그러나, 현재의 전자기기의 제조공정에서는 설치 후의 납땜 검사를 화상인식에 의해 행하고 있는 것이 실상이고, 측면 전극을 형성하지 않은 경우에는 필리트가 전혀 형성되지 않으므로화상 인식에 의한 자동검사를 행할 수 없게 된다고 하는 문제점이 생기게 된다.In addition, in the eighth embodiment of the present invention, it can be easily considered that the side electrode is not formed to further reduce the installation area. However, in the current manufacturing process of electronic equipment, soldering inspection after installation is actually performed by image recognition, and when no side electrode is formed, no filtrate is formed, so that automatic inspection by image recognition cannot be performed. There is a problem.
(제9 실시예)(Example 9)
이하, 본 발명의 제9 실시예에서의 저항기 및 그 제조방법에 대해서 도면을 참조하면서 설명한다.Hereinafter, a resistor and a manufacturing method thereof according to a ninth embodiment of the present invention will be described with reference to the drawings.
도34는 본 발명의 제9 실시예에서의 저항기의 단면도이다.Fig. 34 is a sectional view of a resistor in the ninth embodiment of the present invention.
도34에서, 181은 96% 알루미나를 함유하여 이루어진 기판이다. 182는 기판(181)의 주면의 측부 및 측면의 일부에 설치된 금계의 스퍼터링으로 설치되는 상면 전극층이고, 이 상면 전극층(182)의 능선은 둥그스름하게 형성되어 있다. 또한, 기판(181)의 측면상의 상면 전극층(182)의 면적은 기판(181)의 측면의 면적의 반분 이하이다. 183은 상면 전극층(182)에 전기적으로 접속되는 산화 루테늄을 주성분으로 하는 저항층이다. 184는 저항층(183)의 표면에 설치된 글라스를 주성분으로 하는 보호층이다. 185 및 186은 필요에 따라서 납땜 시의 신뢰성 등의 확보를 위해 설치된 니켈 도금층 및 땜납 도금층이다.In Figure 34, 181 is a substrate containing 96% alumina. 182 is an upper electrode layer provided by gold-based sputtering provided on a part of side and side surfaces of the main surface of the substrate 181, and the ridge line of the upper electrode layer 182 is formed in a round shape. In addition, the area of the upper electrode layer 182 on the side surface of the substrate 181 is less than half the area of the side surface of the substrate 181. 183 is a resistance layer mainly composed of ruthenium oxide electrically connected to the upper electrode layer 182. 184 is a protective layer mainly composed of glass provided on the surface of the resistive layer 183. 185 and 186 are nickel plating layers and solder plating layers provided for ensuring reliability, etc. at the time of soldering as needed.
이상과 같이 구성된 본 발명의 제9 실시예에서의 저항기에 대해서 이하에서 그 제조방법을 도면을 참조하면서 설명한다.A resistor in the ninth embodiment of the present invention constructed as described above will be described below with reference to the drawings.
도35∼도36은 본 발명의 제9 실시예에서의 저항기의 제조방법을 나타내는 공정도이다.35 to 36 are process charts showing the manufacturing method of the resistor in the ninth embodiment of the present invention.
우선, 도35(a)에 도시한 바와 같이, 표면에 후속 공정에서 스트립형상 및 조각형상으로 분할하기 위해서 설치한 복수의 세로방향 및 가로방향의 분할 홈(187,188)을 갖는 내열성 및 절연성이 우수한 96% 알루미나를 함유하여 이루어진시트형상의 기판(181)의 상면 전체에 스퍼터링 공법에 의해 금을 피복하고, 또한 LSI 등에서 일반적으로 행하여지고 있는 포토리소그래피법에 의해 소망의 전극 패턴으로 한 상면 전극층(182)을 형성하고, 이 상면 전극층(182)을 안정한 막으로 하기 위해서 약 300∼400℃의 온도에서 열처리를 행한다. 이때, 상면 전극층(182)은 가로방향의 분할 홈(188)에 들어가서 분할 홈의 속까지 상면 전극층(182)을 형성할 수 있다. 이 분할 홈(187,188)의 기판(181)의 두께에 대한 깊이는 제조공정에서의 취급 시에 깨어지지 않도록 일반적으로 기판(181)의 두께의 반분 이하로 형성되어 있다.First, as shown in Fig. 35 (a), 96 having excellent heat resistance and insulation property having a plurality of longitudinal and transverse dividing grooves 187 and 188 provided on the surface for dividing into strips and pieces in a subsequent step. The upper electrode layer 182 is coated with gold on the entire upper surface of the sheet-like substrate 181 containing% alumina by a sputtering method and made into a desired electrode pattern by a photolithography method generally performed by LSI. In order to form the top electrode layer 182 as a stable film, heat treatment is performed at a temperature of about 300 to 400 ° C. In this case, the top electrode layer 182 may enter the split groove 188 in the horizontal direction and form the top electrode layer 182 to the inside of the split groove. The depth with respect to the thickness of the board | substrate 181 of these division grooves 187 and 188 is generally formed at less than half of the thickness of the board | substrate 181 so that it may not be broken at the time of handling in a manufacturing process.
다음에, 도35(b)에 도시한 바와 같이, 상면 전극층(182)과 전기적으로 접속하도록, 산화 루테늄을 주성분으로 하는 저항 페이스트를 인쇄하여 저항층(183)을 형성한다. 다음에, 이 저항층(183)을 안정한 막으로 하기 위해서 약 850℃의 온도로 소성을 행한다.Next, as shown in Fig. 35B, a resistive paste containing ruthenium oxide as a main component is printed to form an resistive layer 183 so as to be electrically connected to the upper electrode layer 182. Figs. Next, in order to make this resistance layer 183 into a stable film | membrane, it bakes at the temperature of about 850 degreeC.
다음에, 도35(c)에 도시한 바와 같이, 저항층(183)의 저항값을 소정의 값으로 수정하기 위해서, YAG 레이저로 트리밍 홈(189)을 형성하고 트리밍을 행한다. 이때, 저항값 측정용의 트리밍 프로브는 상면 전극층(182)상에 셋트하고 트리밍을 행한다.Next, as shown in Fig. 35 (c), in order to correct the resistance value of the resistance layer 183 to a predetermined value, the trimming groove 189 is formed with a YAG laser and trimming is performed. At this time, the trimming probe for resistance measurement is set on the upper electrode layer 182 and trimmed.
다음에, 도36(a)에 도시한 바와 같이, 저항값 수정 후의 저항층(183)을 보호하기 위해서 글라스를 주성분으로 하는 페이스트를 인쇄하여 보호층(184)을 형성한다. 이때, 가로방향으로 나란히 배열되는 복수의 저항층(183)을 세로방향의 분할 홈(187)에 걸쳐서 연속하여 덮도록 보호층(184)의 인쇄패턴을 형성해도 된다. 다음에, 이 보호층(184)을 안정한 막으로 하기 위해서 약 600℃의 온도에서 소성을 행한다.Next, as shown in Fig. 36A, in order to protect the resistance layer 183 after the resistance value correction, a paste containing glass as a main component is printed to form a protective layer 184. At this time, you may form the printed pattern of the protective layer 184 so that the some resistance layer 183 arrange | positioned in the horizontal direction may be covered continuously over the division groove 187 of a vertical direction. Next, in order to make this protective layer 184 a stable film | membrane, it bakes at the temperature of about 600 degreeC.
다음에, 도36(b)에 도시한 바와 같이, 상면 전극층(182), 저항층(183), 트리밍 홈(189) 및 보호층(184)을, 형성 후의 시트형상의 기판(181)의 가로방향의 분할 홈(188)을 따라 분할하여 스트립형상의 기판(190)으로 분할한다. 이때, 스트립형상의 기판(190)의 길이방향의 측면에는 먼저 형성한 상면 전극층(182)이 가로방향의 분할 홈(188)의 깊이까지 형성된 상태로 되어 있다.Next, as shown in Fig. 36 (b), the upper electrode layer 182, the resistance layer 183, the trimming groove 189, and the protective layer 184 are formed horizontally on the sheet-like substrate 181 after formation. It is divided along the dividing groove 188 in the direction and divided into a strip-shaped substrate 190. At this time, the upper surface electrode layer 182 formed on the side of the strip-shaped substrate 190 in the longitudinal direction is formed to the depth of the dividing groove 188 in the horizontal direction.
최후로, 도36(c)에 도시한 바와 같이, 노출되어 있는 상면 전극층(182)에 도금을 실시하기 위한 준비공정으로서, 스트립형상의 기판(190)의 세로방향의 분할 홈(187)을 따라 분할하여 조각형상의 기판(191)으로 분할한다. 그리고, 노출되어 있는 상면 전극층(182)의 납땜 시의 전극 눌림의 방지 및 납땜 시의 신뢰성의 확보를 위해 전기도금에 의해서 니켈 도금층(도시하지 않음)을 중간층으로 하고 땜납 도금층(도시하지 않음)을 최외층으로서 형성하여 저항기를 제조하는 것이다.Finally, as shown in Fig. 36 (c), as a preparatory process for plating the exposed top electrode layer 182, the longitudinal grooves 187 in the longitudinal direction of the strip-shaped substrate 190 are formed. The film is divided into pieces of substrate 191. The nickel plating layer (not shown) is used as an intermediate layer by electroplating in order to prevent electrode squeezing during the soldering of the exposed top electrode layer 182 and to ensure reliability during soldering, and a solder plating layer (not shown) is used. It forms as an outermost layer and manufactures a resistor.
이상과 같이 구성 및 제조된 본 발명의 제9 실시예에서의 저항기를 설치 기판에 납땜한 경우의 효과에 대해서는 상기 제8 실시예와 동일하기 때문에 설명을 생략한다.The effect of the case where the resistor in the ninth embodiment of the present invention constructed and manufactured as described above is soldered to the mounting substrate is the same as that in the eighth embodiment, and thus description thereof is omitted.
또한, 본 발명의 제9 실시예에서 상면 전극층(182), 저항층(183) 및 보호층(184)을 표9에 나타내는 조합으로 한 때에는 다른 특성(표9에 기재)을 향상시킬 수 있다.In the ninth embodiment of the present invention, when the upper electrode layer 182, the resistive layer 183, and the protective layer 184 are shown in Table 9, other characteristics (described in Table 9) can be improved.
(제10 실시예)(Example 10)
이하, 본 발명의 제10 실시예에서의 저항기 및 그 제조방법에 대해서 도면을 참조하면서 설명한다.Hereinafter, a resistor and a manufacturing method thereof in a tenth embodiment of the present invention will be described with reference to the drawings.
도37은 본 발명의 제10 실시예에서의 저항기의 단면도이다.Fig. 37 is a sectional view of a resistor in the tenth embodiment of the present invention.
도37에서, 201은 96% 알루미나를 함유하여 이루어진 기판이다. 202는 기판(201)의 주면의 측부 및 측면의 일부에 설치된 은계의 도전 분체에 글라스를 함유하여 이루어진 제1 상면 전극층이고, 기판(201)의 측면상의 제1 상면 전극층(202)의 면적은 기판(201)의 측면의 면적의 반분 이하이다. 203은 제1 상면 전극층(202)에 전기적으로 접속되는 산화 루테늄을 주성분으로 하는 저항층이다. 204는 저항층(203)의 표면에 설치된 글라스를 주성분으로 하는 보호층이다. 205는 제1 상면 전극층(202)의 상면에 설치된 은계의 도전 분체에 글라스를 함유하여 이루어진 제2 상면 전극층이고, 이 제2 상면 전극층(205)의 능선은 둥그스름하게 형성되어 있다. 206 및 207은 필요에 따라서 납땜 시의 신뢰성 등의 확보를 위해 설치된 니켈 도금층 및 땜납 도금층이다.In Fig. 37, 201 is a substrate containing 96% alumina. 202 is a first top electrode layer formed of glass in a silver-based conductive powder provided on a part of side and side surfaces of the main surface of the substrate 201, and the area of the first top electrode layer 202 on the side of the substrate 201 is a substrate. It is less than half of the area of the side surface of 201. 203 is a resistance layer mainly composed of ruthenium oxide electrically connected to the first top electrode layer 202. 204 is a protective layer mainly composed of glass provided on the surface of the resistive layer 203. 205 is a second top electrode layer containing glass in the silver-based conductive powder provided on the top surface of the first top electrode layer 202, and the ridge lines of the second top electrode layer 205 are formed in a round shape. 206 and 207 are nickel plating layers and solder plating layers which are provided for ensuring reliability, etc. at the time of soldering as needed.
이상과 같이 구성된 본 발명의 제10 실시예에서의 저항기에 대해서 이하에서그 제조방법을 도면을 참조하면서 설명한다.A resistor in the tenth embodiment of the present invention constructed as described above will be described below with reference to the drawings.
도38∼도39는 본 발명의 제10 실시예에서의 저항기의 제조방법을 나타내는 공정도이다.38 to 39 are process drawings showing the manufacturing method of the resistor in the tenth embodiment of the present invention.
우선, 도38(a)에 도시한 바와 같이, 표면에 후속 공정에서 스트립형상 및 조각형상으로 분할하기 위해서 설치한 복수의 세로방향 및 가로방향의 분할 홈(208,209)를 갖는 내열성 및 절연성이 우수한 96% 알루미나를 함유하여 이루어진 시트형상의 기판(201)의 가로방향의 분할 홈(209)에 걸치도록, 은계의 도전 분체와 글라스를 함유하여 이루어진 전극 페이스트를 인쇄하여 제1 상면 전극층(202)을 형성한다. 다음에, 이 제1 상면 전극층(202)을 안정한 막으로 하기 위해서 약 850℃의 온도에서 소성을 행한다. 이때, 상기 전극 페이스트는 가로방향의 분할 홈(209)에 들어가서 분할 홈의 속까지 제1 상면 전극층(202)을 형성할 수 있다. 이 분할 홈(208,209)의 기판(201)의 두께에 대한 깊이는 제조공정에서의 취급 시에 깨어지지 않도록 일반적으로 기판(201)의 두께의 반분 이하로 형성되어 있다.First, as shown in Fig. 38 (a), 96 having excellent heat resistance and insulation property having a plurality of longitudinal and transverse dividing grooves 208 and 209 provided on the surface for dividing into strips and pieces in a subsequent step. The first upper electrode layer 202 is formed by printing an electrode paste made of silver-based conductive powder and glass to span the horizontally divided grooves 209 of the sheet-like substrate 201 containing% alumina. do. Next, in order to make this 1st top electrode layer 202 a stable film | membrane, it bakes at the temperature of about 850 degreeC. In this case, the electrode paste may enter the division groove 209 in the horizontal direction to form the first upper electrode layer 202 up to the inside of the division groove. The depth with respect to the thickness of the board | substrate 201 of these division grooves 208 and 209 is generally formed to be less than half the thickness of the board | substrate 201 so that it may not be broken at the time of handling in a manufacturing process.
다음에, 도38(b)에 도시한 바와 같이, 제1 상면 전극층(202)과 전기적으로 접속하도록 산화 루테늄을 주성분으로 하는 저항 페이스트를 인쇄하여 저항층(203)을 형성한다. 다음에, 이 저항층(203)을 안정한 막으로 하기 위해서 약 850℃의 온도에서 소성을 행한다.Next, as shown in FIG. 38 (b), a resistive paste containing ruthenium oxide as a main component is printed so as to be electrically connected to the first top electrode layer 202 to form a resistive layer 203. As shown in FIG. Next, in order to make this resistance layer 203 a stable film | membrane, it bakes at the temperature of about 850 degreeC.
다음에, 도38(c)에 도시한 바와 같이, 저항층(203)의 저항값을 소정의 값으로 수정하기 위해서, YAG 레이저로 트리밍 홈(210)을 형성하고 트리밍을 행한다. 이때, 저항값 측정용의 트리밍 프로브는 제1 상면 전극층(202)상에 세트하고 트리밍을 행한다.Next, as shown in Fig. 38 (c), in order to correct the resistance value of the resistance layer 203 to a predetermined value, the trimming groove 210 is formed with a YAG laser and trimming is performed. At this time, the trimming probe for resistance measurement is set on the first upper electrode layer 202 and trimmed.
다음에, 제39(a)에 도시한 바와 같이, 저항값 수정 후의 저항층(203)을 보호하기 위해서 글라스를 주성분으로 하는 페이스트를 인쇄하여 보호층(204)을 형성한다. 이때, 가로방향으로 나란히 배열되는 복수의 저항층(203)을 세로방향의 분할 홈(208)에 걸쳐서 연속하여 덮도록 보호층(204)의 인쇄 패턴을 형성해도 된다. 다음에, 이 보호층(204)을 안정한 막으로 하기 위해서 약 600℃의 온도에서 소성을 행한다.Next, as shown in the thirty-third (a), in order to protect the resistance layer 203 after the resistance value correction, a paste containing glass as a main component is printed to form the protective layer 204. At this time, you may form the printing pattern of the protective layer 204 so that the some resistance layer 203 arrange | positioned in the horizontal direction may be covered continuously over the division groove 208 of a vertical direction. Next, in order to make this protective layer 204 a stable film | membrane, it bakes at the temperature of about 600 degreeC.
다음에, 도39(b)에 도시한 바와 같이, 제1 상면 전극층(202)의 상면에 가로방향의 분할 홈(209)에 걸치지 않고, 은계의 도전 분체와 글라스를 함유하여 이루어진 전극 페이스트를 인쇄하여 제2 상면 전극층(205)을 형성한다. 이때, 가로방향으로 나란히 배열되는 복수의 제1 상면 전극층(202)상에서 세로방향의 분할 홈(208)에 걸치도록 제2 상면 전극층(205)의 인쇄 패턴을 형성해도 된다. 다음에, 제2 상면 전극층(205)을 안정한 막으로 하기 위해서 약 600℃의 온도에서 소성을 행한다.Next, as shown in FIG. 39 (b), an electrode paste made of silver-based conductive powder and glass is formed on the upper surface of the first upper electrode layer 202 without being divided by the division grooves 209 in the horizontal direction. The second upper electrode layer 205 is formed by printing. At this time, the printing pattern of the second upper electrode layer 205 may be formed on the plurality of first upper electrode layers 202 arranged side by side in the horizontal direction so as to span the vertical division grooves 208. Next, baking is performed at the temperature of about 600 degreeC in order to make the 2nd top electrode layer 205 into a stable film | membrane.
다음에, 도39(c)에 도시한 바와 같이, 제1 상면 전극층(202), 저항층(203), 트리밍 홈(210), 보호층(204) 및 제2 상면 전극층(205)을, 형성 후의 시트형상의 기판(201)의 가로방향의 분할 홈(209)을 따라서 분할하여 스트립형상의 기판(211)으로 분할한다. 이때, 스트립형상의 기판(211)의 길이 방향의 측면에는 먼저 형성한 상면 전극층(202)이 가로방향의 분할 홈(209)의 깊이까지 형성된 상태로 되어 있다.Next, as shown in Fig. 39 (c), the first top electrode layer 202, the resistance layer 203, the trimming groove 210, the protective layer 204, and the second top electrode layer 205 are formed. Subsequently, the strip-shaped substrate 211 is divided along the division grooves 209 in the horizontal direction of the sheet-like substrate 201. At this time, the upper electrode layer 202 formed on the side of the strip-shaped substrate 211 in the longitudinal direction is formed to the depth of the divided groove 209 in the horizontal direction.
최후로, 도39(d)에 도시한 바와 같이, 노출되어 있는 제1 상면 전극층(202) 및 제2 상면 전극층(205)에 도금을 실시하기 위한 준비공정으로서, 스트립형상의 기판(211)의 세로방향의 분할 홈(208)을 따라 분할하여 조각형상의 기판(212)으로 분할을 행한다. 그리고, 노출되어 있는 제1 상면 전극층(202) 및 제2 상면 전극층(205)의 납땜 시의 전극 눌림의 방지 및 납땜 시의 신뢰성의 확보를 위해 전기도금에 의해서 니켈 도금층(도시하지 않음)을 중간층으로 하고 땜납 도금층(도시하지 않음)을 최외층으로서 형성하여 저항기를 제조하는 것이다.Finally, as shown in FIG. 39 (d), as a preparatory process for plating the exposed first top electrode layer 202 and the second top electrode layer 205, the strip-shaped substrate 211 is provided. The dividing is divided along the longitudinal dividing groove 208 and divided into pieces of substrate 212. The nickel plated layer (not shown) is formed on the intermediate layer by electroplating to prevent electrode squeezing during soldering and to ensure reliability during soldering of the exposed first and second upper electrode layers 202 and 205. The solder plating layer (not shown) is formed as the outermost layer to manufacture a resistor.
상기와 같이 구성 및 제조된 본 발명의 제10 실시예에서의 저항기를 설치 기판에 납땜하였다. 도40(a)의 설치 상태의 단면도에 도시한 바와 같이, 보호층을 형성한 면을 하측으로 하여 설치하고 상면 전극층(도시하지 않음)과 기판 측면의 저항층의 부분과의 양쪽에서 납땜하지만, 측면 전극이 형성되어 있는 면적이 작기 때문에, 겨우 필리트(213)가 형성될 뿐이다. 따라서, 도40(b)의 설치 상태의 상면도에 도시한 바와 같이, 부품 면적(214)과 측면을 납땜하기 위해서 필요한 면적(215)을 합친 면적이 설치 면적(216)으로 된다. 0.6×0.3mm 크기의 각(角) 칩 저항기에서, 종래 구조의 제품과 설치 면적을 비교하면 약 20%의 축소화를 도모할 수 있었다.The resistor in the tenth embodiment of the present invention constructed and manufactured as described above was soldered to the mounting substrate. As shown in the sectional view of the installation state of Fig. 40 (a), the surface on which the protective layer is formed is provided downward and soldered at both the upper electrode layer (not shown) and the portion of the resistive layer on the side of the substrate. Since the area in which the side electrodes are formed is small, only the fillet 213 is formed. Therefore, as shown in the top view of the installation state of FIG. 40 (b), the area which combined the component area 214 and the area 215 required for soldering the side surface becomes the installation area 216. FIG. In the angular chip resistors having a size of 0.6 x 0.3 mm, a reduction of about 20% was achieved by comparing the installation area with the product of the conventional structure.
따라서, 본 발명의 구성에 의하면, 저항기의 측면 전극의 면적이 작기 때문에, 설치 기판 상에서 납땜의 필리트를 형성하기 위한 면적이 작아지게 되어 설치 면적을 축소화할 수가 있다.Therefore, according to the structure of this invention, since the area of the side electrode of a resistor is small, the area for forming the filler for soldering on a mounting board | substrate becomes small, and an installation area can be reduced.
또, 본 발명의 제10 실시예에서, 땜납 도금층(207)과 보호층(204)을 동일 면또는 땜납 도금층(207)을 높게 함으로써, 땜납 도금층(207)과 설치시의 랜드 패턴과의 간극이 생기기 어렵게 되어 설치 품질을 더욱 향상시킬 수 있다.In the tenth embodiment of the present invention, the solder plating layer 207 and the protection layer 204 are made to have the same surface or the solder plating layer 207 so that the gap between the solder plating layer 207 and the land pattern during installation is increased. It is difficult to produce, further improving the installation quality.
또한, 본 발명의 제10 실시예에서 제1 상면 전극층(202), 보호층(204) 및 제2 상면 전극층(205)을 표10에 나타내는 조합으로 한 때에는 다른 특성(도10에 기재)을 향상시킬 수가 있다.In the tenth embodiment of the present invention, when the first top electrode layer 202, the protective layer 204, and the second top electrode layer 205 are shown in Table 10, other characteristics (as shown in Fig. 10) are improved. I can do it.
또한, 본 발명의 제10 실시예에서 측면 전극을 형성하지 않은 쪽이 설치 면적을 더욱 축소화할 수 있다는 것은 용이하게 생각될 수 있다. 그러나, 현재의 전자기기의 제조공정에서는 설치 후의 납땜 검사를 화상인식에 의해 행하고 있는 것이 실상이고, 측면 전극을 형성하지 않은 경우에는 필리트가 전혀 형성되지 않아, 화상인식에 의한 자동검사를 할 수 없게 된다고 하는 문제가 생기게 된다.In addition, in the tenth embodiment of the present invention, it can be easily considered that the side without the side electrode can further reduce the installation area. However, in the current manufacturing process of electronic equipment, soldering inspection after installation is actually performed by image recognition, and when no side electrode is formed, no filtrate is formed, and automatic inspection by image recognition can be performed. There is a problem that there is no.
(제11 실시예)(Example 11)
이하, 본 발명의 제11 실시예에서의 저항기 및 그 제조방법에 대해서 도면을 참조하면서 설명한다.Hereinafter, a resistor and a manufacturing method thereof in the eleventh embodiment of the present invention will be described with reference to the drawings.
도41은 본 발명의 제11 실시예에서의 저항기의 단면도이다.Fig. 41 is a sectional view of a resistor in the eleventh embodiment of the present invention.
도41에서, 221은 96% 알루미나를 함유하여 이루어진 기판이다. 222는 기판(221)의 주면의 측부 및 측면의 일부에 설치된 금계의 스퍼터링으로 설치되는 제1 상면 전극층이고, 기판(221)의 측면상의 제1 상면 전극층(222)의 면적은 기판(221)의 측면의 면적의 반분 이하이다. 223은 제1 상면 전극층(222)에 전기적으로 접속되는 산화 루테늄을 주성분으로 하는 저항층이다. 224는 저항층(223)의 상면에 설치된 글라스를 주성분으로 하는 보호층이다. 225는 제1 상면 전극층(222)의 상면에 설치된 은계의 도전 분체에 글라스를 함유하여 이루어진 제2 상면 전극층이고, 이 제2 상면 전극층(225)의 능선은 둥그스름하게 형성되어 있다. 226 및 227은 필요에 따라서 납땜 시의 신뢰성 등의 확보를 위해 설치된 니켈 도금층 및 땜납 도금층이다.In Fig. 41, reference numeral 221 denotes a substrate containing 96% alumina. 222 is a first upper electrode layer provided by gold-based sputtering provided on a part of side and side surfaces of the main surface of the substrate 221, and the area of the first upper electrode layer 222 on the side of the substrate 221 is the area of the substrate 221. It is less than half of area of side surface. 223 is a resistance layer mainly composed of ruthenium oxide electrically connected to the first top electrode layer 222. 224 is a protective layer mainly composed of glass provided on the upper surface of the resistive layer 223. 225 is a second top electrode layer containing glass in the silver-based conductive powder provided on the top surface of the first top electrode layer 222, and the ridge lines of the second top electrode layer 225 are formed in a round shape. 226 and 227 are nickel plating layers and solder plating layers which are provided for ensuring reliability, etc. at the time of soldering as needed.
이상과 같이 구성된 본 발명의 제11 실시예에서의 저항기에 대해서 이하에서 그 제조방법을 도면을 참조하면서 설명한다.A resistor in the eleventh embodiment of the present invention configured as described above will be described below with reference to the drawings.
도42 및 도43은 본 발명의 제11 실시예에서의 저항기의 제조방법을 나타내는공정도이다.42 and 43 are process charts showing the manufacturing method of the resistor in the eleventh embodiment of the present invention.
우선, 도42(a)에 도시한 바와 같이, 표면에 후속 공정에서 스트립형상 및 조각형상으로 분할하기 위해서 설치한 복수의 세로방향 및 가로방향의 분할 홈(228,229)을 갖는 내열성 및 절연성이 우수한 96% 알루미나를 함유하여 이루어진 시트형상의 기판(221)의 상면 전체에 스퍼터링 공법에 의해 금을 피복하고, 또한 LSI 등에서 일반적으로 행하여지고 있는 포트리소그래피법에 의해 소망의 전극 패턴으로 한 제1 상면 전극층(222)을 형성하고, 이 제1 상면 전극층(222)을 안정한 막으로 하기 위해서 약 300∼400℃의 온도에서 열처리를 행한다. 이때, 제1 상면 전극층(222)은 가로방향의 분할 홈(229)에 들어가서 분할 홈의 속까지 제1 상면 전극층(222)을 형성할 수 있다. 이 분할 홈(228,229)의 기판(221)의 두께에 대한 깊이는 제조공정에서의 취급 시에 깨어지지 않도록 일반적으로 기판(221)의 두께의 반분 이하로 형성되어 있다.First, as shown in Fig. 42 (a), 96 having excellent heat resistance and insulation property having a plurality of longitudinal and transverse dividing grooves 228, 229 provided on the surface for dividing into strips and pieces in a subsequent step. A first upper electrode layer (coated with gold on the entire upper surface of the sheet-like substrate 221 containing% alumina by sputtering method and made into a desired electrode pattern by a port lithography method generally performed by LSI or the like) 222 is formed, and heat treatment is performed at a temperature of about 300 to 400 ° C. to make the first top electrode layer 222 a stable film. In this case, the first upper electrode layer 222 may enter the division groove 229 in the horizontal direction and form the first upper electrode layer 222 to the inside of the division groove. The depth with respect to the thickness of the board | substrate 221 of these division grooves 228 and 229 is generally formed in less than half of the thickness of the board | substrate 221 so that it may not be broken at the time of handling in a manufacturing process.
다음에, 도42(b)에 도시한 바와 같이, 제1 상면 전극층(222)과 전기적으로 접속하도록, 산화 루테늄을 주성분으로 하는 저항 페이스트를 인쇄하여 저항층(223)을 형성한다. 다음에, 이 저항층(223)을 안정한 막으로 하기 위해서 약 850℃의 온도에서 소성을 행한다.Next, as shown in Fig. 42B, a resistive paste containing ruthenium oxide as a main component is printed so as to be electrically connected to the first top electrode layer 222, thereby forming the resistive layer 223. Figs. Next, in order to make this resistance layer 223 into a stable film | membrane, it bakes at the temperature of about 850 degreeC.
다음에, 도42(c)에 도시한 바와 같이, 저항층(223)의 저항값을 소정의 값으로 수정하기 위해서 YAG 레이저로 트리밍 홈(230)을 형성하고 트리밍을 행한다. 이때, 저항값 측정용의 트리밍 프로브는 제1 상면 전극층(222)상에 셋트하고 트리밍을 행한다.Next, as shown in Fig. 42 (c), in order to correct the resistance value of the resistance layer 223 to a predetermined value, a trimming groove 230 is formed by a YAG laser and trimming is performed. At this time, the trimming probe for resistance measurement is set on the first upper electrode layer 222 and trimmed.
다음에, 도43(a)에 도시한 바와 같이, 저항값 수정 후의 저항층(223)을 보호하기 위해서 글라스를 주성분으로 하는 페이스트를 인쇄하여 보호층(224)을 형성한다. 이때, 가로방향으로 나란히 배열되는 복수의 저항층(223)을 세로방향의 분할 홈(228)에 걸쳐서 연속하여 덮도록 보호층(224)의 인쇄 패턴을 형성해도 된다. 다음에, 이 보호층(224)을 안정한 막으로 하기 위해서 약 600℃의 온도에서 소성을 행한다.Next, as shown in Fig. 43A, in order to protect the resistance layer 223 after the resistance value correction, a paste containing glass as a main component is printed to form a protective layer 224. At this time, you may form the printing pattern of the protective layer 224 so that the some resistance layer 223 arrange | positioned in the horizontal direction may be covered continuously over the division groove 228 of a vertical direction. Next, in order to make this protective layer 224 a stable film | membrane, it bakes at the temperature of about 600 degreeC.
다음에, 도43(b)에 도시한 바와 같이, 제1 상면 전극층(222)의 상면에 가로방향의 분할 홈(229)에 걸치지 않도록, 은계의 도전 분체와 글라스를 함유하여 이루어진 전극 페이스트를 인쇄하여 제2 상면 전극층(225)을 형성한다. 다음에, 이 제2 상면 전극층(225)을 안정한 막으로 하기 위해서 약 600℃의 온도에서 소성을 행한다.Next, as shown in FIG. 43 (b), an electrode paste made of silver-based conductive powder and glass is placed on the upper surface of the first upper electrode layer 222 so as not to cross the dividing groove 229 in the horizontal direction. The second upper electrode layer 225 is formed by printing. Next, baking is performed at a temperature of about 600 ° C. in order to make this second top electrode layer 225 a stable film.
다음에, 도43(c)에 도시한 바와 같이, 제1 상면 전극층(222), 저항층(223), 트리밍 홈(230), 보호층(224) 및 제2 상면 전극층(225)을, 형성 후의 시트형상의 기판(221)의 가로방향의 분할 홈(229)을 따라 분할하여 스트립형상의 기판(231)으로 분할한다. 이때, 스트립형상의 기판(231)의 길이방향의 측면에는 먼저 형성한 제1 상면 전극층(222)이 가로방향의 분할 홈(229)의 깊이까지 형성된 상태로 되고 있다.Next, as shown in Fig. 43 (c), the first upper electrode layer 222, the resistance layer 223, the trimming groove 230, the protective layer 224, and the second upper electrode layer 225 are formed. The sheet-shaped substrate 221 is divided along the horizontal dividing grooves 229 and divided into a strip-shaped substrate 231. At this time, the first upper surface electrode layer 222 formed on the side surface in the longitudinal direction of the strip-shaped substrate 231 is formed to the depth of the divided groove 229 in the horizontal direction.
최후로, 도43(d)에 도시한 바와 같이, 노출되어 있는 상면 전극층(222)에 도금을 실시하기 위한 준비공정으로서, 스트립형상의 기판(231)의 세로방향의 분할 홈(228)을 따라서 분할하여 조각형상의 기판(232)으로 분할한다. 그리고, 노출되어있는 상면 전극층(222)의 납땜 시의 전극 눌림의 방지 및 납땜 시의 신뢰성의 확보를 위해 전기도금에 의해서 니켈 도금층(도시하지 않음)을 중간층으로 하고 땜납 도금층(도시하지 않음)을 최외층으로서 형성하여 저항기를 제조하는 것이다.Finally, as shown in FIG. 43 (d), as a preparatory process for plating the exposed top electrode layer 222, the divided grooves 228 in the longitudinal direction of the strip-shaped substrate 231 are formed. The film is divided into pieces 232 of substrate. The nickel plating layer (not shown) is used as an intermediate layer by electroplating to prevent electrode squeezing during the soldering of the exposed upper electrode layer 222 and to ensure reliability during soldering. The solder plating layer (not shown) is used. It forms as an outermost layer and manufactures a resistor.
이상과 같이 구성 및 제조된 본 발명의 제11 실시예에서의 저항기를 설치 기판에 땜납을 한 경우의 결과에 대해서는 상기한 제10 실시예와 동일하기 때문에 설명을 생략한다.The result of the case where the resistor in the eleventh embodiment of the present invention constructed and manufactured is soldered to the mounting substrate is the same as that of the tenth embodiment described above, and thus description thereof is omitted.
또한, 본 발명의 제11 실시예에서 제1 상면 전극층(222), 보호층(224) 및 제2 상면 전극층(225)을 표11에 나타내는 조합으로 한 때에는 다른 특성(표11에 기재)을 향상시킬 수가 있다.In the eleventh embodiment of the present invention, when the first top electrode layer 222, the protective layer 224, and the second top electrode layer 225 are combined as shown in Table 11, other characteristics (as shown in Table 11) are improved. I can do it.
(제12 실시예)(Example 12)
이하, 본 발명의 제12 실시예에서의 저항기 및 그 제조방법에 대해서 도면을 참조하면서 설명한다.Hereinafter, a resistor and a manufacturing method thereof according to a twelfth embodiment of the present invention will be described with reference to the drawings.
도44는 본 발명의 제12 실시예에서의 저항기의 단면도이다.Figure 44 is a sectional view of a resistor in the twelfth embodiment of the present invention.
도44에서, 241은 96% 알루미나를 함유하여 이루어진 기판이다. 242는기판(241)의 주면의 측부에 설치된 은계의 도전 분체에 글라스를 함유하여 이루어진 제1 상면 전극층이다. 243은 제1 상면 전극층(242)에 전기적으로 접속되는 산화 루테늄을 주성분으로 하는 저항층이다. 244는 저항층(243)의 상면에 설치된 글라스를 주성분으로 하는 보호층이다. 245는 제1 상면 전극층(242)의 상면 및 기판(241)의 측면의 일부에 설치된 은계의 도전 분체에 글라스를 함유하여 이루어진 제2 상면 전극층이고, 기판(241)의 측면상의 제2 상면 전극층(245)의 면적은 기판(241)의 측면의 면적의 반분 이하이다. 이 제2 상면 전극층(245)의 능선은 둥그스름하게 형성되어 있다. 246 및 247은 필요에 따라서 납땜 시의 신뢰성 등의 확보를 위해 설치된 니켈 도금층 및 땜납 도금층이다.In Figure 44, 241 is a substrate containing 96% alumina. Reference numeral 242 denotes a first upper electrode layer formed of glass in a silver-based conductive powder provided on the side of the main surface of the substrate 241. 243 is a resistance layer mainly composed of ruthenium oxide electrically connected to the first top electrode layer 242. 244 is a protective layer mainly composed of glass provided on the upper surface of the resistive layer 243. 245 is a second top electrode layer formed by containing glass in the conductive powder of silver system provided on the top surface of the first top electrode layer 242 and a part of the side surface of the substrate 241, and the second top electrode layer on the side surface of the substrate 241 ( The area of 245 is less than half the area of the side surface of the substrate 241. The ridge lines of the second top electrode layer 245 are formed round. 246 and 247 are nickel plating layers and solder plating layers provided for ensuring reliability, etc. at the time of soldering as needed.
도45 및 도46은 본 발명의 제12 실시예에서의 저항기의 제조방법을 나타내는 공정도이다.45 and 46 are process charts showing the manufacturing method of the resistor in the twelfth embodiment of the present invention.
우선, 도45(a)에 도시한 바와 같이, 상면에 후속 공정에서 스트립형상 및 조각형상으로 분할하기 위해서 설치된 복수의 세로방향 및 가로방향의 분할 홈(248,249)를 갖는 내열성 및 절연성이 우수한 96% 알루미나를 함유하여 이루어진 시트형상의 기판(241)의 가로방향의 분할 홈(249)에 걸치지 않도록, 은계의 도전 분체와 글라스를 함유하여 이루어진 전극 페이스트를 인쇄하여 제1 상면 전극층(242)을 형성한다. 다음에, 이 제1 상면 전극층(242)을 안정한 막으로 하기 위해서 약 850℃의 온도에서 소성을 행한다. 이 분할 홈(248,249)의 기판(241)의 두께에 대한 깊이는 제조공정에서의 취급 시에 깨어지지 않도록 일반적으로 기판(241)의 두께의 반분 이하로 형성되어 있다.First, as shown in Fig. 45 (a), 96% of heat resistance and insulation excellent in the upper surface having a plurality of longitudinal and transverse dividing grooves 248 and 249 provided for dividing into strips and pieces in a subsequent process. The first upper electrode layer 242 is formed by printing an electrode paste made of silver-based conductive powder and glass so as not to cross the dividing grooves 249 in the horizontal direction of the sheet-like substrate 241 containing alumina. do. Next, baking is performed at a temperature of about 850 ° C. in order to make this first top electrode layer 242 a stable film. The depth with respect to the thickness of the board | substrate 241 of these division grooves 248 and 249 is generally formed below half the thickness of the board | substrate 241 so that it may not be broken at the time of handling in a manufacturing process.
다음에, 도45(b)에 도시한 바와 같이, 제1 상면 전극층(242)과 전기적으로 접속하도록, 산화 루테늄을 주성분으로 하는 저항 페이스트를 인쇄하여 저항층(243)을 형성한다. 다음에, 이 저항층(243)을 안정한 막으로 하기 위해서 약 850℃의 온도에서 소성을 행한다.Next, as shown in Fig. 45B, a resistive paste containing ruthenium oxide as a main component is printed so as to be electrically connected to the first top electrode layer 242, thereby forming a resistive layer 243. As shown in Figs. Next, in order to make this resistance layer 243 into a stable film | membrane, it bakes at about 850 degreeC.
다음에, 도45(c)에 도시한 바와 같이, 저항층(243)의 저항값을 소정의 값으로 수정하기 위해서 YAG 레이저로 트리밍 홈(250)을 형성하고 트리밍을 행한다. 이때, 저항값 측정용의 트리밍 프로브는 제1 상면 전극층(242)상에 셋트하고 트리밍을 행한다.Next, as shown in Fig. 45 (c), in order to correct the resistance value of the resistance layer 243 to a predetermined value, a trimming groove 250 is formed by a YAG laser and trimming is performed. At this time, the trimming probe for resistance measurement is set on the first upper electrode layer 242 and trimmed.
다음에, 도46(a)에 도시한 바와 같이, 저항값 수정 후의 저항층(243)을 보호하기 위해서 글라스를 주성분으로 하는 페이스트를 인쇄하여 보호층(244)을 형성한다. 이때, 가로방향으로 나란히 배열되는 복수의 저항층(243)을 세로방향의 분할 홈(248)에 걸쳐서 연속하여 덮도록 보호층(244)의 인쇄 패턴을 형성해도 된다. 다음에, 이 보호층(244)을 안정한 막으로 하기 위해서 약 600℃의 온도에서 소성을 행한다.Next, as shown in Fig. 46A, in order to protect the resistance layer 243 after the resistance value correction, a paste containing glass as a main component is printed to form a protective layer 244. Next, as shown in FIG. At this time, you may form the printing pattern of the protective layer 244 so that the some resistance layer 243 arrange | positioned in the horizontal direction may be covered continuously over the division groove 248 of a vertical direction. Next, in order to make this protective layer 244 a stable film | membrane, it bakes at the temperature of about 600 degreeC.
다음에, 도46(b)에 도시한 바와 같이, 제1 기판(242)의 상면에 시트형상의 기판(241)의 가로방향의 분할 홈(249)을 걸치도록, 은계의 도전 분체와 글라스를 함유하여 이루어진 전극 페이스트를 인쇄하여 제2 상면 전극층(245)을 형성한다. 이때, 상기 전극 페이스트는 가로방향의 분할 홈(249)에 들어가서 분할 홈의 속까지 제2 상면 전극층(245)을 형성할 수 있다. 이때, 가로방향으로 나란히 배열되는 복수의 제1 상면 전극층(242)의 위에 세로방향의 분할 홈(248)에 걸쳐서 연속하도록 제2 상면 전극층(245)의 인쇄 패턴을 형성해도 된다. 다음에, 제2 상면 전극층(245)을 안정한 막으로 하기 위해서 약 600℃의 온도에서 소성을 행한다.Next, as shown in Fig. 46 (b), the silver-based conductive powder and the glass are placed on the upper surface of the first substrate 242 so that the divided grooves 249 in the horizontal direction of the sheet-like substrate 241 are hung. The electrode paste formed by printing is printed to form the second upper electrode layer 245. In this case, the electrode paste may enter the division groove 249 in the horizontal direction to form the second upper electrode layer 245 up to the division groove. At this time, the printing pattern of the second upper electrode layer 245 may be formed on the plurality of first upper electrode layers 242 arranged side by side in a continuous manner over the division grooves 248 in the vertical direction. Next, baking is performed at the temperature of about 600 degreeC in order to make the 2nd top electrode layer 245 into a stable film | membrane.
다음에, 도46(c)에 도시한 바와 같이, 제1 상면 전극층(242), 저항층(243), 트리밍 홈(250), 보호층(244) 및 제2 상면 전극층(245)을, 형성 후의 시트형상의 기판(241)의 가로방향의 분할 홈(249)을 따라 분할하여 스트립형상의 기판(251)으로 분할한다. 이때, 스트립형상의 기판(251)의 길이 방향의 측면에는 먼저 형성한 제2 상면 전극층(245)이 가로방향의 분할 홈(249)의 깊이까지 형성된 상태로 되어 있다.Next, as shown in Fig. 46 (c), a first top electrode layer 242, a resistance layer 243, a trimming groove 250, a protective layer 244, and a second top electrode layer 245 are formed. The sheet-shaped substrate 241 is divided along the horizontal dividing groove 249 and divided into a strip-shaped substrate 251. At this time, the second upper electrode layer 245 formed on the side surface in the longitudinal direction of the strip-shaped substrate 251 is formed to the depth of the dividing groove 249 in the horizontal direction.
최후로, 도46(d)에 도시한 바와 같이, 노출되어 있는 제2 상면 전극층(245)에 도금을 실시하기 위한 준비공정으로서, 스트립형상의 기판(251)의 세로방향의 분할 홈(248)을 따라 분할하여 조각형상의 기판(252)으로 분할을 행한다. 그리고, 노출되어 있는 제2 상면 전극층(245)의 납땜 시의 전극 눌림의 방지 및 납땜 시의 신뢰성의 확보를 위해 전기도금에 의해서 니켈 도금층(도시하지 않음)을 중간층으로 하고 땜납 도금층(도시하지 않음)을 최외층으로서 형성하여 저항기를 제조하는 것이다.Finally, as shown in Fig. 46 (d), as the preparatory process for plating the exposed second upper electrode layer 245, the longitudinal division grooves 248 of the strip-shaped substrate 251 are formed. By dividing along, the fragment is divided into pieces of substrate 252. The nickel plating layer (not shown) is used as an intermediate layer by electroplating to prevent electrode squeezing during soldering and to ensure reliability during soldering of the exposed second upper electrode layer 245, and a solder plating layer (not shown). ) Is formed as the outermost layer to manufacture a resistor.
이상과 같이 구성 및 제조된 본 발명의 제12 실시예에서의 저항기를 설치 기판에 납땜한 경우의 효과에 대해서는 상기한 제10 실시예와 동일하기 때문에 설명을 생략한다.The effect of the case where the resistor in the twelfth embodiment of the present invention constructed and manufactured as described above is soldered to the mounting substrate is the same as that in the tenth embodiment described above, and thus description thereof is omitted.
또한, 본 발명의 제12 실시예에서 제1 상면 전극층(242), 보호층(244) 및 제2 상면 전극층(245)을 표12에 나타내는 조합으로 한 때에는 다른 특성(표12에 기재)을 향상시킬 수 있다.In the twelfth embodiment of the present invention, when the first top electrode layer 242, the protective layer 244, and the second top electrode layer 245 are combined as shown in Table 12, other characteristics (as shown in Table 12) are improved. You can.
(제13 실시예)(Example 13)
이하, 본 발명의 제13 실시예에서의 저항기 및 그 제조방법에 대해서 도면을 참조하면서 설명한다.Hereinafter, a resistor and a manufacturing method thereof according to a thirteenth embodiment of the present invention will be described with reference to the drawings.
도47은 본 발명의 제13 실시예에서의 저항기의 단면도이다.Fig. 47 is a sectional view of a resistor in the thirteenth embodiment of the present invention.
도47에서, 261은 96% 알루미나를 함유하여 이루어진 기판이다. 262는 기판(261)의 주면의 측부에 설치된 은계의 도전 분체에 글라스를 함유하여 이루어진 제1 상면 전극층이다. 263은 제1 상면 전극층(262)에 전기적으로 접속되는 산화루테늄을 주성분으로 하는 저항층이다. 264는 저항층(263)의 상면에 설치된 글라스를 주성분으로 하는 보호층이다. 265는 제1 상면 전극층(262)의 상면 및 측면의 일부에 설치된 금계의 스퍼터링를 이용하여 형성되는 제2 상면 전극층이고, 기판(261)의 측면상의 제2 상면 전극층(265)의 면적은 기판(261)의 측면의 면적의 반분 이하이다. 이 제2 상면 전극층(265)의 능선은 둥그스름하게 형성되어 있다. 266 및 267은 필요에 따라서 납땜 시의 신뢰성 등의 확보를 위해 설치된 니켈 도금층 및 땜납 도금층이다.In Figure 47, 261 is a substrate containing 96% alumina. 262 is a first top electrode layer formed of glass in silver-based conductive powder provided on the side of the main surface of the substrate 261. 263 is a resistance layer mainly composed of ruthenium oxide electrically connected to the first top electrode layer 262. 264 is a protective layer mainly composed of glass provided on the upper surface of the resistive layer 263. 265 is a second top electrode layer formed using gold-based sputtering provided on a portion of the top and side surfaces of the first top electrode layer 262, and the area of the second top electrode layer 265 on the side of the substrate 261 is the substrate 261. It is less than half of the area of the side surface). The ridge lines of the second top electrode layer 265 are formed round. 266 and 267 are nickel plating layers and solder plating layers provided to ensure reliability during soldering, etc., as necessary.
이상과 같이 구성된 본 발명의 제13 실시예에서의 저항기에 대해서 이하에서 그 제조방법을 도면을 참조하면서 설명한다.A resistor in the thirteenth embodiment of the present invention configured as described above will be described below with reference to the drawings.
도48 및 도49는 본 발명의 제13 실시예에서의 저항기의 제조방법을 나타내는 공정도이다.48 and 49 are process charts showing the manufacturing method of the resistor in the thirteenth embodiment of the present invention.
우선, 도48(a)에 도시한 바와 같이, 표면에 후속 공정에서 스트립형상 및 조각형상으로 분할하기 위해서 형성된 복수의 세로방향 및 가로방향의 분할 홈(268,269)을 갖는 내열성 및 절연성이 우수한 96% 알루미나를 함유하여 이루어진 시트형상의 기판(261)의 가로방향의 분할 홈(269)에 걸치지 않도록, 은계의 도전 분체와 글라스를 함유하여 이루어진 전극 페이스트를 인쇄하여 제1 상면 전극층(262)을 형성한다.First, as shown in Fig. 48 (a), the surface having a plurality of longitudinal and transverse dividing grooves 268, 269 formed for dividing into strips and pieces in a subsequent step is 96% excellent in heat resistance and insulation. The first upper electrode layer 262 is formed by printing an electrode paste made of silver-based conductive powder and glass so as not to span the horizontally divided grooves 269 of the sheet-shaped substrate 261 containing alumina. do.
다음에, 도48(b)에 도시한 바와 같이, 제1 상면 전극층(262)과 전기적으로 접속하도록, 산화 루테늄을 주성분으로 하는 저항 페이스트를 인쇄하여 저항층(263)을 형성한다. 다음에, 이 저항층(263)을 안정한 막으로 하기 위해서 약850℃의 온도에서 소성을 행한다.Next, as shown in Fig. 48B, a resistive paste containing ruthenium oxide as a main component is printed so as to be electrically connected to the first top electrode layer 262, thereby forming the resistive layer 263. As shown in Figs. Next, in order to make this resistance layer 263 into a stable film | membrane, it bakes at the temperature of about 850 degreeC.
다음에, 도48(c)에 도시한 바와 같이, 저항층(263)의 저항값을 소정의 값으로 수정하기 위해서 YAG 레이저로 트리밍 홈(270)을 형성하고 트리밍을 행한다. 이때, 저항값 측정용의 트리밍 프로브는 제1 상면 전극층(262)상에 셋트하고 트리밍을 행한다.Next, as shown in Fig. 48 (c), in order to correct the resistance value of the resistance layer 263 to a predetermined value, a trimming groove 270 is formed by a YAG laser and trimming is performed. At this time, the trimming probe for resistance measurement is set on the first upper electrode layer 262 and trimmed.
다음에, 도49(a)에 도시한 바와 같이, 저항값 수정 후의 저항층(263)을 보호하기 위해서 글라스를 주성분으로 하는 페이스트를 인쇄하여 보호층(264)을 형성한다. 이때, 가로방향으로 나란히 배열되는 복수의 저항층(263)을 세로방향의 분할 홈(268)에 걸쳐서 연속하여 덮도록 보호층(264)의 인쇄 패턴을 형성해도 된다. 다음에, 이 보호층(264)을 안정한 막으로 하기 위해서 약 600℃의 온도에서 소성을 행한다.Next, as shown in Fig. 49A, in order to protect the resistance layer 263 after the resistance value correction, a paste containing glass as a main component is printed to form a protective layer 264. Next, as shown in FIG. At this time, you may form the printing pattern of the protective layer 264 so that the some resistance layer 263 arrange | positioned in the horizontal direction may be covered continuously over the division groove 268 of a vertical direction. Next, baking is performed at the temperature of about 600 degreeC in order to make this protective layer 264 a stable film.
다음에, 도49(b)에 도시한 바와 같이, 기판(261)의 상면 전체에 수지로 이루어진 레지스트 재료를 도포하고, 또한 포토리소그래피법에 의해 레지스트 재료에 소망의 제2 상면 전극층(265)의 성막 패턴의 구멍을 형성한다. 또한, 기판(261)의 표면 전체에 스퍼터링 공법에 의해 금을 피복하여 소망의 제2 상면 전극층(265)의 성막 패턴을 제외하는 부분의 레지스트 재료를 제거한다. 이 공정에 의해 제2 상면 전극층(265)을 형성한다. 이때, 제2 상면 전극층(265)은 가로방향의 분할 홈(269)에 들어가서 분할 홈의 속까지 제2 상면 전극층(265)을 형성할 수 있다.Next, as shown in Fig. 49B, a resist material made of resin is applied to the entire upper surface of the substrate 261, and the desired second upper electrode layer 265 is applied to the resist material by photolithography. The hole of the film-forming pattern is formed. Further, the entire surface of the substrate 261 is coated with gold by a sputtering method to remove the resist material of the portion excluding the film forming pattern of the desired second upper electrode layer 265. By this step, the second upper electrode layer 265 is formed. In this case, the second top electrode layer 265 may enter the horizontal division groove 269 to form the second top electrode layer 265 up to the division groove.
이 분할 홈(268,269)의 기판(261)의 두께에 대한 깊이는 제조공정에서의 취급 시에 깨어지지 않도록 일반적으로 기판(261)의 두께의 반분 이하로 형성되어 있다.The depth with respect to the thickness of the board | substrate 261 of the division grooves 268 and 269 is generally formed in less than half of the thickness of the board | substrate 261 so that it may not be broken at the time of handling in a manufacturing process.
다음에, 도49(c)에 도시한 바와 같이, 제1 상면 전극층(262), 저항층(263), 트리밍 홈(270), 보호층(264) 및 제2 상면 전극층(265)을, 형성 후의 시트형상의 기판(261)의 가로방향의 분할 홈(269)을 따라 분할하여 스트립형상의 기판(271)으로 분할한다. 이때, 스트립형상의 기판(271)의 길이 방향의 측면에는 먼저 형성한 제2 상면 전극층(265)이 가로방향의 분할 홈(269)의 깊이까지 형성된 상태로 되어 있다.Next, as shown in Fig. 49 (c), a first upper electrode layer 262, a resistance layer 263, a trimming groove 270, a protective layer 264, and a second upper electrode layer 265 are formed. The sheet is divided into strip-shaped substrates 271 along the horizontal dividing grooves 269 of the sheet-shaped substrate 261. At this time, the second upper surface electrode layer 265 formed on the side surface in the longitudinal direction of the strip-shaped substrate 271 is formed to the depth of the dividing groove 269 in the horizontal direction.
최후로, 도49(d)에 도시한 바와 같이, 노출되어 있는 상면 전극층(265)에 도금을 실시하기 위한 준비공정으로서, 스트립형상의 기판(271)의 세로방향의 분할 홈(268)을 따라 분할하여 조각형상의 기판(272)으로 분할한다. 그리고, 노출되어 있는 제2 상면 전극층(265)의 납땜 시의 전극 눌림의 방지 및 납땜 시의 신뢰성의 확보를 위해 전기도금에 의해서 니켈 도금층(도시하지 않음)을 중간층으로 하고 땜납 도금층(도시하지 않음)을 최외층으로서 형성하여 저항기를 제조하는 것이다.Finally, as shown in Fig. 49 (d), as a preparatory process for plating the exposed upper electrode layer 265, along the divided grooves 268 in the longitudinal direction of the strip-shaped substrate 271. The film is divided into pieces of the substrate 272 in the shape of pieces. In order to prevent the electrode from being pressed during the soldering of the exposed second upper electrode layer 265 and to ensure the reliability during the soldering, the nickel plating layer (not shown) is used as the intermediate layer by the electroplating, and the solder plating layer (not shown). ) Is formed as the outermost layer to manufacture a resistor.
이상과 같이 구성 및 제조된 본 발명의 제13 실시예에서의 저항기를 설치 기판에 납땜한 경우의 효과에 대해서는 상기한 제10 실시예와 동일하기 때문에 설명을 생략한다.The effect of the case where the resistor in the thirteenth embodiment of the present invention constructed and manufactured as described above is soldered to the mounting substrate is the same as that in the tenth embodiment described above, and thus description thereof is omitted.
또한, 본 발명의 제13 실시예에서 제1 상면 전극층(262), 보호층(264) 및 제2 상면 전극층(265)을 표13에 나타내는 조합으로 한 때에는 다른 특성(표13에 기재)을 향상시킬 수 있다.In the thirteenth embodiment of the present invention, when the first top electrode layer 262, the protective layer 264, and the second top electrode layer 265 are combined as shown in Table 13, other characteristics (as shown in Table 13) are improved. You can.
이상과 같이 본 발명의 저항기는 기판과, 상기 기판의 상면의 측부 및 측면의 일부에 걸쳐서 설치된 한 쌍의 제1 상면 전극층과, 상기 제1 상면 전극층에 전기적으로 접속하도록 설치된 한 쌍의 제2 상면 전극층과, 상기 제2 상면 전극층에 전기적으로 접속하도록 설치된 저항층과, 적어도 상기 저항층의 상면을 덮도록 설치된 보호층을 구비한 것으로, 이 구성에 의하면 기판의 상면의 측부 및 측면의 일부에 걸쳐서 한 쌍의 제1 상면 전극층을 형성하고 있기 때문에 이 저항기의 측면전극은 면적이 작게 되고, 그리고 이 저항기를 설치 기판 상에 납땜하는 경우에는 상기 면적이 작은 측면 전극에 납땜되기 때문에 납땜의 필리트를 형성하기 위한 면적을 작게 할 수가 있으며, 그 결과, 설치 기판 상의 납땜 부분을 포함하는 설치 면적을 감소시킬 수가 있는 것이다.As described above, the resistor of the present invention includes a substrate, a pair of first upper electrode layers provided over a portion of the side and side surfaces of the upper surface of the substrate, and a pair of second upper surfaces provided to be electrically connected to the first upper electrode layer. An electrode layer, a resistance layer provided to be electrically connected to the second upper electrode layer, and a protective layer provided to cover at least an upper surface of the resistance layer. According to this configuration, a part of the side and side surfaces of the upper surface of the substrate is provided. Since the pair of first upper electrode layers are formed, the area of the side electrodes of the resistor is small, and in the case of soldering the resistor on the mounting substrate, the area of the resistor is soldered to the small side electrodes, so that the fillers of solder are removed. The area for forming can be made small, and as a result, the installation area including the soldered portion on the installation substrate can be reduced. A.
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Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6859783B2 (en) * | 1995-12-29 | 2005-02-22 | Worldcom, Inc. | Integrated interface for web based customer care and trouble management |
| US6574661B1 (en) | 1997-09-26 | 2003-06-03 | Mci Communications Corporation | Integrated proxy interface for web based telecommunication toll-free network management using a network manager for downloading a call routing tree to client |
| EP1981040A2 (en) * | 2000-01-17 | 2008-10-15 | Matsushita Electric Industrial Co., Ltd. | Resistor and method for manufacturing the same |
| KR100501559B1 (en) * | 2000-08-30 | 2005-07-18 | 마쯔시다덴기산교 가부시키가이샤 | Resistor and production method therefor |
| JP2002260901A (en) * | 2001-03-01 | 2002-09-13 | Matsushita Electric Ind Co Ltd | Resistor |
| AU2002355043A1 (en) * | 2001-11-28 | 2003-06-10 | Rohm Co., Ltd. | Chip resistor and method for producing the same |
| WO2004023498A1 (en) | 2002-09-03 | 2004-03-18 | Vishay Intertechnology, Inc. | Flip chip resistor and its manufacturing method |
| JP3967272B2 (en) * | 2003-02-25 | 2007-08-29 | ローム株式会社 | Chip resistor |
| US6828898B2 (en) * | 2003-04-03 | 2004-12-07 | Cts Corporation | Fuel tank resistor card having improved corrosion resistance |
| WO2006093107A1 (en) * | 2005-03-02 | 2006-09-08 | Rohm Co., Ltd. | Chip resistor and manufacturing method thereof |
| CA2604803A1 (en) * | 2005-04-13 | 2006-10-19 | Consejo Superior De Investigaciones Cientificas | In vitro method for identifying compounds for cancer therapy |
| JP2007073693A (en) * | 2005-09-06 | 2007-03-22 | Rohm Co Ltd | Chip resistor and method of manufacturing same |
| JP4889525B2 (en) * | 2007-03-02 | 2012-03-07 | ローム株式会社 | Chip resistor and manufacturing method thereof |
| JP2009302494A (en) * | 2008-05-14 | 2009-12-24 | Rohm Co Ltd | Chip resistor and method for manufacturing the same |
| JP2010161135A (en) * | 2009-01-07 | 2010-07-22 | Rohm Co Ltd | Chip resistor, and method of making the same |
| JP5543146B2 (en) * | 2009-07-27 | 2014-07-09 | ローム株式会社 | Chip resistor and manufacturing method of chip resistor |
| US8441335B2 (en) | 2010-10-21 | 2013-05-14 | Analog Devices, Inc. | Method of trimming a thin film resistor, and an integrated circuit including trimmable thin film resistors |
| CN103392212B (en) * | 2011-02-24 | 2016-10-05 | 松下知识产权经营株式会社 | Chip resistor and manufacture method thereof |
| US8723637B2 (en) | 2012-04-10 | 2014-05-13 | Analog Devices, Inc. | Method for altering electrical and thermal properties of resistive materials |
| TW201409493A (en) * | 2012-08-24 | 2014-03-01 | Ralec Electronic Corp | Chip type resistor array and manufacturing method thereof |
| JP2014072242A (en) * | 2012-09-27 | 2014-04-21 | Rohm Co Ltd | Chip component and process of manufacturing the same |
| US9963777B2 (en) | 2012-10-08 | 2018-05-08 | Analog Devices, Inc. | Methods of forming a thin film resistor |
| CN104376938B (en) * | 2013-08-13 | 2018-03-13 | 乾坤科技股份有限公司 | Resistance device |
| JP6326192B2 (en) * | 2014-03-19 | 2018-05-16 | Koa株式会社 | Chip resistor and manufacturing method thereof |
| DE102016101246A1 (en) | 2015-11-02 | 2017-05-04 | Epcos Ag | Sensor arrangement and method for producing a sensor arrangement |
| US10312317B2 (en) * | 2017-04-27 | 2019-06-04 | Samsung Electro-Mechanics Co., Ltd. | Chip resistor and chip resistor assembly |
| CN109841366A (en) * | 2019-02-25 | 2019-06-04 | 广东风华高新科技股份有限公司 | A kind of preparation method of resistor termination electrode filming |
| TWI707366B (en) * | 2020-03-25 | 2020-10-11 | 光頡科技股份有限公司 | Resistor element |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960042780A (en) * | 1995-05-25 | 1996-12-21 | 모리시타 요이찌 | Chip-shaped electronic component and manufacturing method thereof |
| JPH0969406A (en) * | 1995-08-31 | 1997-03-11 | Matsushita Electric Ind Co Ltd | Manufacture of square-shaped thin film chip resistor |
Family Cites Families (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US2934736A (en) * | 1957-10-08 | 1960-04-26 | Corning Glass Works | Electrical resistor |
| US4176445A (en) * | 1977-06-03 | 1979-12-04 | Angstrohm Precision, Inc. | Metal foil resistor |
| JPS59185801U (en) * | 1983-05-26 | 1984-12-10 | アルプス電気株式会社 | chip resistance |
| JPS6176377A (en) * | 1984-09-25 | 1986-04-18 | Alps Electric Co Ltd | Thermal head |
| NL8500433A (en) * | 1985-02-15 | 1986-09-01 | Philips Nv | CHIP RESISTOR AND METHOD FOR MANUFACTURING IT. |
| JPS61210601A (en) * | 1985-03-14 | 1986-09-18 | 進工業株式会社 | Chip resistor |
| US4792781A (en) * | 1986-02-21 | 1988-12-20 | Tdk Corporation | Chip-type resistor |
| JPS63283001A (en) * | 1987-05-14 | 1988-11-18 | Matsushita Electric Ind Co Ltd | Chip electronic component |
| US4829553A (en) * | 1988-01-19 | 1989-05-09 | Matsushita Electric Industrial Co., Ltd. | Chip type component |
| DE3921651A1 (en) * | 1989-06-30 | 1991-01-10 | Siemens Ag | Six-sided electronic module for printed circuit - has contact surfaces at opposing edges spaced by parallel perpendicular insulating surfaces |
| US5077564A (en) * | 1990-01-26 | 1991-12-31 | Dynamics Research Corporation | Arcuate edge thermal print head |
| JPH0430502A (en) * | 1990-05-28 | 1992-02-03 | Matsushita Electric Ind Co Ltd | Square chip component |
| JP2836303B2 (en) * | 1990-08-13 | 1998-12-14 | 松下電器産業株式会社 | Square chip resistor and method of manufacturing the same |
| JP2535441B2 (en) * | 1990-08-21 | 1996-09-18 | ローム株式会社 | Manufacturing method of chip resistor |
| US5294910A (en) * | 1991-07-01 | 1994-03-15 | Murata Manufacturing Co., Ltd. | Platinum temperature sensor |
| JPH0629102A (en) * | 1992-07-10 | 1994-02-04 | Alps Electric Co Ltd | Chip resistor and its manufacturing method |
| US5680092A (en) * | 1993-11-11 | 1997-10-21 | Matsushita Electric Industrial Co., Ltd. | Chip resistor and method for producing the same |
| JPH07230905A (en) * | 1994-02-17 | 1995-08-29 | Matsushita Electric Ind Co Ltd | Manufacture of chip resistor |
| JPH08306503A (en) * | 1995-05-11 | 1996-11-22 | Rohm Co Ltd | Chip-like electronic part |
| JP3637124B2 (en) * | 1996-01-10 | 2005-04-13 | ローム株式会社 | Structure of chip resistor and manufacturing method thereof |
| JPH09246001A (en) * | 1996-03-08 | 1997-09-19 | Matsushita Electric Ind Co Ltd | Resistance composition and resistor using the same |
| EP0810614B1 (en) * | 1996-05-29 | 2002-09-04 | Matsushita Electric Industrial Co., Ltd. | A surface mountable resistor |
| JPH1126204A (en) * | 1997-07-09 | 1999-01-29 | Matsushita Electric Ind Co Ltd | Resistor and manufacture thereof |
| TW424245B (en) * | 1998-01-08 | 2001-03-01 | Matsushita Electric Ind Co Ltd | Resistor and its manufacturing method |
-
1998
- 1998-07-02 KR KR1019997012302A patent/KR100333298B1/en not_active IP Right Cessation
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960042780A (en) * | 1995-05-25 | 1996-12-21 | 모리시타 요이찌 | Chip-shaped electronic component and manufacturing method thereof |
| JPH0969406A (en) * | 1995-08-31 | 1997-03-11 | Matsushita Electric Ind Co Ltd | Manufacture of square-shaped thin film chip resistor |
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