KR100329790B1 - 전하저장전극형성방법 - Google Patents

Abstract

본 발명은 반도체 소자의 전하저장전극 형성 방법에 있어서, 기판 상에 전하저장전극용 제1전도막을 콘택 시키는 단계; 상기 제1전도막 상에 희생물질막을 증착하는 단계; 상기 희생물질막 상에 DICD를 FICD보다 소정 크기로 크게 디파인한 희생물질막 식각 마스크를 형성하는 단계; 상기 희생물질막 및 상기 제1전도막을 물리적인 식각 방법으로 식각하여 패터닝하는 단계; 상기 희생물질막 식각 마스크를 제거하는 단계; 상기 패터닝된 희생물질막의 표면을 소정두께 습식식각하여 상기 물리적 식각에 의한 희생물질막의 표면 거칠기를 완만히 하는 단계; 및 상기 희생물질막 패턴 및 제1전도막 패턴 측벽에 전하저장전극용 제2전도막 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 전하저장전극 형성 방법에 관한 것으로, 미세 패턴에서의 희생산화막을 디파인 함에 있어서, 수직한 프로파일을 얻을 수 있으며, 희생산화막의 거친 표면을 완만하게 함에 따라 표면 면적의 증가와 산화막 손실을 줄임으로써 캐패시턴스이 향상을 가져오는 효과가 있다.

Description

전하저장전극 형성 방법

본 발명은 반도체 소자 제조 공정중 전하저장전극(storage node) 형성 방법에 관한 것으로, 특히 고집적 소자에 상응하는 셀(cell)의 커패시턴스(capacitance)를 확보하기 위한 전하저장전극 형성 방법에 관한 것이다.

반도체 소자의 크기는 점차 줄어들어 고집적화 되어가면서 제한된 적은 면적에 셀당 필요시되는 커패시턴스를 확보하기 위한 한가지 방법은 전하저장전극의 표면적을 크게 하는 것이다.

따라서, 전하저장전극을 3차원적으로 형성하는 기술이 활발히 연구되고 있으며, 그 중 하나가 실린더형 전하저장전극을 형성하는 방법이다. 그리고, 실린더 형상으로 전하저장전극을 형성하되 그 표면을 울퉁불퉁하게 주름지게 형성하면 전하저장전극의 표면적을 더욱 증대시킬 수 있기 때문에 그러한 방법이 많이 이용되고 있다.

종래의 실린더형 전하저장전극 형성 방법을 제 1A 도 내지 제 1C 도를 통해 살펴본다.

먼저, 제 1A 도는 소정 공정이 완료된 기판(11) 상에 증착된 층간절연막(12)의 소정부위를 식각하여 전하저장전극 콘택홀을 형성한 후, 제1폴리실리콘막(13)을 증착하고, 제1폴리실리콘막(13) 상에 희생산화막(14)을 증착한 상태의 단면도이다.

이어서, 제 1B 도는 희생산화막 마스크를 사용하여 희생산화막(14)을 물리적인 식각 방법으로 식각하고 제1폴리실리콘막을 식각하므로써, 표면이 울퉁불퉁한 형상으로 희생산화막 패턴(14a)을 형성한 상태이다.

이어서, 제 1C 도는 전체구조 상부에 제2폴리실리콘막을 증착한 후, 다시 전면 비등방성 식각하여 희생산화막 패턴(14a) 측벽에 제2폴리실리콘막 스페이서(15)를 형성하여, 제1 및 제2폴리실리콘막(13, 15)으로 이루어지는 전하저장전극을 완성한다.

물론 후속 공정에서 희생산화막 패턴은 제거된다.

그러나, 상기와 같은 종래의 실린더형 전하저장전극 형성 방법은, 희생산화막의 프로파일(profile)을 개선하는 방향으로 공정을 진행하면 물리적인 식각에 의한 표면 거칠기(Roughness)가 문제가 되었고, 표면 거칠기가 개선되는 방향으로 공정을 사용하면 포지티브 경사(positive slop)를 갖는 프로파일이 형성되는 프로파일에 문제점이 있었다.

결국, 포지티브 경사의 프로파일은 상기 제1 및 제2 폴리실리콘막(13, 15) 공정에서의 희생 산화막 손실을 면하기 어려우며 부득이하게 실제 디자인(Design)했던 것 보다 적은 용량을 갖는 전하저장전극이 형성될 수밖에 없었다.

따라서, 본 발명은 희생산화막의 프로파일 및 표면 거칠기 문제점을 동시에 해결할 수 있는데 적합한 실린더형 전하저장전극 형성 방법을 제공함을 그 목적으로 한다.

상기 목적을 달성하기 위한 본 발명의 실린더형 전하저장전극 형성 방법은, 기판에 콘택된 전하저장전극용 제1전도막을 형성하는 단계; 상기 제1전도막 상에 희생물질막을 증착하는 단계; 상기 희생물질막 상에 DICD(develop inspection critical dimension)를 FICD(final inspection critical dimension)보다 크게 디파인한 희생물질막 식각마스크를 형성하는 단계; 상기 희생물질막 및 상기 제1전도막을 물리적인 식각 방법으로 식각하여 패터닝하는 단계; 상기 희생물질막 식각 마스크를 제거하는 단계; 상기 패터닝된 희생물질막의 표면을 습식식각하여 상기 물리적 식각에 의한 희생물질막의 표면 거칠기를 완만히 하는 단계; 및 상기 희생물질막 패턴 및 제1전도막 패턴 측벽에 전하저장전극용 제2전도막 스페이서를 형성하는단계를 포함하는 것을 특징으로 한다.

상기한 바와 같이 본 발명은 희생물질막 식각 공정시 표면 거칠기의 개선을 위한 프로파일의 희생은 어찌할 수 없기에, 희생물질막의 실제 디자인 크기 보다 크게 식각마스크를 형성하여 물리적 식각시 수직하고 표면거칠기가 크게 희생물질막을 식각한 후, 습식용액(HF)에 기판을 담그어 표면거칠기를 완만히 하면서 희생물질막을 원하는 디자인 크기로 형성하는 것이다.

이하, 첨부된 도면 제 2A 도 내지 제 2H 도를 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.

먼저, 제 2A 도 및 제 2B 도는 기판(21) 상에 증착된 층간절연막(22)의 소정 부위를 식각하여 전하저장전극 콘택홀을 형성한 후, 제1폴리실리콘막(23)을 증착하고, 제1폴리실리콘막(23) 상에 희생산화막(24)을 증착한 상태에서 DICD를 FICD보다 0.1μm정도 크게 디파인한 희생산화막 식각 마스크(25)(즉, 포토레지스트패턴)를 형성한 상태의 단면도 및 평면도이다.

이어서, 제 2C 도 내지 제 2D 도는 상기 희생산화막 마스크(25)를 사용하여 희생산화막(24)을 물리적인 식각 방법으로 식각하므로써, 표면이 울퉁불퉁한 형상으로 희생산화막 패턴(24a)을 형성하고, 제1폴리실리콘막(23)도 계속 식각하여 페터닝 한 후(도면의 23a), 희생산화막 마스크(25)를 제거한 상태의 단면도 및 평면도이다.

이어서, 제 2E 도 내지 제 2F 도는 산화막 습식식각 용액인 HF 용액 또는 BOE 용액에 기판을 담그어 희생산화막의 표면 거칠기를 완만히 해준 상태의 단면도및 평면도로서, 이때 희생산화막 패턴(24a)의 CD(critical dimension)는 줄어들게 된다.

이어서, 제 2G 도 내지 제 2H 도는 전체구조 상부에 제2폴리실리콘막을 증착한 후, 다시 비등방성 전면 식각하여 희생산화막 패턴(24a) 및 제1폴리실리콘막 패턴(23a) 측벽에 제2폴리실리콘막 스페이서(26)를 형성한 상태의 단면도 및 평면도이다.

후속 공정에서 희생산화막 패턴은 제거되며, 제1폴리실리콘막 및 제2폴리실리콘막 스페이서가 전하저장전극을 이룬다.

상기 단계 중에서 희생산화막의 물리적인 식각은 가열된 실리콘 로프(Heated silicon Roof)를 장착한 ICP(Induced coupled plasma)방식의 플라즈마 진공 챔버를 이용하였고 공정가스는 10~50sccm의 C₂F₆를 사용하였으며 700~1600Watt의 바이어스(Bias) RF 전원을 사용하였다. 그리고 실리콘 루프의 가열온도는 220℃~280℃를 사용하였다.

이상, 상기 설명한 바와 같이 이루어지는 본 발명은 미세 패턴에서의 희생산화막을 디파인 함에 있어서, 수직한 프로파일을 얻을 수 있으며, 희생산화막의 거친 표면을 완만하게 함에 따라 표면 면적의 증가와 산화막 손실을 줄임으로써 커패시턴스의 향상을 가져오는 효과가 있다.

제 1A 도 내지 제 1C 도는 종래기술에 따른 실린더형 전하저장전극 형성 공정도.

제 2A 도 내지 제 2H 도는 본 발명의 바람직한 실시예에 따른 실린더형 전하저장전극 형성 공정도.

* 도면의 주요부분에 대한 부호의 설명

21 : 기판 22 : 층간절연막

23,23a : 제1폴리실리콘막 24,24a : 희생산화막

25 : 희생산화막 식각 마스크 26 : 제2폴리실리콘막 스페이서

Claims (6)

1. 반도체 소자의 전하저장전극 형성 방법에 있어서,

   기판에 콘택된 전하저장전극용 제1전도막을 형성하는 단계;

   상기 제1전도막 상에 희생물질막을 증착하는 단계;

   상기 희생물질막 상에 DICD를 FICD보다 크게 디파인한 희생물질막 식각마스크를 형성하는 단계;

   상기 희생물질막 및 상기 제1전도막을 물리적인 식각 방법으로 식각하여 패터닝하는 단계;

   상기 희생물질막 식각마스크를 제거하는 단계;

   상기 패터닝된 희생물질막의 표면을 습식식각하여 상기 물리적 식각에 의한 희생물질막의 표면 거칠기를 완만히 하는 단계; 및

   상기 희생물질막 패턴 및 제1전도막 패턴 측벽에 전하저장전극용 제2전도막 스페이서를 형성하는 단계

   를 포함하는 것을 특징으로 하는 전하저장전극 형성 방법.
2. 제1항에 있어서,

   상기 희생물질막은 산화막인 것을 특징으로 하는 전하저장전극 형성 방법.
3. 제2항에 있어서,

   상기 산화막의 물리적인 식각은 가열된 실리콘 루프를 장착한 ICP 방식에 의해 이루어지는 것을 특징으로 하는 전하저장전극 형성 방법.
4. 제3항에 있어서,

   상기 산화막의 물리적인 식각은 10~50sccm의 C₂F₆를 공정가스로 하여 이루어지는 것을 특징으로 하는 전하저장전극 형성 방법.
5. 제4항에 있어서,

   상기 산화막의 물리적인 식각은 700~1600Watt의 바이어스(Bias) RF 전원을 사용하는 것을 특징으로 하는 전하저장전극 형성 방법.
6. 제5항에 있어서,

   상기 산화막의 물리적인 식각시 실리콘 루프의 가열온도는 220℃~280℃인 것을 특징으로 하는 전하저장전극 형성 방법.