KR100328251B1 - 패키지 기판 - Google Patents

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KR100328251B1
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Abstract

본 발명은 패키지기판(Package Substrate)에 관한 것으로, 그 목적은 기판의 휨 또는 비틀림을 방지토록 하는 데에 있다.
상기 목적 달성을 위한 본 발명의 기술적인 수단은, CCL(10)과 그 일측으로 진공 가압하여 적층되는 히트싱크(40)에 기판(1)의 휨 또는 비틀림을 방지하기 위한 절개부위(50)를 형성시키고, 더하여 상기 히트싱크(40)의 하측으로 베이스층(70)을 접합하는 구성으로 이루어 진다.
이에 따라서, 열 발산이 용이한 반도체 칩의 열을 발열시키기 위하여 CCL과 적층되는 히트싱크에 의한 기판의 휨 또는 비틀림현상이 미연에 방지되며, 더하여 히트싱크의 일측으로 접합되는 베이스층으로 인하여 기판의 적층 상태가 보다 균일화되어 기판 신뢰성이 향상되는 것이다.

Description

패키지 기판{Package Substrate}
본 발명은 반도체 칩(I/C 칩)이 접속되어 주회로기판에 실장되는 패키지 기판(Package Susbstrate)에 관한 것으로서, 보다 상세하게로는 기판 신뢰성 향상을 위하여 히트싱크(heat sink)가 부착된 볼 그리드 어레이(Ball Grid Array) 패키지 기판에 있어서, 기판의 휨 또는 비틀림 현상을 미연에 방지시키고, 대칭적인 적층구조를 통한 기판의 적층 신뢰성을 향상시킬 수 있도록 한 패키지 기판에 관한 것이다.
오늘날 집적회로가 경박단소화됨에도 불구하고 집적회로 패키지에서 나오는 리드(lead)수는 오히려 증가되고 있다. 소형 패키지 기판에 많은 리드를 설치하는 문제를 해결하는 방법 중 하나가 핀 그리드 어레이(Pin Grid Array; 이하, `PGA'라 함)로 이루어진 기판을 갖도록 하는 것이다. 그러나, PGA 기판은 소형의 기판상에 많은 리드를 설치 할 수 있지만, 핀 또는 리드가 취약하여 쉽게 부러지거나, 또는 핀 자체의 고밀도 집적에는 한계가 있는 단점이 있다.
이러한 PGA 기판에 따른 결점을 보완하기 위해 최근 볼 그리드 어레이(Ball Grid Array ; 이하, `BGA' 라함)가 개발(미국 특허 제5,355,283호)되었는데, 이와 같이 일반적으로 알려진 BGA 기판은 도 1 에서 도시한 바와 같이, 종래 PGA의 핀(pin) 대신 솔더 볼(solder ball)(140)가 형성되는 구조를 갖는다. 즉, 도 1을 참조하여 BGA의 구조를 살펴보면, PGA와 마찬가지로 회로패턴(112)이 형성된 동박적층판(Copper Clad Laminate, .이하 'CCL' 이라고 함)의 상부면에 I/C 칩(120)이 접속되고, 상기 I/C 칩(120)은 도선(122)에 의해 CCL(110)상에 형성된 회로패턴(112)과 연결되며, 상기 CCL(110)의 상하면에 형성된 패턴(112)은 도전물질 즉, 동으로 도금된 비어홀(130)로서 전기적으로 도통된다.
또한, 상기 I/C 칩(120)은 외부로 부터 보호를 위하여 몰드제(150)에 의해 기판상에서 밀봉되어 있다. 다만, BGA의 경우는 PGA와는 달리 핀에 의해 주회로기판과 연결되는 것이 아니라 CCL(110)의 패턴(112)에 솔더볼(140)이 형성되어 주회로기판과 도통된다. 이런 이유로 BGA는 PGA보다 소형화가 가능하며 특히 I/C 칩의 하부에도 솔더 볼(140) 부착이 가능하기 때문에 반도체 칩(120)이 실장되는 패키지 기판(100)의 고집적화가 용이한 잇점을 갖고 있는 것이다.
한편, 고속으로 정보가 처리되는 BGA 패키지 기판의 경우 대체로 5W이상의 고전력이 소비되기 때문에 기판의 신뢰성 즉, 열적 전기적 안정성의 향상을 위해서는 기판상에 열방출을 위한 히트싱크(heat sink)가 부착되는데, 이와 같은 히트싱크가 부착되는 패키지 기판은 주로 CPU 칩(Chip) 또는 계측기 및 군사용 장비등 고 신뢰성을 요구하는 패키기 기판에 주로 사용된다.
이와 같은 종래의 히트 싱트가 부착된 패키지 기판에 있어서는, 도 2에서 도시하고 있다.
즉, 종래의 히트 싱크가 부착된 고전력용 BGA 패키지 기판에 있어서는, 도 2에서 도시한 바와 같이, 발열용 비어홀(via hole)(214) 및 회로패턴(212)이 형성되어 있는 CCL(210)의 상부면에 히트싱크(230)가 적층되어 반도체 칩(220)으로부터 방출되는 열이 방출되도록 하는 구조로 이루어져 있다. 이러한 고전력용 BGA 패키지 기판(200)은 우선 I/C칩(220)이 안치될 수 있도록 CCL(220), 프리플랙 (prepreg)(240), 하나의 히트싱크(230)를 절개하여 창(window)(216)를 마련한 다음, 상기 CCL(210)에 발열용 비어홀(214)을 가공한 후 동도금하고 상기 CCL(210)의 일면에 회로패턴(212)을 형성하고나서 상기 CCL(210), 프리플랙(prepreg)(240), 및 히트싱크(230)을 적층한 가열 가압하여 진공 압착시킨다.
이때, 도면에는 도시하지 않았지만, 상기 1차 진공 가압된 히트싱크(230)상에 다른 히트싱크를 전도성접착지로서 2차 진공 가압하는 다층의 히트싱크를 구성할 수 있으며, 상기 CCL(210)에 내층회로를 형성한 후에 프리플랙과 같은 도전성 접착제로서 다층으로 구성될 수 있으며, 상기 비어홀(214)은 열 방열작용 뿐 만 아니라, 내층회로와 외층회로를 도통시키는 역활을 동시에 수행한다.
이에 더하여, 상기 CCL(210)에 솔더마스크(solder mask)(250)가 도포되고 또한 I/C칩(220)의 장착후 몰드제(222)가 마운팅(mounting)되며, 솔더볼(260)이 붙는 과정은 일반 BGA 공정과 동일하다.
그러나, 상기와 같은 종래의 고전력 집적회로용 BGA 패기지 기판(200)에 있어서는, 도 2에서 도시한 바와 같이, 히트싱크(230)와 CCL(210)간의 접합을 위한 가열에 의한 진공 가압시 보통 에폭시 기판에 동박이 접합된 CCL(210)과 알루미늄 (Al)또는 구리(Cu)계의 금속판인 히트싱크(230)간의 상이한 열 팽창계수로 인하여, 진공 가압후 기판(200)의 휨(warpage) 또는 비틀림(twist) 현상이 빈번하게 발생되며, 결국 기판(200) 신뢰성을 저하시키는 문제가 있었다.
또한, CCL(210)과 히트싱크(230)사이에 프리플랙(240)으로서 접합되는 비대칭 구조로 인하여, 패키기 기판(200)의 적층 신뢰성이 취약한 문제가 있는 것이다.
따라서, 본 발명은 상기와 같은 종래의 여러 문제점들을 해결하기 위하여 안출된 것으로서 그 목적은, CCL 상에 히트싱크가 부착되는 집적회로용 패키지 기판의 제조시 열에 의한 기판의 휨 또는 비틀림현상을 방지토록 하여 기판 신뢰성을 향상시킨 패키지 기판을 제공하는 데에 있다.
또한, 본 발명의 다른 목적은, CCL 및 히트싱크의 적층시 히트싱크의 하면에도 플리플랙과 동박(Cu Foil)을 접합시키어 기판의 대칭적인 적층구성으로서 기판의 적층 신뢰성을 향상시킬 수 있는 패키지 기판을 제공하는 데에 있다.
도 1은 일반적인 BGA 패키지 기판의 단면구조도
도 2는 종래의 고전력 패키지 기판의 단면구조도
도 3은 본 발명에 따른 패키지 기판의 제 1 실시예를 도시한 단면도
도 4는 본 발명의 제 2 실시예인 패키지 기판을 도시한 단면도
도 5는 본 발명의 제 3 실시예인 패키지 기판을 도시한 단면도
* 도면의 주요부분에 대한 부호의 설명 *
1.... 기판 10.... 동박적층판(CCL)
40.... 히트싱크 50.... 휨 방지수단
60, 72.... 제 1,2 절연적찹층 70.... 베이스층
74.... 동박
회로층이 형성되고, 반도체 칩이 접속되는 창이 형성되는 CCL과, 상기 CCL에 형성되고, 내측으로 도통토록 도금층이 형성되는 비어홀과, 상기 CCL의 일측으로 열을 방출토록 적층되는 히트싱크 및, 상기 CCL과 히트싱크를 일체로 진공 가압하여 적층시키는 절연 접착층으로 구성되는 패키지 기판에 있어서,상기 CCL의 일측으로 적층되는 히트싱크에는, 휨 및 비틀림 방지를 위해 상기 히트싱크의 일방향에 직선상으로 절개부위가 형성되는 구성으로 이루어진 것을 특징으로 한다.
이하, 첨부된 도면에 의거하여 본 발명의 실시예를 상세하게 설명하면 다음과 같다.
도 3은 본 발명의 제 1 실시예를 도시하고 있는데, 고전력용 패키지 기판 특히, 고밀도화가 용이한 BGA 패키지 기판에 있어서, CCL(10)과 히트싱크(40)의 적층을 위한 진공 가압후, 기판(1)의 휨 또는 비틀림 현상을 방지할 수 있도록 한 본 발명인 패키지 기판(1)의 제 1 실시예는 다음과 같다.
즉, CPU 칩, 그래픽용 칩 또는 군사용 장비에 사용되는 열 발생량이 30-50 W 이상인 반도체 칩(1)이 접속되는 패키지 기판(1)에 열 발산을 위하여 히트싱크(40)를 접합 구성한다.
먼저, 일측으로 외층회로(12)가 형성되는 CCL(10)의 중앙부분에 상기 반도체 칩(20)이 실장되는 창(14)을 형성시키며, 이때 상기 창(14)은 제조방법에 따라 다르겠지만, 보통 타발(punching)하여 형성시키지만, 상기 CCL(10)이 다수층으로 적층되는 다층기판인 경우에는 먼저 창(14)을 각각 형성시킨후, 창이 형성된 각 CCL(10)을 적층시킬 수도 있다.
한편, 상기 외층회로(12)는 CCL(10)의 동박부분이 통상의 사진식각공정인 필름적층, 현상 및 박리공정을 통하여 형성되는데, 상기 CCL(10)이 다층으로 적층될 경우에는 상기 CCL(10)의 동박은 내층회로 및 외측회로로 구성되며, 상기 내층회로는 다수층으로 구성될 수 있다.
또한, 상기 CCL(10)상에는 다수의 비어홀(30)이 형성되는 데, 이는 보통 레이져 또는 프라즈마등으로 가공되며, 상기 비어홀(30)은 형성후 내측에 도금공정을 통하여 동도금층(32)이 형성되며, 이와 같은 비어홀(30)은 CCL(10)의 내층 및 외층회로를 전기적으로 도통 시키는 역할을 함과 동시에, 상기 히트싱크(40)의 열을 발산시키는 작용을 한다.
한편, 상기 CCL(10)이 다층으로 구성되는 경우에는 CCL(10)사이에는 절연성 접착제인 프리플랙으로 접합된다.
더하여, 상기 CCL(10)의 창(14)으로 반도체칩(20)이 접합되면, 상기 반도체칩(20)은 도선(22)으로서 외층회로(12)와 연결 접속되고, 그 상측으로 보호층(24)인 몰딩제가 도포된다.
이에 더하여, 상기 CCL(10)의 일측으로 열 발산을 위한 히트싱크(40)가 절연접착층(60)과 일체로 가열 가압상태에서 진공 가압되어 적층 구성된다.
이때, 상기 절연접착층(60)은 프리플랙(prepreg)로 구성되는 데, 보다 상세하게 설명하면, 유리섬유(fiber class)가 함유된 BT(Bismaleimide triazine) 레진(Resin)으로 형성되고, 상기 히트싱크(40)는, 도면에는 도시하지 않았지만, 필요시 열전율이 우수한 전도성접착지로서 다층으로 적층 구성될 수 있다.
이때, 상기 히트싱크(40)는 열 전도성이 우수한 AL 또는 Cu 계열의 합금을 사용하는데, 예를 들면 Cu Alloy 194 등을 사용하며, 따라서 반도체칩(20)에서 발생되는 열이 상기 히트싱크(40)를 통하여 발산되면서 패키지기판(1)의 신뢰성을 향상시키는 것이다.
즉, 상기 한층 이상의 CCL(10)과 히트싱크(40)는 프리플랙(60)으로서 적층되어 고전력 패키지 기판(1)으로 구성되며, 이때 상기 적층작업은 프리플랙(60)이 반경화된 상태로 도포 적층된 상태이므로, 가열 및 가압하여 경화시키며, 특히 진공상태에서 가압한다.
상술한 바와 같이, 상기 CCL(10)과 히트싱크(40)의 적층작업시 상기 CCL(10)과 히트싱크(40)의 열 팽창계수가 상이함으로 인하여, 상기 CCL(10) 부분에서의 휨 또는 비틀림 현상이 손쉽게 발생하게 된다.
따라서, 상기 히트싱크(40)에는 휨방지수단(50)을 형성시키는데, 상기 휨방지수단(50)은 히트싱크(40)에 일정부분을 절개시키는 절개부위로 형성되고, 특히 상기 절개부위(50)는 히트싱크(40)의 X 방향 또는 Y 방향(도 3의 평면도)형성되며, 휨 현상을 효율적으로 방지토록 직선상으로 구성한다.
따라서, CCL(10)과 히트싱크(40)의 열 팽창상태가 다름으로 인하여 발생되는 기판(1)의 휨현상 즉, 상기 절개부위(50)가 히트싱크(40)의 열팽창율을 높게하여 CCL(10)과 비슷한 열팽창계수를 갖게하여 기판(1)의 휨 또는 비틀림현상을 감소시키는 것이다.
한편, 상기 히트싱크(40)에 형성된 절개부위(50)는 히트싱크(40)의 중앙부분을 통하도록 구성하는 것이 바람직한데, 이는 절개부위(50)가 한쪽으로 치우칠 경우, 상기 히트싱크(40) 자체의 변형이 가중되기 때문이다.
또한, 상기 CCL(10)의 외층회로(12)에 형성된 패드(12a)에는 솔더볼(12b)이 형성되어 그 상측으로 솔더마스트(12c)가 통상의 방법으로 형성되면, 상기 솔더볼(12c)이 주회로기판(미도시)과 접속되어 고전력 BGA 패키지 기판(1)으로 구성되는 것이다.
도 4는 본 발명의 제 2 실시예를 도시하는데, 제 2 실시예의 중요한 특징은 히트싱크(40)의 하면에 베이스층(70)을 구성하여 패키지 기판(1)의 적층상태의 대칭성을 균일하게 높혀 기판(1)의 비틀림 또는 휨현상을 방지시킨 것이다.
즉, 회로층(12) 및 도금된 비어홀(30)이 형성된 CCL(10)과 프리플랙인 제 1 절연접착층(60)으로서 히트싱크(40)를 진공 가압하여 적층시킨후, 상기 히트싱크(40)의 하측으로 프리플랙인 제 2 절연접착층(72)과 동박(74)을 접합 적층시키는 것이다.
따라서, 상기 히트싱크(40)을 중심으로 양측으로 CCL(10)과 제 1 절연접착층(60) 및, 제 2 절연접착층(72)과 동박(74)이 적층되는 구성으로 패키지 기판(1)이 적층됨으로써, 기판(1)의 적층상태가 보다 균형화(balanced) 되고, 이는 기판의 적층 신뢰성을 향상시키면서, 기판(1)의 휨 또는 비틀림을 효과적으로 방지시킬 수 있는 것이다.
도 5은 본 발명의 제 3 실시예를 도시하고 있는데, 그 중요한 특징은 상기 본 발명의 제 1,2 실시예를 조합하여 히트싱크(40)에 절개부위(50)를 형성시키는 동시에, 히트싱크(40)의 하측으로 베이스층(70)을 적층시키는 것이다.
따라서, 히트싱크(40)의 절개부위(50)에 의하여 기판(1)의 휨 또는 비틀림이 방지되면서 이와 동시에, 히트싱크(40)의 하측으로 베이스층(70)이 접합되어 기판의 적층 신뢰성을 향상시키고, 이에 따라 패키지 기판(1)의 기판 신뢰성이 향상되는 것이다.
한편, 본 발명의 제 2, 3 실시예에서 제 1 실시예와 마찬가지로 BGA 기판 구성은 동일하고 그 설명을 생략한다.
이에 따라서, 열 발산이 용이한 반도체칩을 실장하는 패키지 기판(1)의 CCL(10)과, 일측으로 진공 가압하여 적층되는 히트싱크(40)간의 열 팽창이 히트싱크(40)의 휨방지수단(50), 또는 상기 히트싱크(40)에 추가로 접합되는 베이스층(70)으로 인하여 기판의 휨 또는 비틀림이 효율적으로 방지되는 동시에, 기판 적층 신뢰성이 향상되는 것이다.
이와 같이 본 발명인 패키지 기판에 의하면, CCL 상에 히트싱크가 부착되는 고전력 집적회로용 패키지 기판의 제조시 열에 의한 기판의 휨 또는 비틀림현상을 방지토록 하여 기판 신뢰성을 향상시키는 잇점이 있다.
또한, CCL 및 히트싱크의 적층시 히트싱크의 하면에도 플리플랙과 동박(Cu Foil)을 접합시켜 기판의 대칭적인 적층구성으로 기판의 적층 신뢰성을 향상시키는 우수한 효과가 있는 것이다.
본 발명은 특정한 실시예에 관련하여 도시하고 설명하였지만, 이하의 특허청구의 범위에 의해 마련되는 본 발명의 정신이나 분야를 벗어나지 않는 한도내에서 본 고안이 다양하게 개조 및 변화될수 있다는 것을 당업계에서 통상의 지식을 가진자는 용이하게 알수 있음을 밝혀두고자 한다.

Claims (18)

  1. 회로층(12)이 형성되고, 반도체 칩(20)이 접속되는 창(14)이 형성되는 CCL(10)과, 상기 CCL(10)에 형성되고 내측으로 도통토록 도금층(32)이 형성되는 비어홀(30)과, 상기 CCL(10)의 일측으로 열을 방출토록 적층되는 히트싱크(40) 및, 상기 CCL(10)과 히트싱크(40)를 일체로 진공 가압하여 적층시키는 절연 접착층(60)으로 구성되는 패키지 기판에 있어서, 상기 CCL(10)의 일측으로 적층되는 히트싱크(40)에는, 상기 히트싱크(40)의 일방향에 직선상으로 절개부위(50)가 형성되는 것을 특징으로 하는 패키지 기판.
  2. 청구항2는 삭제 되었습니다.
  3. 청구항3는 삭제 되었습니다.
  4. 청구항4는 삭제 되었습니다.
  5. 청구항5는 삭제 되었습니다.
  6. 청구항6는 삭제 되었습니다.
  7. 청구항7는 삭제 되었습니다.
  8. 청구항8는 삭제 되었습니다.
  9. 청구항9는 삭제 되었습니다.
  10. 청구항10는 삭제 되었습니다.
  11. 제 1항에 있어서, 상기 절개부위(50)는 히트싱크(40)의 X축 방향으로 형성되는 것을 특징으로 하는 패키지 기판
  12. 제 1항에 있어서, 상기 절개부위(50)는 히트싱크(40)의 Y축 방향으로 형성되는 것을 특징으로 하는 패키지 기판
  13. 제 11항 또는 제 12항에 있어서, 상기 절개부위(50)는 히트싱크(40)의 중심부분을 통하도록 구성되는 것을 특징으로 하는 패키지 기판
  14. 청구항14는 삭제 되었습니다.
  15. 청구항15는 삭제 되었습니다.
  16. 청구항16는 삭제 되었습니다.
  17. 청구항17는 삭제 되었습니다.
  18. 청구항18는 삭제 되었습니다.
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* Cited by examiner, † Cited by third party
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KR101393699B1 (ko) * 2012-11-29 2014-05-13 서울과학기술대학교 산학협력단 팬 아웃 웨이퍼 레벨 패키징 공정용 캐리어 및 이의 제조방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06177291A (ja) * 1992-12-09 1994-06-24 Mitsubishi Electric Corp 低熱抵抗高出力半導体装置
JPH1174406A (ja) * 1997-08-29 1999-03-16 Hitachi Ltd 半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06177291A (ja) * 1992-12-09 1994-06-24 Mitsubishi Electric Corp 低熱抵抗高出力半導体装置
JPH1174406A (ja) * 1997-08-29 1999-03-16 Hitachi Ltd 半導体装置

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