KR100325466B1 - Chip size package and method for fabricating the same - Google Patents
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Abstract
본 발명은 칩 사이즈 패키지 및 그의 제조 방법을 개시한다. 개시된 본 발명은, 웨이퍼에 복수개의 반도체 칩이 패드가 상부를 향하게 구성된다. 제 1 절연막이 각 반도체 칩의 패드만이 노출되도록 웨이퍼 전체 표면에 형성되고, 제 1 절연막의 표면에는 돌출부가 형성된다. 돌출부와 패드를 전기적으로 연결하는 금속 패턴이 제 1 절연막상에 소정의 패턴대로 증착된다. 돌출부상에 증착된 금속 패턴이 노출되도록 제 2 절연막이 전체 구조 상부에 형성되어서, 제 2 절연막에서 노출된 금속 패턴 부분이 직접 기판에 실장되어서, 솔더 볼 사용으로 인한 각종 문제점이 근원적으로 해소된다.The present invention discloses a chip size package and its manufacturing method. In the disclosed invention, a plurality of semiconductor chips on a wafer are configured with pads facing upwards. A first insulating film is formed on the entire surface of the wafer so that only the pads of each semiconductor chip are exposed, and a protrusion is formed on the surface of the first insulating film. A metal pattern electrically connecting the protrusion and the pad is deposited on the first insulating film in a predetermined pattern. The second insulating film is formed over the entire structure so that the metal pattern deposited on the protrusions is exposed, and the metal pattern portion exposed in the second insulating film is directly mounted on the substrate, so that various problems due to the use of solder balls are fundamentally solved.
Description
본 발명은 칩 사이즈 패키지 및 그의 제조 방법에 관한 것이다.The present invention relates to a chip size package and a method of manufacturing the same.
반도체 패키지는 소형화, 고속화, 고기능화라는 전자 기기의 요구에 대응하기 위해, 새로운 형태가 계속해서 개발되어 종류가 다양해 지고 있다. 거기에 전자기기의 용도에 대응하여 반도체 패키지의 적절한 사용이 중요하게 되었다. 메모리 반도체 제품에 있어서는 패키지의 소형, 박형화가 중요한 과제이며, 메모리로서는 대용량의 반도체 칩을 고밀도로 패키징하고 싶다는 요구가 강하다. 이러한 관점에서 1.0 mm 두께를 갖는 TSOP(thin small outlead package)와 같은 패키지가 개발되었다.In order to meet the demands of electronic devices such as miniaturization, high speed, and high functionality, semiconductor packages have been continuously developed in new forms and diversified types. In addition, proper use of semiconductor packages has become important in response to the use of electronic devices. In memory semiconductor products, the miniaturization and thinning of packages is an important subject, and as a memory, there is a strong demand for high-density packaging of large-capacity semiconductor chips. In this respect, a package such as a thin small outlead package (TSOP) with a thickness of 1.0 mm has been developed.
그러나, 기존의 패키지는 그 크기가 너무 크기 때문에, 최근에는 경박단소의 추세에 따라 반도체 칩 정도의 크기를 갖는 칩 사이즈 패키지가 개발되었다.However, since the existing package is too large in size, in recent years, chip size packages having the size of semiconductor chips have been developed according to the trend of light and thin.
칩 사이즈 패키지는 패키지의 크기를 칩의 크기로 설정할 수 있다는 장점이 있기 때문에, 경박단소화되는 패키지 경향에 따라 연구가 계속되고 있는 추세이다. 이러한 칩 사이즈 패키지는 휘어지지 않는 강체의 기판을 이용하거나, 또는 패턴 테이프를 이용하는 방식 등이 있다.Chip size packages have the advantage that the size of the package can be set to the size of the chip, research is being continued in accordance with the trend of light and short package. Such a chip size package uses a rigid substrate, or a pattern tape.
상기 방식들 중에서 기판을 이용한 방식은, 기판 제작이 매우 난해하기 때문에, 패턴 테이프를 이용하는 방식이 최근에 주로 제시되고 있다. 패턴 테이프는 패터닝된 금속 라인을 갖는 테이프로서, 이러한 패턴 테이프를 이용한 종래의 칩 사이즈 패키지의 구조가 도 1에 도시되어 있고, 이를 제조 방법 순서대로 설명하면 다음과 같다.Among the above methods, a method using a substrate is very difficult to manufacture a substrate, and thus, a method using a pattern tape has been mainly proposed in recent years. The pattern tape is a tape having a patterned metal line. The structure of a conventional chip size package using the pattern tape is shown in FIG. 1, which will be described in order of manufacturing method as follows.
먼저, 복수개의 반도체 칩(1)이 구성된 웨이퍼 표면에 제 1 절연층(2)을 코팅한다. 이어서, 반도체 칩(1)의 패드(1a) 상부에 있는 제 1 절연층(2) 부분을 식각하여 패드(1a)를 노출시킨다. 노출된 패드(1a)에 일단이 연결되는 금속 패턴(3)을 제 2 절연층(2) 표면에 소정의 패턴으로 형성한 후, 전체 표면상에 제 2절연층(4)을 형성한다. 그런 다음, 금속 패턴(3)의 타단, 즉 기판에 실장될 솔더 볼이 마운트되는 볼 랜드가 노출되도록 해당 제 2 절연층(4) 부분을 식각한 후, 솔더 볼(5)을 노출된 볼 랜드에 마운트한다. 마지막으로, 웨이퍼를 절단하여 개개의 칩으로 분리하므로써, 패키지를 완성한다.First, the first insulating layer 2 is coated on the wafer surface on which the plurality of semiconductor chips 1 are formed. Subsequently, a portion of the first insulating layer 2 on the pad 1a of the semiconductor chip 1 is etched to expose the pad 1a. A metal pattern 3 having one end connected to the exposed pad 1a is formed on the surface of the second insulating layer 2 in a predetermined pattern, and then the second insulating layer 4 is formed on the entire surface. Then, after etching the portion of the second insulating layer 4 to expose the other end of the metal pattern 3, that is, the ball land on which the solder ball to be mounted on the substrate is exposed, the ball land exposed to the solder ball 5 is exposed. Mount on Finally, the wafer is cut and separated into individual chips to complete the package.
그런데, 종래의 칩 사이즈 패캐지에는 기판과의 전기적 연결을 위해 솔더 볼이 사용되는데, 솔더 볼을 기판에 실장할 때, 솔더 볼과 패키지의 금속 볼 랜드 또는 기판의 금속 볼 랜드간의 계면에서 크랙이 발생하여 저항이 증가되고 심할 경우에는 오픈 현상이 발생되는 문제점이 있었다.However, in the conventional chip size package, solder balls are used for electrical connection with the substrate. When mounting the solder balls on the substrate, cracks occur at the interface between the solder balls and the metal ball lands of the package or the metal ball lands of the substrate. When the resistance is increased and severe, there was a problem that the open phenomenon occurs.
또한, 패키지가 완성되면, 전기적 특성 테스트인 번-인(burn-in) 테스트 등과 같은 패키지의 특성 및 신뢰성과 관련된 테스트를 하게 되는데, 종래에는 개별 패키지 상태에서만 테스트 실시가 가능하였다. 그 이유는, 웨이퍼 상태에서 테스트할 경우에는 솔더 볼이 데미지를 받거나 하는 등의 문제가 있어서, 웨이퍼 상태에서는 테스트 실시가 불가능하다는 문제점도 있었다.In addition, when the package is completed, a test relating to the characteristics and reliability of the package, such as a burn-in test, which is an electrical property test, is performed. In the related art, a test can be performed only in an individual package state. The reason for this is that when the test is conducted in the wafer state, there is a problem that the solder balls are damaged, and there is a problem that the test can not be performed in the wafer state.
그리고, 솔더 볼은 리플로우(reflow) 공정에 의해 형성되는데, 리플로우 공정상 볼 랜드와 솔더 볼간의 접착력이 약하다는 문제가 계속 존재하였고, 특히 각 솔더 볼의 높이가 일정하지 않아서 실장 신뢰성에 문제가 있었다.In addition, the solder balls are formed by a reflow process, and there is a problem that the adhesion between the ball lands and the solder balls is weak in the reflow process, and in particular, the height of each solder ball is not constant, thus causing problems in mounting reliability. There was.
따라서, 본 발명은 종래의 칩 사이즈 패키지 및 그의 제조 방법이 안고 있는 제반 문제점들을 해소하기 위해 안출된 것으로서, 솔더 볼 사용을 배제하므로써, 계면에서의 크랙 발생을 원천적으로 방지하고, 웨이퍼 상태에서 각종 테스트를 실시할 수가 있으며, 또한 기판과의 접착력이 강화되고 일정한 높이에서 기판과 실장될 수 있는 칩 사이즈 패키지 및 그의 제조 방법을 제공하는데 목적이 있다.Accordingly, the present invention has been made to solve all the problems of the conventional chip size package and its manufacturing method, and prevents the occurrence of cracking at the interface by eliminating the use of solder balls. It is also an object to provide a chip size package and a method of manufacturing the same that can be carried out, and the adhesion to the substrate is enhanced and can be mounted with the substrate at a constant height.
도 1은 종래의 칩 사이즈 패키지를 나타낸 단면도1 is a cross-sectional view showing a conventional chip size package
도 2는 본 발명에 따른 칩 사이즈 패키지를 나타낸 단면도2 is a cross-sectional view showing a chip size package according to the present invention.
도 3 내지 도 7은 본 발명에 따른 칩 사이즈 패키지를 제조 공정 순서대로 나타낸 단면도3 to 7 are cross-sectional views illustrating chip size packages according to the present invention in the order of manufacturing process.
- 도면의 주요 부분에 대한 부호의 설명 --Explanation of symbols for the main parts of the drawing-
10 ; 반도체 칩 11 ; 패드10; Semiconductor chip 11; pad
20 ; 제 1 절연막 21 ; 비아홀20; 1st insulating film 21; Via Hole
22 ; 돌출부 30 ; 금속 패턴22; Projection 30; Metal pattern
32 ; 금속 패턴 랜드 40 ; 제 2 절연막32; Metal pattern land 40; Second insulating film
상기와 같은 목적을 달성하기 위하여, 본 발명에 따른 칩 사이즈 패키지의 구조는 복수개의 반도체 칩 및 반도체칩 패드가 형성된 웨이퍼; 웨이퍼 상에 표면이 편평한 평탄면을 갖는 다수개의 돌출부를 가지며, 반도체칩 패드를 노출시키도록 형성된 제 1 절연막; 제 1절연막 상에 돌출부와 노출된 반도체칩 패드를 전기적으로 연결시키며, 기판의 볼랜드에 실장되는 금속패턴; 및 제 1절연막 상에 돌출부 상의 금속패턴만이 노출되도록 형성된 제 2 절연막을 포함한 것을 특징으로 하며, 상기 구조를 갖는 본 발명의 칩 사이즈 패키지의 제조방법은 복수개의 반도체 칩 및 반도체칩 패드가 형성된 웨이퍼를 준비하는 단계; 웨이퍼 상에 표면이 편평한 평탄면을 갖는 다수개의 돌출부를 가지며, 반도체칩 패드를 노출시키도록 제 1 절연막을 형성하는 단계; 제 1절연막 상에 돌출부와 노출된 반도체칩 패드를 전기적으로 연결시키며, 기판의 볼랜드에 실장되도록 금속패턴을 형성하는 단계; 및 제 1절연막 상에 돌출부 상의 금속패턴만이 노출되도록 제 2 절연막을 형성하는 단계를 포함한 것을 특징으로 한다.상기와 같은 구조로 이루어진 칩 사이즈 패키지를 제조하는 방법은 다음과 같다.In order to achieve the above object, the structure of the chip size package according to the present invention includes a wafer in which a plurality of semiconductor chips and semiconductor chip pads are formed; A first insulating film having a plurality of protrusions having a flat flat surface on the wafer and formed to expose the semiconductor chip pads; A metal pattern electrically connecting the protrusions and the exposed semiconductor chip pads on the first insulating layer and mounted on the ball lands of the substrate; And a second insulating film formed on the first insulating film so that only the metal pattern on the protrusion is exposed. The method of manufacturing a chip size package of the present invention having the above structure includes a wafer in which a plurality of semiconductor chips and semiconductor chip pads are formed. Preparing a; Forming a first insulating film on the wafer, the first insulating film having a plurality of protrusions having a flat flat surface and exposing the semiconductor chip pads; Electrically connecting the protrusions and the exposed semiconductor chip pads on the first insulating layer, and forming a metal pattern to be mounted on the ball lands of the substrate; And forming a second insulating film so that only the metal pattern on the protrusion is exposed on the first insulating film. A method of manufacturing a chip size package having the above structure is as follows.
패드가 상부를 향하게 배치된 복수개의 반도체 칩을 갖는 웨이퍼 표면에 제 1 절연막을 코팅한다. 제 1 절연막을 식각하여 기판에 실장되는 부분인 돌출부를 형성하고, 패드 상부에 있는 제 1 절연막 부분을 식각하여 패드를 노출시킨다. 돌출부와 패드를 전기적으로 연결하는 금속 패턴을 제 1 절연막 표면에 증착한다. 기판에 실장되는 돌출부상에 증착된 금속 패턴 부분만이 노출되도록 전체 구조상에 제 2 절연막을 코팅한다. 웨이퍼를 절단하여 개개의 칩으로 분리한다.The first insulating film is coated on the wafer surface having a plurality of semiconductor chips with pads facing upwards. The first insulating film is etched to form a protrusion, which is a part mounted on the substrate, and the first insulating film part on the pad is etched to expose the pad. A metal pattern for electrically connecting the protrusion and the pad is deposited on the surface of the first insulating film. The second insulating film is coated on the entire structure so that only the metal pattern portions deposited on the protrusions mounted on the substrate are exposed. The wafer is cut and separated into individual chips.
상기된 본 발명의 구성에 의하면, 제 1 절연막에 제 2 절연막에서 노출되는돌출부가 형성되고, 금속 패턴이 돌출부상에 증착되어 솔더 볼에 의하지 않고 직접 기판에 실장되므로써, 솔더 볼 사용으로 인한 각종 문제점이 해소된다.According to the above-described configuration of the present invention, the projecting portion exposed from the second insulating film is formed in the first insulating film, and the metal pattern is deposited on the projecting part and mounted directly on the substrate instead of the solder ball. This is solved.
이하, 본 발명의 바람직한 실시예를 첨부도면에 의거하여 설명한다.Best Mode for Carrying Out the Invention Preferred embodiments of the present invention will now be described based on the accompanying drawings.
도 2는 본 발명에 따른 칩 사이즈 패키지를 나타낸 단면도이고, 도 3 내지 도 7은 본 발명에 따른 칩 사이즈 패키지를 제조 공정 순서대로 나타낸 단면도이다.2 is a cross-sectional view illustrating a chip size package according to the present invention, and FIGS. 3 to 7 are cross-sectional views illustrating the chip size package according to the present invention in order of manufacturing process.
먼저, 본 발명에 따른 칩 사이즈 패키지의 구조를 설명하면 다음과 같다. 도 2에 도시된 바와 같이, 웨이퍼에는 복수개의 반도체 칩(10)이 구성되는데, 반도체 칩(10)의 패드(11)는 상부를 향하게 배치된다.First, the structure of the chip size package according to the present invention will be described. As shown in FIG. 2, a plurality of semiconductor chips 10 are formed on a wafer, and the pads 11 of the semiconductor chips 10 are disposed upward.
돌출부(22)와 개구부(21)를 갖는 제 1 절연막(20)이 반도체 칩(10)의 표면에 코팅된다. 특히, 개구부(21)는 패드(11) 상부에 배치되어, 패드(11)는 개구부(21)를 통해 외부로 노출된다. 한편, 개구부(21)는 이후에 상술할 제조 공정에서 언급되겠지만, 제 1 절연막(20)을 부분식각하여 형성되는 일종의 비아홀이다. 또한, 기판에 실장되는 부분인 돌출부(22)는 본 실시예에서는 그의 종단면 형상이 사다리꼴로서, 이를 입체적으로 표현하면 상부면이 원형인 원뿔대 형상이 된다. 돌출부(22)는 본 실시예와 같이 원뿔대 형상으로 한정되는 것은 아니다. 다른 예로서, 상부면이 직사각형인 사각뿔대나 상하면 모두가 동일 직경의 원형인 원통형으로 형성할 수도 있는데, 다만 편평한 기판의 볼 랜드에 돌출부(22)의 상부면이 접촉되어야 하므로, 접촉력 강화를 위한 접촉면 확장을 위해 돌출부(22)의 상부면은 기판의 볼 랜드와 마찬가지로 편평한 평탄화면이 되는 것이 바람직하다.The first insulating film 20 having the protrusion 22 and the opening 21 is coated on the surface of the semiconductor chip 10. In particular, the opening 21 is disposed above the pad 11, and the pad 11 is exposed to the outside through the opening 21. On the other hand, the opening 21 is a kind of via hole formed by partially etching the first insulating film 20, as will be described later in the manufacturing process. In addition, in the present embodiment, the protruding portion 22, which is a part mounted on the substrate, has a trapezoidal longitudinal cross-sectional shape, and when expressed three-dimensionally, it has a circular truncated conical shape. The protrusion 22 is not limited to a truncated cone like the present embodiment. As another example, a rectangular pyramid with a rectangular upper surface or a cylindrical shape with both upper and lower surfaces having the same diameter may be formed. However, since the upper surface of the protrusion 22 should contact the ball land of the flat substrate, the contact surface for enhancing the contact force may be used. For expansion, the upper surface of the protrusion 22 is preferably a flat flat screen like the ball land of the substrate.
노출된 패드(11)와 돌출부(22) 사이를 전기적으로 연결하는 금속 패턴(30)이 제 1 절연막(20) 표면에 증착된다. 즉, 금속 패턴(30)의 일단(31)은 패드(11)에 연결되고, 중간은 제 1 절연막(20) 부분상에 위치하게 되며, 타단(32)은 돌출부(22)상에 위치하게 된다. 여기서, 돌출부(22)상에 위치한 금속 패턴(30)의 타단(32)이 기판의 볼 랜드에 실장되는 금속 패턴 랜드가 된다.A metal pattern 30 electrically connecting between the exposed pad 11 and the protrusion 22 is deposited on the surface of the first insulating film 20. That is, one end 31 of the metal pattern 30 is connected to the pad 11, the middle end thereof is positioned on the portion of the first insulating layer 20, and the other end 32 is positioned on the protrusion 22. . Here, the other end 32 of the metal pattern 30 located on the protrusion 22 becomes a metal pattern land mounted on the ball land of the substrate.
각 돌출부(22) 사이 부분에 제 2 절연막(40)이 코팅되어서, 돌출부(22)상에 증착된 금속 패턴(30), 즉 금속 패턴 랜드(32)만을 제외한 나머지 전체 부분이 외부와 절연된다. 제 2 절연막(40)에서 노출된 금속 패턴 랜드(32)가 솔더 볼 없이 기판의 볼 랜드에 직접 실장된다.The second insulating film 40 is coated between the protrusions 22, so that all of the remaining portions except the metal pattern 30 deposited on the protrusions 22, that is, the metal pattern lands 32, are insulated from the outside. The metal pattern land 32 exposed from the second insulating film 40 is directly mounted on the ball land of the substrate without solder balls.
상기와 같은 구조를 갖는 칩 사이즈 패키지를 제조하는 방법을 도 3 내지 도 7을 참고로 하여 상세히 설명한다.A method of manufacturing a chip size package having the above structure will be described in detail with reference to FIGS. 3 to 7.
먼저, 도 3에 도시된 바와 같이, 복수개의 반도체 칩(10)이 구성되고 그의 패드(11)가 상부를 향하게 배치된 웨이퍼 전체 표면에 제 1 절연막(20)을 코팅한다. 제 1 절연막(20)의 재질로는 에폭시 계열이나 폴리이미드 계열의 수지를 사용한다.First, as shown in FIG. 3, the first insulating film 20 is coated on the entire surface of the wafer in which a plurality of semiconductor chips 10 are formed and the pads 11 are disposed upward. Epoxy-based or polyimide-based resin is used as the material of the first insulating film 20.
이어서, 제 1 절연막(20)을 소정 두께 정도만 부분식각하여, 도 4와 같이 패드(11) 상부가 아닌 위치에 돌출부(22)를 형성한다. 돌출부(22)는 상기된 방법 이외에도 다른 방법으로 형성할 수도 있다. 한 예로, 웨이퍼 표면에 일정 두께로 절연막을 형성하고, 이 절연막을 먼저 경화시킨다. 그런 다음, 경화된 절연막상에 재차 절연막을 형성하고, 상부의 절연막을 하부 절연막이 노출되도록 부분 식각하여돌출부를 형성할 수도 있다.Subsequently, the first insulating film 20 is partially etched only to a predetermined thickness to form the protrusion 22 at a position other than the upper portion of the pad 11 as shown in FIG. 4. The protrusion 22 may be formed by other methods besides the above-described method. As an example, an insulating film is formed on the wafer surface with a predetermined thickness, and the insulating film is first cured. Then, the insulating film may be formed on the cured insulating film again, and the upper insulating film may be partially etched to expose the lower insulating film to form the protruding portion.
상기된 방법들중 어느 방법을 사용하던간에, 돌출부(22)는 원뿔대나 사각뿔대 또는 원통형으로 형성한다. 따라서, 돌출부(22)의 상부면은 원형이나 직사각형인 평탄면이 되는데, 평탄화를 위해 돌출부(22)를 화학기계적 연마법으로 연마할 수도 있다. 그런 다음, 패드(11) 상부에 있는 제 1 절연막(20) 부분 전체를 식각하여 완전제거하므로써, 도 5와 같이 비아홀(21)을 형성하고, 이 비아홀(21)을 통해 패드(11)를 외부로 노출시킨다.Regardless of which of the above methods is used, the protrusion 22 is formed in a truncated cone, square truncated pyramid or cylindrical. Therefore, the upper surface of the protrusion 22 is a flat or circular flat surface, it is also possible to polish the protrusion 22 by chemical mechanical polishing method for flattening. Thereafter, the entire portion of the first insulating film 20 on the pad 11 is etched and completely removed to form a via hole 21 as shown in FIG. 5, and the pad 11 is externally opened through the via hole 21. Expose
이어서, 도 6과 같이 노출된 패드(11)와 돌출부(22)를 전기적으로 연결하는 금속 패턴(30)을 제 1 절연막(20)상에 증착한다. 즉, 일단(31)이 패드(11) 전체 표면을 덮고, 타단(32)은 돌출부(22) 전면을 덮도록 금속 패턴(30)을 증착한다. 따라서, 금속 패턴(30)의 타단, 즉 기판에 직접 실장되는 금속 패턴 랜드(32)의 표면은 돌출부(22)와 같이 평탄면이 된다. 금속 패턴(30)의 재질로는 금, 은, 니켈, 인듐, 주석 중 하나가 사용될 수 있다.Subsequently, as illustrated in FIG. 6, a metal pattern 30 that electrically connects the exposed pad 11 and the protrusion 22 is deposited on the first insulating layer 20. That is, one end 31 covers the entire surface of the pad 11, and the other end 32 deposits the metal pattern 30 to cover the entire surface of the protrusion 22. Accordingly, the other end of the metal pattern 30, that is, the surface of the metal pattern land 32 mounted directly on the substrate becomes a flat surface like the protrusion 22. As a material of the metal pattern 30, one of gold, silver, nickel, indium, and tin may be used.
또한, 패드(11)와 금속 패턴(30)의 일단(31)과의 전기적 접속력 강화를 위해서, 패드(11) 표면에 구리/니켈/금, 구리/니켈/금/크롬, 구리/니켈/금/코발트, 구리/니켈/금/주석, 구리/니켈/크롬/금/주석, 또는 구리/니켈/코발트/금/주석 중의 하나의 합금층을 도금하는 것이 바람직하다.In addition, in order to strengthen the electrical connection between the pad 11 and one end 31 of the metal pattern 30, the surface of the pad 11 is copper / nickel / gold, copper / nickel / gold / chrome, copper / nickel / It is preferable to plate an alloy layer of one of gold / cobalt, copper / nickel / gold / tin, copper / nickel / chrome / gold / tin, or copper / nickel / cobalt / gold / tin.
그런 다음, 도 7과 같이 전체 구조 상부에 돌출부(22)보다 높은 두께로 제 2 절연막(40)을 코팅한다. 제 2 절연막(40)의 재질도 제 1 절연막(20)과 마찬가지로 에폭시 계열이나 폴리이미드 계열의 수지이다. 이어서, 돌출부(22)의 절반 정도가노출되도록 제 2 절연막(40)을 소정 두께만큼 식각하면, 금속 패턴 랜드(32)가 제 2 절연막(40)에서 노출된 도 2와 같은 본 발명에 따른 칩 사이즈 패키지가 완성된다. 즉, 노출된 금속 패턴 랜드(32)를 기판의 볼 랜드에 직접 실장하면 된다. 특히, 금속 패턴 랜드(32)는 제 1 절연막(20)의 돌출부(22)상에 증착된 상태이므로, 기판과의 접속 신뢰성이 솔더 볼을 사용하던 종래보다 대폭 강화된다.Then, as shown in FIG. 7, the second insulating film 40 is coated to a thickness higher than the protrusion 22 on the entire structure. Like the first insulating film 20, the material of the second insulating film 40 is an epoxy-based or polyimide-based resin. Subsequently, when the second insulating film 40 is etched by a predetermined thickness so that about half of the protrusion 22 is exposed, the chip according to the present invention as shown in FIG. 2 in which the metal pattern land 32 is exposed from the second insulating film 40. The size package is complete. That is, the exposed metal pattern land 32 may be directly mounted on the ball land of the substrate. In particular, since the metal pattern land 32 is deposited on the protruding portion 22 of the first insulating film 20, the connection reliability with the substrate is significantly enhanced compared with the conventional one using solder balls.
여기서, 제 2 절연막(40)에서 노출되는 돌출부(22)의 높이는 실장 신뢰성을 감안하여 150 내지 700 ㎛ 정도인 것이 바람직하다. 또한, 기판의 볼 랜드와의 접속 신뢰성 향상을 위해, 금속 패턴 랜드(32) 표면에 주석, 납, 팔라듐, 니켈, 금 중의 하나 또는 2종 이상의 합금으로 이루어진 금속층이나 구리/니켈/금, 구리/니켈/금/크롬, 구리/니켈/금/코발트, 구리/니켈/금/주석, 구리/니켈/크롬/금/주석, 또는 구리/니켈/코발트/금/주석 중 하나의 합금층을 도금하는 것이 바람직하다.Here, the height of the protrusion 22 exposed from the second insulating film 40 is preferably about 150 to 700 μm in consideration of mounting reliability. In addition, in order to improve the connection reliability with the ball land of the substrate, a metal layer made of one of tin, lead, palladium, nickel, gold, or two or more alloys, copper / nickel / gold, copper / Nickel / gold / chromium, copper / nickel / gold / cobalt, copper / nickel / gold / tin, copper / nickel / chrome / gold / tin, or copper / nickel / cobalt / gold / tin alloy layers It is preferable.
마지막으로, 웨이퍼를 절단하여 개개의 반도체 칩으로 분리하여, 개별 패키지를 완성한다.Finally, the wafer is cut and separated into individual semiconductor chips to complete the individual packages.
이상에서 설명한 바와 같이 본 발명에 의하면, 절연막에서 금속 패턴이 노출되도록 하고, 이 노출된 금속 패턴 랜드를 볼 랜드 없이 기판의 볼 랜드에 직접 실장하게 되므로써, 볼 랜드 사용으로 인한 각종 문제점이 근원적으로 해결된다. 즉, 볼 랜드의 각 계면에서 발생하는 크랙 현상이 방지되고, 웨이퍼 상태에서 각종 테스트를 실시하는 것이 가능해진다.As described above, according to the present invention, since the metal pattern is exposed in the insulating film, and the exposed metal pattern land is directly mounted on the ball land of the substrate without the ball land, various problems caused by the use of the ball land are fundamentally solved. do. That is, the crack phenomenon which arises in each interface of a ball land is prevented, and it becomes possible to perform various tests in a wafer state.
특히, 절연막에 증착된 금속 패턴이 직접 기판에 실장되므로, 솔더 볼을 사용할 때보다 접착력이 대폭 강화되고, 아울러 금속 패턴의 높이를 일정하게 유지시킬 수가 있게 되므로, 실장 신뢰성도 대폭 향상된다.In particular, since the metal pattern deposited on the insulating film is directly mounted on the substrate, the adhesive force is greatly enhanced than when the solder ball is used, and the height of the metal pattern can be kept constant, thereby greatly improving the mounting reliability.
이와 같이, 본 발명은 돌출부를 갖는 절연막을 이용해서 간단한 구조로 솔더 볼 사용을 배제할 수 있는 획기적으로 진보된 발명인 것이다.As described above, the present invention is a remarkably advanced invention that can eliminate the use of solder balls with a simple structure by using an insulating film having a protrusion.
이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 또한 설명하였으나, 본 발명은 상기한 실시예에 한정되지 않고, 이하 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진자라면 누구든지 다양한 변경 실시가 가능할 것이다.Although the preferred embodiments of the present invention have been illustrated and described above, the present invention is not limited to the above-described embodiments, and the present invention is not limited to the above-described claims, and the present invention is not limited to the scope of the present invention. Anyone with knowledge will be able to make various changes.
Claims (13)
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