KR100318470B1 - 반도체소자제조방법 - Google Patents
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Abstract
본 발명은 금속층간절연막으로서 HDP CVD 실리콘산화막을 적용할 때 금속층간절연막의 과도한 습식식각을 방지하여 비아홀 형성의 페일 및 보이드 발생을 방지하는 반도체 소자 제조방법을 제공하고자 하는 것으로, 이를 위한 본 발명은, 반도체소자 제조방법에 있어서, 하부금속배선이 완료된 가판을 준비하는 단계; 상기 기판 전체구조 상부에 고밀도 플라즈마 화학기상증착에 의해 실리콘산화막을 형성하는 단게; 상기 실리콘산화막 상에 상기 실리콘산화막 보다 습식식각률이 적은 박막(예컨대 고밀도 플라즈마 화학기상증착에 의한 실리콘리치산화막)으로 공정속도 향상을 위한 캡핑레이어를 형성하는 단계; 및 상기 실리콘리치산화막 상에 비아홀 형성을 위한 마스크를 형성하고 상기 실리콘리치산화막을 습식식각하는 단계를 포함하여 이루어진다.
Description
본 발명은 고집적도를 요하는 반도체소자를 제조하는 방법에 관한 것으로, 특히 고밀도플라즈마 화학기상증착(이하 HDP CVD : High Density Plasma Chemical Vapor Deposition)으로 형성된 산화막을 금속층간절연막으로 적용하는 반도체소자 제조방법에 관한 것이다.
반도체메모리소자가 점차 더 고집적화 되어감에 따라 금속배선을 다층화되어 가고 있으며, 또한 하부금속배선과 상부금속배선 간에 형성되는 금속층간절연막은 서로 인접한 하부금속배선 간의 공간을 충분히 매립하면서 평탄화가 가능하여야 한다.
따라서, 그 특성상 캡-필링(gap filling)이 아주 우수하고 평탄화가 가능한 HDP CVD에 의한 실리콘산화막을 금??목층간절연막으로 적용하고 있으며, 또한 공정속도 개선을 위하여 캡핑레이어(capping layer)로서 플라즈마 화학기상증착(이하 PECVD : Plasma Enhanced Chemical Vapor Deposition)에 의해 실리콘산화막을 적용하고 있다.
그런데, PECVD에 의한 실리콘산화막은 습식식각율이 크기 때문에 여러 가지 문제점을 일으키게 된다. 도1에는 하부금속배선(12a, 12b, 12c)이 완료된 기판(11)상에 HDP CVD에 의한 실리콘산화막(13)과 PECVD에 의한 실리콘산화막(14) 적층하여 금속층간절연막(13, 14)을 형성하고, 상기 하부금속배선(12a, 12b, 12c)을 각각 노출시키기 위한 다수의 비아홀을 형성하기 위하여 포토레지스트패턴(15)을 형성한 상태가 도시되어 있다. 도1에서, 금속층 12a와 금속층 12b 간의 간격은 매우 좁기 때문에 금속층 12a 및 12b를 각각 노출시키기 위한 비아홀 간의 간격 역시 매우 좁은 상태이다. 이러한 상태에서 비아홀 형성을 위하여 습식식각 및 건식식각을 차례로 실시하게 되는데, PECVD에 의한 실리콘산화막(14)은 그 습식식각율이 매우 크기 때문에 도1에 도시된 바와 같이 습식식각 완료시(도면의 점선) 포토레지스트패턴 15가 들뜨게 된다. 이에 의해 포토레지스트 패턴 15a가 무너짐으로써 심할 경우 공정 페일(fail)이 발생하게 된다. 또한, 도2에 도시된 바와 같이, 설령 하부금속배선의 금속층(12)간 간격이 충분히 넓어 페일없이 비아홀이 형성되었다 하더라도, 습식식각된 부분이 너무 넓어 이후의 상부금속배선(16)으로 알루미늄막을 증착하고 플로우(flow)시킬 때, 이 알루미늄이 플로우되지 않아 홀 내부에보이드(void)(17)가 발생하는 문제점도 발생하게 된다.
본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로써, 금속층간절연막으로서 HDP CVD 실리콘산화막을 적용할 때 금속층간절연막의 과도한 습식식각을 방지하여 비아홀 형성의 페일 및 보이드 발생을 방지하는 반도체소자 제조방법을 제공함을 그 목적으로 한다.
도1 및 도2는 종래기술의 문제점을 나타내는 단면도.
도3은 사일렌가스(SiH4)를 베이스(base)로 한 실리콘산화막 종류별 습식식각률을 나타내는 도표.
도4 및 도5는 본 발명의 작용효과를 설명하기 위한 단면도.
* 도면의 주요부분에 대한 부호의 설명
11 : 기판
12, 12a, 12b, 12c : 금속층
13 : HDP CVD에 의한 실리콘산화막
24 : HDP CVD에 의한 실리콘리치산화막
15, 15a : 포토레지스트 패턴
16 : 상부금속층
17 : 보이드
상기 목적을 달성하기 위한 본 발명은, 반도체소자 제조방법에 있어서, 하부금속배선이 완료된 기판을 준비하는 단계; 상기 기판 전체구조 상부에 고밀도 플라즈마 화학기상증착에 의해 실리콘산화막을 형성하는 단게; 상기 실리콘산화막 상에 상기 실리콘산화막 보다 습식식각률이 적은 박막으로 공정속도 향상을 위한 캡핑레이어를 형성하는 단계; 및 상기 실리콘리치산화막 상에 비아홀 형성을 위한 마스크를 형성하고상기 실리콘리치산화막을 습식식각하는 단계를 포함하여 이루어진다.
바림직하게, 상기 캡핑레이어는 고밀도 플라즈마 화학기상증착에 의한 실리콘리치산화막을 적용한다.
이하, 본 발명의 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 잇을 정도로 상세힌 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다. 종래기술과 동일한 구성요소(박막)에 대해서는 동일한 도면부호를 인용하였다.
도3은 사일렌가스(SiH4)를 베이스(base)로 한 실리콘산화막 종류별 습식식각률을 나타내는 도표로서, 습식식각제는 BOE(buffered oxide etchant)용액이다. 도3에 나타난 바와 같이, HDP CVD에 의해 증착된 실리콘리치산화막(silicon rich oxide)은 그 습식식각률이 매우 적음을 알 수 있다.
따라서, 본 발명의 일실시예는 금속층간절연막으로서, HDP CVD에 의한 실리콘산화막을 하부에 그리고 캡핑레이어로서 HDP CVD에 의한 실리콘리치산화막을 상부에 형성하는 것이다.
도4에는 하부금속배선(12a, 12b, 12c)이 완료된 기판(11)상에 HDP CVD에 의한 실리콘산화막(13)과 캡핑레이어로서 HDP CVD에 의한 실리콘리치산화막(24)을 적층하여 금속층간절연막(13, 24)을 형성하고, 상기 하부금속배선(12a, 12b, 12c)을 각각 노출시키기 위한 다수의 비아홀을 형성하기 위하여 포토레지스트패턴(15)을 형성한 상태가 도시되어 있다. 도1에서, 금속층 12a 및 12b를 각각 노출시키기 위한 비아홀 간의 간격이 좁은 상태이지만, 종래와는 달리 캡핑레이어인 HDP CVD에 의한 실리콘리치산화막(24)이 습식식각률이 적기 때문에 습식식각후에도 심한 언더컷(under cut)이 발생하지 않는다. 따라서, 포토레지스트 패턴 15a가 무너지는 문제점을 발생치 않는다.
도5와 같이, 비아홀 형성후 상부금속배선(16)으로 알루미늄막 증착하고 플로우(flow)시킬 때, 습식식각된 폭이 좁기 때문에 알루미늄이 충분히 플로우되어 비아홀 내부에 보이드(void)없이 알루미늄을 매립할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명은 금속층간절연막으로 HDP CVD 실리콘산화막을 적용할 경우 캡핑레이어로 습식식각률(wet etch rate)이 작은 박막을 사용함으로써, 비아홀이 밀집되어 있는 곳에서의 습식식각이 과도한 언더컷(under-cut)을 방지하여 포토레지스트패턴의 무너짐을 방지하고, 또한 상부 금속의매립을 용이하게 할 수 있다는 효과가 있다.
Claims (1)
- 반도체소자 제조방법에 있어서,하부금속배선이 완료된 기판을 준비하는 단계;상기 기판 전체구조 상부에 고밀도 플라즈마 화학기상증착에 의해 실리콘산화막을 형성하는 단계;상기 실리콘산화막 상에 캡핑레이어로서 고밀도 플라즈마 화학기상증착에 의해 실리콘리치산화막을 형성하는 단계;상기 실리콘리치산화막 상에 비아홀 형성을 위한 마스크를 형성하고 상기 실리콘리치산화막을 습식식각하는 단계를 포함하여 이루어진 반도체소자 제조 방법.
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