KR100318369B1 - 전극형성방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 23
- 230000015572 biosynthetic process Effects 0.000 title 1
- 229910052751 metal Inorganic materials 0.000 claims abstract description 70
- 239000002184 metal Substances 0.000 claims abstract description 70
- 125000000896 monocarboxylic acid group Chemical group 0.000 claims abstract description 33
- 238000005530 etching Methods 0.000 claims abstract description 31
- 239000011259 mixed solution Substances 0.000 claims abstract description 30
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 21
- 239000000758 substrate Substances 0.000 claims abstract description 16
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 18
- 239000008367 deionised water Substances 0.000 claims description 17
- 229910021641 deionized water Inorganic materials 0.000 claims description 17
- 239000000243 solution Substances 0.000 claims description 14
- 229910052782 aluminium Inorganic materials 0.000 claims description 9
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 9
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 7
- 229910052750 molybdenum Inorganic materials 0.000 claims description 7
- 239000011733 molybdenum Substances 0.000 claims description 7
- 241001239379 Calophysus macropterus Species 0.000 claims description 4
- 229910001182 Mo alloy Inorganic materials 0.000 claims description 4
- 229910016024 MoTa Inorganic materials 0.000 claims description 4
- 238000007865 diluting Methods 0.000 claims description 3
- 239000010408 film Substances 0.000 description 44
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 239000012895 dilution Substances 0.000 description 3
- 238000010790 dilution Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000002844 melting Methods 0.000 description 3
- 230000008018 melting Effects 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 238000012421 spiking Methods 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- -1 or the like Substances 0.000 description 2
- 229920003023 plastic Polymers 0.000 description 2
- 239000010453 quartz Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
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-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1343—Electrodes
-
- C—CHEMISTRY; METALLURGY
- C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
- C23F—NON-MECHANICAL REMOVAL OF METALLIC MATERIAL FROM SURFACE; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL; MULTI-STEP PROCESSES FOR SURFACE TREATMENT OF METALLIC MATERIAL INVOLVING AT LEAST ONE PROCESS PROVIDED FOR IN CLASS C23 AND AT LEAST ONE PROCESS COVERED BY SUBCLASS C21D OR C22F OR CLASS C25
- C23F1/00—Etching metallic material by chemical means
- C23F1/02—Local etching
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
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- Metallurgy (AREA)
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- Chemical Kinetics & Catalysis (AREA)
- Ceramic Engineering (AREA)
- Materials Engineering (AREA)
- Mechanical Engineering (AREA)
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- Nonlinear Science (AREA)
- Crystallography & Structural Chemistry (AREA)
- Mathematical Physics (AREA)
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Abstract
본 발명은 전극 형성법에 관한 것으로서 기판 상에 제 1 및 제 2 금속막을 형성하는 공정과, 상기 금속막 상의 소정 부분에 포토레지스트 패턴을 형성하는 공정과, 상기 포토레지스트 패턴을 마스크로 사용하여 상기 제 1 금속막을 제 2 금속막이 노출되도록 고농도의 H3PO4O＋HNO3＋CH3COOH＋H2O의 혼합 용액으로 식각하는 공정과, 상기 포토레지스트 패턴을 마스크로 사용하여 상기 제 2 금속막의 노출된 부분을 저농도의 H3PO4O＋HNO3＋CH3COOH＋H2O으로 식각하는 공정과, 상기 포토레지스트를 제거하는 공정을 구비한다. 따라서, 제 2 금속막이 제 1 금속막을 덮도록 형성하여 힐락 및 접합스파이킹을 방지하면서 언더 컷의 발생을 억제할 수 있다.
Description
본 발명은 박막트랜지스터(Thin Film Transistor : 이하, TFT라 칭함) 제조 공정시 전극 형성방법에 관한 것으로서, 특히, 제 1 및 제 2 금속막을 갖는 2층 구조의 전극을 식각 용액의 희석 농도를 변화시켜 2단계 식각하는 형성하는 전극 형성방법에 관한 것이다.
액정표시장치(Liqude Crystal Display : LCD)는 TFT로 이루어진 구동소자인 스위칭 소자와 빛을 투과하거나 반사하는 화소(pixel) 전극을 기본단위로 하는 화소가 매트릭스 구조로 배열된 구조를 가진다.
박막트랜지스터는 액정표시장치가 대면적화될수록 게이트신호 및 데이타신호등의 신호가 지연되어 화면이 왜곡되는 등의 문제점이 발생된다. 그러므로, 게이트신호 및 데이터신호의 지연을 방지하기 위해 게이트전극과 소오스 및 드레인전극을 알루미늄(Al) 등의 저저항 금속을 사용하여 형성하여 저항을 감소시켜야 한다.
그러나, 게이트전극과 소오스 및 드레인전극을 알류미늄(Al)으로 형성하면 힐락(hilock) 및 접합스파이킹(junction spiking)을 방지하기 위해 알루미늄 상에 몰리브덴(Mo), 또는, MoW, MoTa, MoNb 등의 몰리브덴 합금 등의 고융점 금속을 갖는 2층 구조로 형성한다.
도 1a 내지 도 1c는 종래 기술에 따른 박막트랜지스터의 전극 형성방법을 도시하는 공정도이다.
도 1a를 참조하면, 기판(11) 상에 제 1 및 제 2 금속막(13)(15)을 형성한다. 상기에서 제 1 금속막(13)은 알루미늄(Al) 등의 저저항 금속으로, 제 2 금속막(15)은 몰리브덴(Mo), 또는, MoW, MoTa, MoNb 등의 몰리브덴 합금 등의 고융점 금속을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법 또는 스퍼터링(sputtering) 방법으로 증착하여 연속적으로 증착하므로써 형성된다.
상기에서 기판(11)은 유리, 석영 또는 투명한 플라스틱 등으로 이루어진 절연기판이나, 또는, 이러한 절연기판 상에 형성된 산화실리콘 또는 질화실리콘 등의 절연물질로 이루어진다.
그리고, 제 2 금속막(15) 상에 포토레지스트를 도포한 후 노광 및 현상 방법으로 소정 부분에만 잔류하도록 패터닝 포토레지스트 패턴(17)을 형성한다.
도 1b를 참조하면, 포토레지스트 패턴(17)을 식각 마스크로 사용하여 제 1및 제 2 금속막(13)(15)을 기판(11)이 노출되도록 식각하여 전극(19)을 형성한다. 상기에서 전극(19)은 제 1 및 제 2 금속막(13)(15)을 H3PO4O＋HNO3＋CH3COOH＋H2O의 혼합 용액을 식각 용액으로 사용하므로써 형성된다. 이 때, 식각 용액은 H3PO4O＋HNO3＋CH3COOH＋H2O의 혼합 용액 만을 사용하거나, 또는 H3PO4O＋HNO3＋CH3COOH＋H2O의 혼합 용액과 탈이온수(deionized water)를 1 : 2 이하의 비율로 희석시켜 사용한다.
도 1c를 참조하면, 전극(19) 상의 포토레지스트 패턴(17)을 애싱(ashing)하여 제거한다. 이에 기판(11) 상에 전극(19)만 잔류하게 되는 데, 전극(19)은 게이트전극, 또는, 소오스 및 드레인전극으로 사용될 수 있다.
상술한 바와 같이 종래 기술은 식각용액인 H3PO4O＋HNO3＋CH3COOH＋H2O의 혼합 용액 만을 사용하거나, 또는, H3PO4O＋HNO3＋CH3COOH＋H2O의 혼합 용액과 탈이온수를 1 : 2 이하의 비율로 희석시켜 제 1 및 제 2 금속막을 식각하여 전극을 형성하였다.
그러나, 상술한 종래 기술에 따른 전극 형성방법은 식각용액인 H3PO4O＋HNO3＋CH3COOH＋H2O의 혼합 용액 만을 사용하거나 탈이온수와 함께 사용할 때 H3PO4O＋HNO3＋CH3COOH＋H2O의 혼합 용액의 비율이 높은 경우 제 2 금속막은 제 1 금속막 보다 식각 속도가 4∼5배 정도 빠르므로 제 1 금속막의 노출면이 넓어지므로 힐락(hilock) 및 접합스파이킹을 방지하기 어려운 문제점이 있었다. 또한, 탈이온수와 함께 사용할 때 H3PO4O＋HNO3＋CH3COOH＋H2O의 혼합 용액의 비율이 높은 경우 제 1 금속막은 제 2 금속막 보다 식각 속도가 빨라 언더 컷(undercut)이 발생되는 문제점이 있었다.
따라서, 본 발명의 목적은 제 1 금속막에 의한 힐락(hilock) 및 접합스파이킹(junction spiking)을 방지하면서 언더 컷(undercut)의 발생을 억제할 수 있는 전극 형성방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 전극 형성방법은 기판 상에 제 1 및 제 2 금속막을 형성하는 공정과, 상기 금속막 상의 소정 부분에 포토레지스트 패턴을 형성하는 공정과, 상기 포토레지스트 패턴을 마스크로 사용하여 상기 제 1 금속막을 제 2 금속막이 노출되도록 고농도의 H3PO4O＋HNO3＋CH3COOH＋H2O의 혼합 용액으로 식각하는 공정과, 상기 포토레지스트 패턴을 마스크로 사용하여 상기 제 2 금속막의 노출된 부분을 저농도의 H3PO4O＋HNO3＋CH3COOH＋H2O으로 식각하는 공정과, 상기 포토레지스트를 제거하는 공정을 구비한다.
도 1a 내지 도 1c는 종래 기술에 따른 전극 형성방법을 도시하는 제조 공정도
도 2a 내지 도 2d는 본 발명에 따른 전극 형성방법을 도시하는 제조 공정도
도 3은 식각 용액의 희석 농도에 따른 몰리브덴(Mo)과 알루미늄(Al)의 식각 속도를 비교한 그래프
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2d는 본 발명에 따른 전극 형성방법을 도시하는 공정도이다.
도 2a를 참조하면, 기판(21) 상에 제 1 및 제 2 금속막(23)(25)을 형성한다. 상기에서 제 1 금속막(23)은 알루미늄(Al) 등의 저저항 금속으로, 제 2 금속막(25)은 몰리브덴(Mo), 또는, MoW, MoTa, MoNb 등의 몰리브덴 합금 등의 고융점 금속을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법 또는 스퍼터링(sputtering) 방법으로 증착하여 연속적으로 증착하므로써 형성된다.
상기에서 기판(21)은 유리, 석영 또는 투명한 플라스틱 등으로 이루어진 절연기판이나, 또는, 이러한 절연기판 상에 형성된 산화실리콘 또는 질화실리콘 등의 절연물질로 이루어진다.
그리고, 제 2 금속막(25) 상에 포토레지스트를 도포한 후 노광 및 현상 방법으로 소정 부분에만 잔류하도록 패터닝 포토레지스트 패턴(27)을 형성한다.
도 2b를 참조하면, 포토레지스트 패턴(27)을 식각 마스크로 사용하여 제 1 금속막(23)을 H3PO4O＋HNO3＋CH3COOH＋H2O의 혼합 용액을 식각 용액으로 사용하여 제 1 금속막(23)이 노출되도록 식각한다. 상기에서 식각 용액인 H3PO4O＋HNO3＋CH3COOH＋H2O의 혼합 용액 만을 사용하거나, 또는 H3PO4O＋HNO3＋CH3COOH＋H2O의 혼합 용액과 탈이온수를 1 : 2 이하의 비율로 희석시켜 사용한다. 이 때, H3PO4O＋HNO3＋CH3COOH＋H2O의 혼합 용액이 고농도로 희석되므로 제 2 금속막(25)은 제 1 금속막(23) 보다 식각 속도가 4∼5배 정도 빠르게 되어 선택적으로 식각될 수 있다.
도 2c를 참조하면, 포토레지스트 패턴(27)을 식각 마스크로 사용하여 제 2 금속막(25)을 H3PO4O＋HNO3＋CH3COOH＋H2O의 혼합 용액과 탈이온수를 1 : 3 이상의 비율로 기판(21)이 노출되도록 식각한다. 상기에서 식각 용액인H3PO4O＋HNO3＋CH3COOH＋H2O의 혼합 용액이 저농도로 희석되므로 제 2 금속막(25)은 식각되지 않고 제 1 금속막(23)만 식각된다. 그러므로, 제 1 금속막(23)은 제 2 금속막(25)과 거의 같은 폭을 갖거나, 또는, 제 2 금속막(25)에 대해 작은 폭으로 언더컷된다. 따라서, 제 2 금속막(25)에 의해 제 1 금속막(23)으로 인한 힐락(hilock) 및 접합스파이킹(junction spiking)을 방지하면서 언더 컷(undercut)의 발생을 억제할 수 있다. 상기에서 잔류하는 제 1 및 제 2 금속막(23)(25)은 전극(29)이 된다.
도 2d를 참조하면, 전극(29) 상의 포토레지스트 패턴(27)을 애싱(ashing)하여 제거한다. 이에 기판(21) 상에 전극(29)만 잔류하게 되는 데, 전극(29)은 게이트전극, 또는, 소오스 및 드레인전극으로 사용될 수 있다.
도 3은 식각 용액의 희석 농도에 따른 제 2 금속막(25)을 이루는 몰리브덴(Mo)과 제 1 금속막(23)을 이루는 알루미늄(Al)의 식각 속도를 비교한 그래프이다.
상기 그래프에서 X축은 식각 용액인 H3PO4O＋HNO3＋CH3COOH＋H2O의 혼합 용액과 탈이온수의 조성비를 나타내고, Y축은 식각 속도를 나타내며, 또한, 곡선 A는 몰리브텐의 식각 속도를 나타내며 곡선 B는 알루미늄의 식각 속도를 나타낸다.
상기에서 H3PO4O＋HNO3＋CH3COOH＋H2O의 혼합 용액만을 사용하는 경우 식각 속도는 제 1 금속막(23)은 대략 45Å/sec 정도이고, 제 2 금속막(25)은 대략 200Å/sec 정도로 대략 4∼5배 정도 빠르다. 또한, H3PO4O＋HNO3＋CH3COOH＋H2O의 혼합 용액 만을 사용하거나 탈이온수와 1 : 1.5 정도 까지의 비율을 이루는 경우 제 2 금속막(25)이 제 1 금속막(23) 보다 식각 속도가 빠르다. 그러므로, 제 2 금속막(25)을 H3PO4O＋HNO3＋CH3COOH＋H2O의 혼합 용액 만을 사용하거나 탈이온수와 1 : 2 정도 까지의 비율로 혼합하여 식각한다.
또한, H3PO4O＋HNO3＋CH3COOH＋H2O의 혼합 용액과 탈이온수가 1 : 2.5 이상인 경우 제 2 금속막(25)이 식각되지 않고 제 1 금속막(23) 만 늦은 속도로 식각된다. 그러므로, 제 1 금속막(23)을 H3PO4O＋HNO3＋CH3COOH＋H2O의 혼합 용액과 탈이온수를 1 : 2.5 이상의 비율로 혼합하여 식각한다. 이 때, 제 1 금속막(23)은 H3PO4O＋HNO3＋CH3COOH＋H2O의 혼합 용액에 비해 탈이온수의 조성비가 높은 경우 식각 속도가 저하되므로 H3PO4O＋HNO3＋CH3COOH＋H2O의 혼합 용액과 탈이온수는 1 : 2.5 ∼ 1 : 20 정도의 비율로 혼합되는 것이 적당하다.
상술한 바와 같이 종래 기술은 제 1 금속막을 식각용액인 H3PO4O＋HNO3＋CH3COOH＋H2O의 혼합 용액 만을 사용하거나, 또는, H3PO4O＋HNO3＋CH3COOH＋H2O의 혼합 용액과 탈이온수를 1 : 2 이하의 비율로 희석시킨 고농도 용액으로 식각한 후 제 2 금속막을 H3PO4O＋HNO3＋CH3COOH＋H2O의 혼합 용액과 탈이온수를 1 : 3 이상의 비율로 희석시킨 저농도 용액으로 식각하여 전극을 형성한다.
따라서, 본 발명은 제 2 금속막이 제 1 금속막을 덮도록 형성하여 힐락 및 접합스파이킹을 방지하면서 언더 컷의 발생을 억제할 수 있는 잇점이 있다.
Claims (4)
- 기판 상에 제 1 및 제 2 금속막을 형성하는 공정과,상기 금속막 상의 소정 부분에 포토레지스트 패턴을 형성하는 공정과,상기 포토레지스트 패턴을 마스크로 사용하여 상기 제 1 금속막을 제 2 금속막이 노출되도록 H3PO4O＋HNO3＋CH3COOH＋H2O의 혼합 용액과 탈이온수를 1 : 2 이하의 비율로 희석시킨 혼합용액으로 식각하는 공정과,상기 포토레지스트 패턴을 마스크로 사용하여 상기 제 2 금속막의 노출된 부분을 상기 희석된 혼합용액보다 낮은 농도의 H3PO4O＋HNO3＋CH3COOH＋H2O으로 식각하는 공정과, 상기 포토레지스트를 제거하는 공정을 구비하는 전극 형성방법.
- 청구항 1에 있어서, 상기 제 1 금속막을 알루미늄(Al)으로 형성하고 상기 제 2 금속막을 몰리브덴(Mo)또는 MoW, MoTa, MoNb의 몰리브덴 합금으로 형성하는 전극형성방법.
- 청구항 1에 있어서, 상기 제 2 금속막을 H3PO4O＋HNO3＋CH3COOH＋H2O의 혼합 용액을 식각용액만으로 식각하는 전극형성방법.
- 청구항 1에 있어서, 상기 제 2 금속막을 H3PO4O＋HNO3＋CH3COOH＋H2O의 혼합용액과 탈이온수를 1 : 3 이상의 비율로 희석시켜 식각하는 전극 형성방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980055646A KR100318369B1 (ko) | 1998-12-17 | 1998-12-17 | 전극형성방법 |
| US09/465,401 US6398974B1 (en) | 1998-12-17 | 1999-12-17 | Method of forming an electrode for a thin film transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980055646A KR100318369B1 (ko) | 1998-12-17 | 1998-12-17 | 전극형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000040099A KR20000040099A (ko) | 2000-07-05 |
| KR100318369B1 true KR100318369B1 (ko) | 2002-08-28 |
Family
ID=19563328
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980055646A KR100318369B1 (ko) | 1998-12-17 | 1998-12-17 | 전극형성방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6398974B1 (ko) |
| KR (1) | KR100318369B1 (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7301170B2 (en) | 2004-09-08 | 2007-11-27 | Samsung Electronics Co., Ltd. | Thin film transistor array panel and method for manufacturing the same |
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| Publication number | Priority date | Publication date | Assignee | Title |
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Family Cites Families (5)
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|---|---|---|---|---|
| US3833434A (en) * | 1973-02-20 | 1974-09-03 | Hitachi Ltd | Method of forming multi-layer interconnections |
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1998
- 1998-12-17 KR KR1019980055646A patent/KR100318369B1/ko not_active IP Right Cessation
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| US7550768B2 (en) | 2004-09-08 | 2009-06-23 | Samsung Electronics Co., Ltd. | Thin film transistor array panel and method for manufacturing the same |
| US7662715B2 (en) | 2004-09-08 | 2010-02-16 | Samsung Electronics Co., Ltd. | Thin film transistor array panel and method for manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000040099A (ko) | 2000-07-05 |
| US6398974B1 (en) | 2002-06-04 |
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