KR100257812B1 - 액정표시장치 금속막의 에칭방법 - Google Patents

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Abstract

본 발명은 과산화수소수와 암모니아수 희석액을 이용한 액정표시장치 기판의 에칭방법을 제공한다.
그 과산화수소수와 암모니아수를 이용한 에칭방법은, 유리로 형성된 투명기판에 몰리브데늄(Mo) 금속을 도포하는 금속막 형성단계; 상기 금속막을 과산화수소수(H2O2)와 암모니아수(NH4OH) 그리고, 증류수를 혼합한 에천트를 이용하여 식각하는 단계를 포함하는 것을 특징으로 한다. 이때 상기 에천트는 상기 몰리브데늄(Mo) 금속의 식각율을 조절하고, 잔막이나 금속막 가장자리의 패턴불량을 방지하기 위해, 과산화수소수(H2O2)와 암모니아수(NH4OH) 그리고 증류수를 적정비율로 혼합하는 것을 특징으로 한다.
이에 따라, 몰리브데늄(Mo) 금속막의 숄더부가 발생하지 않는다. 따라서 TFT 스위칭소자의 반도체층과 게이트전극 사이에 단락되는 현상을 방지하는 효과가 있다. 또한 상기 에천트에 의한 식각과정을 필요로 하는 각 버스라인(200, 300)과 전극(210, 310, 410)의 형성에 있어서, 양호한 에치패턴 구현이 가능하게 되는 등의 효과가 있다.

Description

액정표시장치 금속막의 에칭방법
제1도는 일반적인 액정표시장치 하판의 구조를 나타내는 개략도.
제2(a)∼제2(g)도는 종래의 액정표시장치 하판의 제조공정을 나타내기 위한 단면도.
제3도는 종래의 액정표시장치 하판의 구조를 나타내는 확대도.
제4(a)도∼제4(e)도는 본 발명의 일실시예에 따른 액정표시장치 하판의 제조공정을 나타내기 위한 단면도.
제5도는 본 발명의 일실시예에 따른 액정표시장치 하판의 구조를 나타내는 확대도.
* 도면의 주요부분에 대한 부호의 설명
20,200 : 데이터버스라인 21,210 : 소스전극
22,220 : 오믹접촉층 23,230 : 반도체층
30,300 : 게이트버스라인 31,310 : 게이트전극
32,320 : 게이트절연막 41,410 : 드레인전극
50,500 : 화소전극 60,600 : 보호막
65 : 콘택홀
[발명의 목적]
[발명이 속하는 기술분야 및 그 분야의 종래기술]
본 발명은 과산화수소수와 암모니아수 희석액을 이용한 액정표시장치 금속막의 에칭방법에 관한 것으로, 특히 몰리브데늄(Molybdenum : Mo)을 금속막층으로 증착하고 에칭하는 박막형 액정표시장치 하판의 제조공정에서, 상기 몰리브덴 금속막층을 에칭하기 위한 에천트 제공에 관한 것이다.
일반적으로, 박막형 액정표시장치는 하판(bottom plate)과 상판 그리고, 상기 두 기판사이에 채워지는 액정 등으로 구성된다. 상기 두 기판의 양쪽면에는 가시광선(자연광)을 선편광 시켜주는 편광판이 각각 부착되어 있다. 즉, 상기 상판의 한쪽면에 편광판이 부착되어 있고, 편광판이 부착되지 않은 반대면에는 칼라필터와 공통전극이 형성되는 구조를 지닌다. 그리고 하판의 한쪽면에는 편광판이 부착되어 있고, 편광판이 부착되지 않은 반대면에는 제1도에 도시한 바와 같이 다수의 게이트버스라인(30)과 데이터버스라인(20)이 서로 직교하는 매트리스 구조를 지니며, 그 다수의 게이트버스라인(30)과 데이터버스라인(20)의 교차하여 이루는 소정의 공간에는 화소전극(50)이 위치한다. 즉, 다수의 게이트버스라인(30)이 액정표시장치 하판에 수평으로 형성되고, 게이트전극(31)은 상기 게이트버스라인(30)에서 분기되어 형성된다. 또한, 다수의 데이터버스라인(20)은 상기 각 게이트버스라인(30)에 수직하게 형성되고, 그 데이터버스라인(20)에서 분기되어 소스전극(21)이 형성된다. 상기 데이터버스라인과 게이트버스라인 교차부에는 상기 두 버스라인 사이를 절연시키기 위한 절연막층이 형성된다. 그리고 상기 소스전극(21)과 대향하는 위치에 드레인전극(41)을 형성함으로써 게이트전극(31), 소스전극(21), 드레인전극(41) 등으로 구성된 TFT구조의 스위칭소자가 형성된다.
상술한 액정표시장치 하판의 제조공정을 제2도에 도시된 단면도를 참조하여 설명하면 다음과 같다.
유리기판으로 액정표시장치 하판의 투명기판을 형성한다. 상기 투명기판 위에 몰리브데늄(Mo)을 스퍼터링법으로 증착하여 몰리브데늄(Mo) 금속막층을 형성한다. 상기 몰리브데늄(Mo) 금속막층 위에 포토레지스터 패턴막(10)을 형성한다(제2(a)도).
상기 패턴막(10)이 표면에 형성된 기판을 인산(H3PO4)계 혼산용액(HNO3+H3PO4+CH3COOH)또는 요오드산(HI) 등의 에천트를 이용하여 식각한다.
일례로 인산계 혼산용액을 패턴막이 형성된 상기 몰리브덴 금속막에 가하게 되면, 혼산용액중 질산(HNO3)에 의해 몰리브덴 금속이 산화된다. 이때 인산(H3PO4)은 산화된 몰리브덴 금속을 물(H2O)에 녹아날 수 있는 수용성 성질을 가지도록 해주며, 아세트산(CH3COOH)은 질산(HNO3)의 산화반응의 촉진제 역할을 담당한다. 즉, 상기 패턴막(10)의 패턴형성 모양에 따라 몰리브데늄(Mo) 금속막이 식각되며, 그로 인해 액정표시장치 기판에 다수의 게이트버스라인(30)이 수평방향으로 형성되고, 상기 게이트버스라인(30)에서 분기되는 다수의 게이트전극(31)이 형성된다(제2(c)도).
상기 다수의 게이트버스라인(30)과 게이트전극(31)을 포함하는 액정표시장치 기판에 다결정 실리콘(a-Si)과 계면특성이 좋고, 상기 기판 및 게이트전극(31)과 밀착성이 좋으며 절연 내압이 높은 SiNx, SiOx 등을 이용하여 게이트절연막(32)을 형성한다(제2(d)도).
상기 게이트전극(31) 상단의 게이트절연막(32) 위에 다결정 실리콘(a-Si) 등을 이용하여 반도체층(23)을 형성한다. 상기 반도체층(23) 위에 반도체층과 소스전극/드레인전극 사이에서의 양호한 오믹접촉을 위한 오믹접촉층(22)을 형성한다.
상술한 기판의 전면에 몰리브데늄(Mo)을 스퍼터링법으로 도포하여 몰리브데늄 금속층을 형성한다.
상기 몰리브데늄(Mo) 금속막을 인산(H3PO4)계 혼산용액 또는 요오드산(HI) 등의 에천트를 이용하여 식각한다. 상기 에천트의 습식각 작용에 의해, 액정표시장치 하판에는 상술한 게이트버스라인의 형성방향과 수직한 방향을 지닌 다수의 데이터버스라인이 형성된다. 이때, 상기 데이터버스라인의 패턴형성과 동시에 그 데이터버스라인에서 분기되는 소스전극(21)이 형성되고, 상기 소스전극(21)과 대향하는 위치에 출력단자로써 기능을 수행하는 드레인전극(41)이 형성된다.
상기 상술한 각 일련의 과정에 의해 게이트버스라인, 데이터버스라인 그리고, 게이트전극(31), 반도체층(23), 소스전극(21), 드레인전극(41) 등으로 구성된 TFT구조의 스위칭소자를 포함하는 액정표시장치 기판이 형성된다(제2(e)도).
상기 게이트버스라인, 데이터버스라인 그리고, 스위칭소자를 포함하는 액정표시장치 기판에 SiNx, SiOx, BCB(Benzocyclobutene) 등의 절연막을 도포하여 보호막(60)을 형성한다.
상기 보호막(60)의 하단에 존재하는 스위칭 소자의 출력단자인 드레인전극(41)의 일부가 노출되도록 그 보호막(60)의 일부를 제거하여 콘택홀(65)을 형성한다(제2(f)도).
상기 콘택홀(65)이 형성된 보호막(60)의 전면에 스퍼터링법 등을 이용하여 ITO(Indium Tin Oxide)막을 증착한다. 상기 ITO막을 소정의 패턴으로 에칭함으로써 화소전극(50)을 형성한다. 이때 상기 화소전극(50)은 상술한 콘택홀(65)을 통해 스위칭소자의 출력단자인 드레인전극(41)과 접촉된다. 상술한 각 일련의 과정에 의해 액정표시장치 하판의 제조공정이 이루어진다(제2(g)도).
[발명이 이루고자 하는 기술적 과제]
그러한 종래의 액정표시장치의 제조방법에 의하면, 게이트버스라인, 데이터버스라인 그리고, 각 버스라인으로부터 분기하는 게이트전극(31), 소스전극(21) 등을 형성하는 과정에 있어서, 유리기판에 몰리브데늄(Mo) 금속층을 형성한 다음, 포토레지스터 등의 패턴막을 상기 몰리브데늄(Mo) 금속막층 위에 형성한다. 그리고, 상기 패턴막이 형성된 몰리브데늄(Mo) 금속층을 인산(H3PO4)계 혼산용액 또는 요오드산(HI) 등의 에천트를 이용하여 습식각함으로써, 상기 게이트버스라인, 데이터버스라인 및 그로부터 분기되는 게이트전극(31), 소스전극(21) 그리고 상기 소스전극(21)에 대향하는 위치에 드레인전극(41)을 형성한다.
그러나, 상기 몰리브데늄(Mo) 금속의 식각을 위해 상술한 바와 같이 인산(H3PO4)계 혼산용액 또는 요오드산(HI) 등의 식각용액을 사용하게 되면, 상기 패턴막 하단의 몰리브데늄(Mo) 금속 가장자리에 숄더(shoulder)(A)가 생기게 된다. 그로 인해 제3도에 도시된 바와 같이, 상술한 식각과정을 필요로 하는 게이트버스라인(30)과 게이트전극(31) 그리고, 데이터버스라인(20)과 데이터전극(21) 및 드레인전극(41)의 가장자리부가 균일하지 못하게 형성된다. 즉, 액정표시장치의 각 버스라인(20, 30)과 전극(21, 31, 41) 형성에 있어서, 양호한 에치패턴 구현이 어렵다.
또한 제2(d)도에 도시된 바와 같이, 몰리브데늄(Mo) 금속막 가장자리에서 발생하는 숄더부(A)에 의해 게이트전극(31)이 게이트절연막(32)에 의해 완전히 도포되지 않는다. 그로 인해 제2(e)도에 도시된 바와 같이 상기 게이트절연막(32)의 상단에 위치하게 되는 반도체층(23)과 게이트전극(31) 사이가 단락되는 현상이 발생한다.
따라서, 본 발명은 상기와 같은 문제점을 해소하기 위하여 발명된 것으로, 몰리브데늄(Mo) 금속막층의 식각과정에서 사용되는 인산(H3PO4)계 혼산용액 또는 요오드산(HI) 등의 에천트 대신에, 과산화수소수(H2O2)와 암모니아수(NH4OH) 용액을 증류수와 적정비율로 희석한 에천트를 사용한다. 그로 인해 식각된 몰리브데늄(Mo) 가장자리의 숄더(shoulder) 발생현상을 방지하고, 더불어 양호한 금속막 패턴을 구현하기 위한 몰리브데늄(Mo) 금속의 에천트를 제공하는 데 본 발명의 목적이 있다.
[발명의 구성 및 작용]
이러한 목적을 달성하기 위해 본 발명에 따른 과산화수소수와 암모니아수 희석액을 이용한 액정표시장치 금속막의 에칭방법은, 유리로 형성되는 액정표시장치 투명기판에 있어서; 상기 투명기판에 금속을 도포하는 금속막 형성단계; 상기 투명기판 위에 형성되는 금속막을 과산화수소수(H2O2)와 암모니아수(NH4OH) 그리고, 증류수를 혼합한 에천트를 이용하여 소정의 패턴으로 식각하는 것을 특징으로 한다. 상기 에천트는 몰리브데늄(Mo) 금속 잔막제거 및, 금속막 가장자리의 패턴 불량방지 그리고 금속막의 식각률 조절을 위하여, 과산화수소수(H2O2)와 암모니아수(NH4OH) 그리고, 증류수를 적정비율로 혼합하는 것을 특징으로 한다.
또한 상기 금속막은, Mo 또는 MoSi 금속막인 것을 특징으로 한다. 그리고, 상기 금속막 식각은 상술한 과산화수소수(H2O2)와 암모니아수(NH4OH) 그리고, 증류수를 혼합한 에천트를 이용하여 다수의 액정표시장치 금속막 식각이 가능한 것을 특징으로 한다.
그리고, 상기 금속막은, Mo 금속막 외에 MoSi 금속막을 포함하는 것을 특징으로 한다.
[실시예 1]
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하면 다음과 같다.
제4(a)도∼제4(e)도에 본 발명의 일실시예에 따른 과산화수소수와 암모니아수 희석액을 이용한 금속막 식각과정을 필요로 하는 액정표시장치 하판의 제조과정을 나타내는 개략적인 단면도가 도시된다.
유리기판으로 액정표시장치 투명기판을 형성하고, 상기 투명기판 위에 몰리브데늄(Mo)을 스퍼터링법으로 증착하여 몰리브데늄(Mo) 금속막층을 형성한다. 상기 몰리브데늄(Mo) 금속막층 위에 포토레지스터 패터막(100)을 형성한다(제4(a)도).
이어서 상기 패턴탁(100)이 표면에 형성된 몰리브데늄(Mo) 금속막층을 과산화수소수(H2O2)와 암모니아수(NH4OH) 그리고, 증류수(H2O)를 1:0.1:100의 혼합비율로 혼합한 에천트로 식각한다. 상기 몰리브데늄(Mo) 금속의 식각에 의해, 액정표시장치 기판에 다수의 게이트버스라인(300)이 수평방향으로 형성되고, 상기 게이트버스라인(300)에서 분기하는 다수의 게이트전극(310)이 형성된다(제4(b)도).
상기 다수의 게이트버스라인(300)과 게이트전극(310)을 포함하는 액정표시장치 기판에 다결정 실리콘(a-Si)과 계면특성이 좋고, 상기 기판 및 게이트전극(310)과 밀착성이 좋으며 절연 내압이 높은 SiNx, SiOx 등으로 게이트절연막(320)을 형성한다(제4(c)도).
상기 게이트전극(310) 상단의 게이트절연막(320) 위에 다결정 실리콘(a-Si) 등을 증착하여 반도체층(230)을 형성한다. 상기 반도체층(230) 위에 반도체층과 소스전극/드레인전극 사이에서의 양호한 오믹접촉을 위한 오믹접촉층(220)을 형성한다.
상술한 기판의 전면에 몰리브데늄(Mo)을 스퍼터링법으로 도포하여 몰리브데늄 금속층을 형성한다.
상기 몰리브데늄(Mo) 금속막을 과산화수소수(H2O2)와 암모니아수(NH4OH) 그리고, 증류수를 1:0.1:100의 비율로 혼합한 에천트를 이용하여 식각한다. 상기 에천트의 습식각 작용에 의해 상술한 게이트버스라인의 형성방향과 수직한 방향을 지닌 다수의 데이터버스라인이 형성된다. 이때, 상기 데이터버스라인의 형성과 동시에 그 데이터버스라인에서 분기되는 소스전극(210)이 형성되고, 상기 소스전극(210)과 대향하는 위치에 출력단자로써 기능을 수행하는 드레인전극(410)이 형성된다.
상술한 각 일련의 과정에 의해 액정표시장치 기판에는 게이트버스라인과 데이터버스라인이 형성되며, 게이트전극(310), 반도체층(230), 소스전극(210), 드레인전극(410) 등으로 구성된 TFT구조의 스위칭소자가 형성된다(제4(d)도).
상기 게이트버스라인, 데이터버스라인 그리고, 스위칭소자를 포함하는 액정표시장치 기판에 SiNx, SiOx, BCB(Benzocyclobutene) 등의 절연막을 도포하여 보호막(600)을 형성한다. 상기 보호막(600)의 일부를 제거하여, 그 보호막(600)의 하단에 존재하는 스위칭소자의 출력단자인 드레인전극(410)의 일부가 노출되도록 콘택홀(650)을 형성한다.
상기 콘택홀(650)이 형성된 보호막(600)의 전면에 스퍼터링법 등을 이용하여 ITO(Indium Tin Oxide)막을 증착한다. 상기 ITO막을 에칭하여 화소전극(500)을 형성한다(제4(e)도).
상술한 각 일련의 과정에 의해 액정표시장치 하판의 제조공정이 이루어진다(제5도).
[실시예 2]
본 발명에 따른 실시예 2는 실시예 1과 거의 동일한 과정을 거친다. 단지 몰리브덴 금속막의 식각과정에서 사용되는 에천트(H2O2+NH4OH+H2O)의 비율을 15:1:30의 비율로 혼합한 혼합에천트를 사용하는 것을 특징으로 한다.
[발명의 효과]
이상에서 설명한 본 발명의 실시예에 따른 과산화수소수와 암모니아수 희석액을 이용한 액정표시장치 금속막의 에칭방법에 의하면, 상기 몰리브데늄(Mo) 금속막의 식각과정에 있어서, 인산(H3PO4)계 혼산용액 또는 요오드산(HI) 등의 에천트를 이용하는 대신에 증류수에 과산화수소수(H2O2)와 암모니아수(NH4OH)를 적정비율로 희석한 에천트를 사용한다.
그로 인해 제4(a)도∼제4(e)도에 도시한 바와 같이 몰리브데늄(Mo) 금속막의 가장자리부에 숄더가 발생되지 않는다. 따라서 제4(c)도에 도시된 바와 같이 게이트절연막(320)이 상기 게이트전극(310)을 완전히 도포하게 된다. 그럼으로 반도체층(230)과 게이트전극(310)이 단락되는 현상을 방지하는 효과가 있다.
또한 제5도에 도시한 바와 같이 상술한 에천트(증류수에 과산화수소수(H2O2)와 암모니아수(NH4OH)를 적정비율(1:0.1:100 또는, 15:1:300)로 희석한 에천트)에 의한 식각과정을 필요로 하는 게이트버스라인(300)과 게이트전극(310) 그리고, 데이터버스라인(200)과 데이터전극(210) 및 드레인전극(410)의 형성에 있어서, 양호한 에치패턴의 구현이 가능하게 되는 등의 효과가 있다.
이상에서 첨부된 도면을 참조하여 본 발명을 일실시예에 의해 구체적으로 설명하였지만, 본 발명은 이에 의해 제한된 것은 아니고, 당 업자의 통상적인 지식의 범위내에서 그 변형이나 개량이 가능하다.

Claims (7)

  1. 기판위에 형성되는 금속막을 과산화수소수(H2O2)와 암모니아수(NH4OH) 그리고, 증류수를 혼합한 에천트를 이용하여 소정의 패턴으로 식각하는 것을 특징으로 하는 액정표시장치 금속막의 에칭방법.
  2. 제1항에 있어서, 상기 기판은 유리로 형성되는 투명기판인 것을 특징으로 하는 액정표시장치 금속막의 에칭방법.
  3. 제1항에 있어서, 상기 금속막은, Mo 또는 MoSi 금속막인 것을 특징으로 하는 액정표시장치 금속막의 에칭방법.
  4. 제1항에 있어서, 상기 에천트는 과산화수소수(H2O2)와 암모니아수(NH4OH) 그리고, 증류수를 적정비율로 혼합함으로써, 몰리브데늄(Mo) 금속 잔막제거 및 금속막 가장자리의 패턴 불량방지 그리고 금속막의 식각률 조절이 가능한 것을 특징으로 하는 액정표시장치 금속막의 에칭방법.
  5. 제3항에 있어서, 상기 과산화수소수(H2O2)와 암모니아수(NH4OH) 그리고, 증류수는 1:0.1:100의 비율로 혼합하는 것을 특징으로 하는 액정표시장치 금속막의 에칭방법.
  6. 제3항에 있어서, 상기 과산화수소수(H2O2)와 암모니아수(NH4OH) 그리고, 증류수는 15:1:300의 비율로 혼합하는 것을 특징으로 하는 액정표시장치 금속막의 에칭방법.
  7. 제3항에 있어서, 상기 과산화수소수(H2O2)와 암모니아수(NH4OH) 그리고, 증류수는 10∼50:1∼10:100∼1000의 비율 범위중 어느 하나의 비율로 혼합하는 것을 특징으로 하는 액정표시장치 금속막의 에칭방법.
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* Cited by examiner, † Cited by third party
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KR100459271B1 (ko) * 2002-04-26 2004-12-03 엘지.필립스 엘시디 주식회사 구리 단일막 또는 구리 몰리브덴막의 식각용액 및 그식각방법

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