KR100316269B1 - Thin film transistor, liquid crystal display and method for fabricating the same - Google Patents
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Abstract
Description
본 발명은 박막트랜지스터(TFT :Thin Film Transistor, 이하 TFT라 칭함), 액정 표시장치(LCD :Liquid Crystal Display) 및 그 제조방법에 관한 것으로 특히,소오스/드레인 영역과 소오스/드레인 전극 형성시, 하나의 감광막패턴만을 사용함으로써, 제조공정을 단순화할 수 있는 박막트랜지스터 액정표시장치 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor (TFT), a liquid crystal display (LCD), and a method of manufacturing the same. Particularly, in forming a source / drain region and a source / drain electrode, The present invention relates to a thin film transistor liquid crystal display device and a method for manufacturing the same, which can simplify the manufacturing process by using only the photosensitive film pattern.
도 1은 종래의 TFT의 제 1 예를 나타낸 단면도이다.1 is a cross-sectional view showing a first example of a conventional TFT.
절연기판(10)에 소오스전극(11S)과 드레인 전극(11D)이 형성되어 있고, 그 위로 활성층(13)이 형성되어 있으며, 활성층(13) 상에는 게이트절연막(14)과 게이트 전극(15)이 형성되어 있다. 활성층(13)에는 불순물이 고농도로 도핑되어 형성된 소오스영역(13S) 및 드레인영역(13D)이 형성되어 있다. 이때, 소오스/드레인 영역(13S)(13D)의 불순물 농도는 소오스/드레인 전극(11S)(11D)과의 접촉저항을 양호하게 하기 위하여 1019∼21/㎤ 정도의 고농도를 가져야 한다. 그리고, 보호막(16)이 기판 전면을 덮되, 소오스/드레인 전극(11S)(11D)의 일부를 노출시키고 있으며, 투명 도전배선(17-1)(17-2)이 노출된 소오스/드레인 전극(11S)(11D)에 연결되어 보호막(16)상에 형성되어 있다.The source electrode 11S and the drain electrode 11D are formed on the
그러나 상술한 바와 같은 종래의 TFT에서는 소오스/드레인 영역을 고농도의 불순물로 형성하였기 때문에 오프(off) 상태에서의 누설전류가 크게 발생하여 화소의 스위칭 소자로 적용하기 힘들다는 문제점이 있다.However, in the conventional TFT as described above, since the source / drain regions are formed of a high concentration of impurities, a large leakage current in the off state occurs, which makes it difficult to apply the switching element of the pixel.
그래서 오프 상태의 누설전류를 감소시키기 위한 대안으로 엘디디 혹은 오프셋 구조의 TFT 구조가 제안되었다. 도 2는 종래 기술의 제 2 예를 설명하기 위한 것으로, 엘디디 구조의 TFT을 나타낸 단면도이다.Therefore, as an alternative for reducing the leakage current in the off state, a TFT structure having an LED or offset structure has been proposed. 2 is a cross-sectional view illustrating a TFT having an LED structure for explaining a second example of the prior art.
절연기판(20)에 소오스전극(21S)과 드레인전극(21D)이 형성되어 있고, 그 위로 활성층(23)이 형성되어 있으며, 활성층(23) 상에는 게이트절연막(24)과 게이트전극(25)이 형성되어 있다. 활성층(23)에는 불순물이 고농도로 도핑되어 형성된 소오스 영역(23S) 및 드레인영역(23D)과 저농도로 도핑된 엘디디 영역(23L)이 형성되어 있다. 그리고, 보호막(26)이 기판 전면을 덮되, 소오스/드레인 전극(21S)(21D)의 일부를 노출시키고 있으며, 투명도전배선(27-1)(27-2)이 노출된 소오스/드레인 전극(21S)(21D)에 연결되어 보호막(26)상에 형성되어 있다. 이 예에서는 소오스/드레인 영역(23S)(23D)이 고농도로 도핑되어 있어서, 소오스/드레인 전극(21S)(21D)과의 접촉저항이 양호하며, 그 내측에 엘디디영역(23L)이 형성되어 있어서 오프 상태의 누설전류를 감소시킬 수 있는 구조를 하고 있다.The
도 3A부터 도 3E는 도 2에 나타낸 종래의 TFT의 제조공정도이다.3A to 3E are manufacturing process diagrams of the conventional TFT shown in FIG.
도 3A를 참조하면, 절연기판(20)에 제1 도전층을 형성한 후, 제1 도전층에 사진 식각공정을 진행하여 소오스/드레인 전극(21S)(21D)을 형성한다. 이어서, 전면에 다결정 실리콘층을 형성한 후, 사진식각공정을 실시하여 활성층(23)을 형성한다.Referring to FIG. 3A, after the first conductive layer is formed on the
도 3B를 참조하면, 전면에 제1 절연막과 제2 도전층을 형성한 후, 제2 도전층에 사진식각공정을 실시하여 게이트전극(25)을 형성한 다음, 게이트전극(25)을 마스크로하여 그 하단에 있는 제1 절연막을 식각하여 게이트절연막(24)을 형성한다.Referring to FIG. 3B, after the first insulating film and the second conductive layer are formed on the entire surface, the
도 3C를 참조하면, 전면에 n형 혹은 P형 이온을 사용하여 활성층의 노출된부분을 저농도로 도핑한다. 이때, 게이트전극(25)이 저농도 이온도핑에 대하여 마스크로 작용한다. 미설명 도면부호 23L은 저농도로 이온도핑된 활성층 부분을 나타낸다.Referring to FIG. 3C, the exposed portion of the active layer is doped at low concentration using n-type or P-type ions on the front surface. At this time, the
도 3D를 참조하면, 게이트전극(25)과 게이트전극의 주위 활성층 부분 즉, 엘디디 영역으로 정의된 부분을 덮는 감광막패턴(PR)을 형성한다. 이후, 전면에 n형 혹은 P형 이온을 고농도로 도핑하여 노출된 활성층에 고농도 불순물 영역 즉, 소오스/드레인 영역(23S)(23D)을 형성한다. 이때, 감광막패턴(PR)에 의해 고농도 이온도핑이 블로킹된 저농도 이온 영역은 상기 소오스/드레인 영역에 대하여 엘디디 영역(23L)이 된다. 이 경우, 도 3C에 보인 바와 같은 저농도 이온 도핑 공정을 생략하면, 엘디디 영역(23L)은 오프셋 영역이 된다.Referring to FIG. 3D, the photoresist pattern PR may be formed to cover the
도 3E를 참조하면, 전면에 보호막(26)인 재 2 절연막을 형성한 후, 사진식각공정을 실시하여 소오스/드레인 전극(21S)(21D)의 일부를 노출시키는 콘택홀을 형성한다. 이후, 전면에 투명도전층을 형성한 후, 사진식각공정을 실시하여 투명도전배선(27-1)(27-2)을 형성한다.Referring to FIG. 3E, a second insulating film, which is a
그러나 상술한 바와 같이 설명되는 종래의 기술은 엘디디 영역을 형성하기 위하여 마스킹공정, 사진식각공정, 및 이온도핑공정을 추가로 실시해야 하는 문제점이 있다.However, the prior art described as described above has a problem in that a masking process, a photolithography process, and an ion doping process must be additionally performed to form the LED area.
본 발명은 소오스/드레인 전극과의 접촉저항을 양호하게 하는 소오스/드레인 영역을 형성하고, 전체의 제조공정을 단순화하기 위한 구조를 가지는 TFT와 LCD를제공하고자 하는 것이다. 이를 위하여 본 발명은 하나의 감광막패턴을 사용하여 소오스/드레인 영역과 소오스/드레인 전극을 형성한다.It is an object of the present invention to provide a TFT and an LCD having a structure for forming a source / drain region for improving contact resistance with a source / drain electrode and for simplifying the overall manufacturing process. To this end, the present invention forms a source / drain region and a source / drain electrode using one photoresist pattern.
본 발명은 절연기판과, 상기 절연기판 상에 형성되는 소오스/드레인 전극과, 상기 소오스/드레인 전극 상에 고농도 불순물 실리콘으로 형성된 소오스/드레인 영역과, 상기 소오스/드레인 영역과 상기 소오스/드레인 전극에 접촉되도록 형성된 활성층과, 상기 활성층에 형성되되, 상기 소오스/드레인 영역과 상기 소오스/드레인 전극에 접촉되는 엘디디 영역과, 상기 활성층 상에 게이트절연막이 개재되어 형성된 게이트전극을 포함하는 박막트랜지스터를 제공한다.The present invention relates to an insulating substrate, a source / drain electrode formed on the insulating substrate, a source / drain region formed of high concentration impurity silicon on the source / drain electrode, and the source / drain region and the source / drain electrode. A thin film transistor comprising an active layer formed to be in contact with the active layer, an LED region formed in the active layer and contacting the source / drain region and the source / drain electrode, and a gate electrode formed on the active layer with a gate insulating layer interposed therebetween. do.
또한, 본 발명은 절연기판과, 상기 절연기판 상에 형성되는 소오스/드레인 전극과, 상기 소오스/드레인 전극 상에 고농도 불순물 실리콘으로 형성된 소오스/드레인 영역과, 상기 소오스/드레인 영역과 상기 소오스/드레인 전극에 접촉되도록 형성된 활성층과, 상기 활성층에 형성되되, 상기 소오스/드레인 영역과 상기 소오스/드레인 전극에 접촉되는 엘디디 영역과, 상기 활성층 상에 게이트절연막이 개재된 게이트전극을 포함하는 제 1 박막트랜지스터와, 상기 절연기판 상에 형성되는 소오스/드레인 전극과, 상기 소오스/드레인 전극 상에 고농도 불순물 실리콘으로 형성된 소오스/드레인 영역과, 상기 소오스/드레인 영역과 상기 소오스/드레인 전극에 접촉되도록 형성된 활성층과, 상기 활성층에 형성되되, 상기 소오스/드레인 영역과 상기 소오스/드레인 전극에 접촉되는 고농도 불순물 영역과, 상기 활성층 상에 게이트절연막이 개재된 게이트전극을 포함하는 제 2 박막트렌지스터와, 상기 제 1 및 제 2 박막트랜지스터를 덮되, 상기 제 1 및 제 2 박막트렌지스터의소오스/드레인 영역을 각각 노출시키는 콘택홀을 가지는 보호막과, 상기 제 1 박막트랜지스와 상기 제 2 박막트랜지스터가 CMOS 구조를 이루도록 상기 콘택홀에 의해 노출된 소오스/드레인 영역을 각각 전기적으로 연결하는 연결배선을 포함하여 이루어지는 박막 트랜지스터를 제공한다.The present invention also provides an insulating substrate, a source / drain electrode formed on the insulating substrate, a source / drain region formed of high concentration impurity silicon on the source / drain electrode, the source / drain region, and the source / drain region. A first thin film including an active layer formed to contact an electrode, an active region formed on the active layer, the LED region contacting the source / drain electrode, and a gate electrode interposed with a gate insulating layer on the active layer A transistor, a source / drain electrode formed on the insulating substrate, a source / drain region formed of high concentration impurity silicon on the source / drain electrode, and an active layer formed to contact the source / drain region and the source / drain electrode And formed in the active layer, wherein the source / drain regions and the source / de A second thin film transistor including a high concentration impurity region in contact with a phosphorus electrode, a gate electrode having a gate insulating film interposed therebetween, and the first and second thin film transistors, the first and second thin film transistors of A protective layer having contact holes exposing source / drain regions, respectively, and a connection electrically connecting the source / drain regions exposed by the contact holes to form a CMOS structure between the first thin film transistor and the second thin film transistor; Provided is a thin film transistor including wiring.
또한, 본 발명은 절연기판에 제 1 도전층과 불순물 실리콘층을 순차적으로 형성하는 단계와, 상기 불순물 실리콘층을 식각하여 소오스/드레인 영역을 형성하는 단계와, 상기 제1 도전층을 식각하여 상기 소오스/드레인 영역의 하부에 위치하는 소오스/드레인 전극을 형성하는 단계와, 상기 소오스/드레인 영역과 상기 소오스/드레인 전극에 접촉되는 활성층을 형성하는 단계와, 상기 활성층 상에 게이트절연막이 개재된 게이트전극을 형성하는 단계를 포함하는 박막트랜지스터의 제조방법을 제공한다.In addition, the present invention is a step of sequentially forming a first conductive layer and an impurity silicon layer on the insulating substrate, etching the impurity silicon layer to form a source / drain region, and etching the first conductive layer to Forming a source / drain electrode under the source / drain region, forming an active layer in contact with the source / drain region and the source / drain electrode, and a gate having a gate insulating layer interposed therebetween on the active layer It provides a method of manufacturing a thin film transistor comprising the step of forming an electrode.
또한, 본 발명은 절연기판에 제 1 박막트랜지스터 영역과 제 2 박막트랜지스터 영역을 정의하는 단계와, 상기 절연기판에 제 1 도전층과 불순물 실리콘층을 순차적으로 형성하는 단계와, 상기 불순물 실리콘층을 식각하여 상기 각 영역에 소오스/드레인 영역을 각각 형성하는 단계와, 상기 제 1 도전층을 식각하여 상기 각 영역의 소오스/드레인 영역의 하부에 위치하는 소오스/드레인 전극을 각각 형성하는 단계와, 상기 각 영역에 상기 소오스/드레인 영역과 상기 소오스/드레인 전극에 접촉되도록 형성되는 활성층을 각각 형성하는 단계와, 상기 각 영역의 활성층 상에 게이트절연막이 개재된 게이트전극을 각각 형성하는 단계와, 상기 제 1 형 박막트랜지스터 영역의 활성층에 제 1 도전형의 저농도 불순물 영역을 형성하는 단계와,상기 제 2 형 박막트랜지스터 영역의 활성층에 제 2 도전형의 고농도 불순물 영역을 형성하는 단계와, 상기 각 영역을 덮되, 상기 각 영역의 소오스/드레인 영역을 각각 노출시키도록 형성되는 보호막을 형성하는 단계와, 상기 제 1 형 박막트랜지스터와 상기 제 2 형 박막트랜지스터가 CMOS 구조를 이루도록 상기 노출된 소오스/드레인 영역을 연결하는 연결배선을 형성하는 단계를 포함하는 박막트랜지스터의 제조방법을 제공한다.In addition, the present invention is to define a first thin film transistor region and a second thin film transistor region on the insulating substrate, sequentially forming a first conductive layer and an impurity silicon layer on the insulating substrate, and the impurity silicon layer Etching to form a source / drain region in each of the regions, etching the first conductive layer to form source / drain electrodes positioned under the source / drain regions of the respective regions, and Forming an active layer in contact with the source / drain region and the source / drain electrode in each region, and forming a gate electrode interposed with a gate insulating film on the active layer of each region; Forming a low concentration impurity region of a first conductivity type in an active layer of a type 1 thin film transistor region, and the second type thin film transistor Forming a high-concentration impurity region of a second conductivity type in the active layer of the stud region, forming a protective film covering each of the regions, the protective film being formed to expose the source / drain regions of each region; It provides a method for manufacturing a thin film transistor comprising the step of forming a connection wiring connecting the exposed source / drain region so that the type thin film transistor and the second type thin film transistor form a CMOS structure.
또한, 본 발명은 화소부 박막트랜지스터와 CMOS 구조의 회로부 제 1 형 및 제 2 형 박막트랜지스터를 구비하는 액정표시장치에 있어서, 절연기판과, 상기 절연기판상에 형성되는 소오스/드레인 전극과, 상기 소오스/드레인 전극 상에 고농도 불순물 실리콘으로 형성된 소오스/드레인 영역과, 상기 소오스/드레인 영역과 상기 소오스/드레인 전극에 형성된 활성층과, 상기 활성층에 형성되되, 상기 소오스/드레인 영역과 상기 소오스/드레인 전극에 접촉되는 엘디디 영역과, 상기 활성층 상에 게이트절연막이 개재된 게이트전극을 포함하는 화소부 박막트랜지스터와, 상기 절연기판 상에 상기 화소부 박막트랜지스터와 동일한 구조를 가지도록 형성되는 회로부 제1 박막트랜지스터와, 상기 절연기판 상에 형성되는 소오스/드레인 전극과, 상기 소오스/드레인 전극 상에 고농도 불순물 실리콘으로 형성된 소오스/드레인 영역과, 상기 소오스/드레인 영역과 상기 소오스/드레인 전극에 접촉되도록 형성된 활성층과, 상기 활성층에 형성되되, 상기 소오스/드레인 영역과 상기 소오스/드레인 전극에 접촉되는 고농도 불순물 영역과, 상기 활성층 상에 게이트절연막이 개재된 게이트전극을 포함하는 제 2 박막트랜지스터와, 상기 화소부 박막트랜지스터와상기 회로부 제1 및 제2 박막트랜지스터를 덮되, 상기 화소부 박막트랜지스터의 드레인 영역과 상기 회로부 제1 박막트랜지스터 및 회로부 제2 박막트랜지스터의 소오스/드레인 영역을 각각 노출시키도록 형성되는 콘택홀을 가지는 보호막과, 상기 화소부 박막트랜지스터의 노출된 드레인 영역에 연결된 화소전극과, 상기 회로부 제 1 박막트랜지스와 상기 회로부 제 2 박막트랜지스터가 CMOS 구조를 이루도록 상기 회로부 제 1 박막트랜지스 및 상기 회로부 제 2 박막트랜지스터의 소오스/드레인 영역을 각각 전기적으로 연결하는 연결배선을 포함하여 이루어지는 액정표시장치를 제공한다.The present invention also provides a liquid crystal display device comprising a pixel portion thin film transistor and a CMOS circuit portion type 1 and type 2 thin film transistor, comprising: an insulating substrate, a source / drain electrode formed on the insulating substrate; A source / drain region formed of high concentration impurity silicon on the source / drain electrode, an active layer formed on the source / drain region and the source / drain electrode, and formed on the active layer, wherein the source / drain region and the source / drain electrode A pixel portion thin film transistor including an LED region in contact with the substrate, a gate electrode having a gate insulating film interposed on the active layer, and a circuit portion first thin film formed on the insulating substrate to have the same structure as the pixel thin film transistor. A transistor, a source / drain electrode formed on the insulating substrate, and the source / drain A source / drain region formed of high concentration impurity silicon on the electrode, an active layer formed to contact the source / drain region, and the source / drain electrode, and formed in the active layer, wherein the source / drain region and the source / drain electrode A second thin film transistor including a high concentration impurity region in contact with the gate electrode and a gate electrode having a gate insulating layer interposed therebetween, the pixel portion thin film transistor, the circuit portion first and second thin film transistors, and the pixel portion thin film transistor. A protective film having a contact hole formed to expose a drain region of the first thin film transistor and a source / drain region of the circuit part first thin film transistor, and a pixel electrode connected to the exposed drain region of the pixel part thin film transistor; The circuit part first thin film transistor and the circuit part Second thin film transistor is to achieve a CMOS structure including the first thin film transistor circuit, and connected to each electrically connected to the source / drain region of the second thin film transistor wiring circuit provides a liquid crystal display device formed.
또한, 본 발명은 화소부 박막트랜지스터와 CMOS 구조의 회로부 제 1 형 및 제 2 형 박막트랜지스터를 구비하는 액정표시장치 제조방법에 있어서, 상기 절연기판에 제 1 도전층과 제 1 도전형 불순물 실리콘층을 순차적으로 형성하는 단계와, 상기 불순물 실리콘층을 식각하여 소오스/드레인 영역을 각각 형성하는 단계와, 상기 제 1 도전층을 식각하여 상기 각각의 소오스/드레인 영역의 하부에 위치하는 소오스/드레인 전극을 각각 형성하는 단계와, 상기 각각의 소오스/드레인 영역과 그 하부에 위치하는 소오스/드레인 전극에 접촉되는 활성층을 각각 형성하는 단계와, 상기 각각의 활성층 상에 게이트절연막이 개재된 게이트전극을 각각 형성하는 단계와, 상기 화소부의 박막트랜지스터의 활성층과 상기 회로부의 제 1 형 박막트랜지스터의 활성층에 제 1 도전형의 저농도 불순물 영역을 형성하는 단계와, 상기 회로부 제 2 형 박막트랜지스터의 활성층에 제 2 도전형의 고농도 불순물 영역을 형성하는 단계와, 상기 노출된 기판 전면을 덮되, 상기 화소부 박막트랜지스터의 드레인 영역과 상기 회로부의 제 1 형 및, 제 2 형 박막트랜지스터의 소오스/드레인 영역을 각각 노출시키는 콘택홀이 있는 보호막을 형성하는 단계와, 상기 화소부 박막트랜지스터의 드레인 영역에 연결되는 되는 화소전극과 상기 회로부 제 1 형 박막트랜지스터와 상기 회로부 제 2 형 박막트랜지스터가 CMOS 구조를 이루도록 상기 회로부 제 1 형 및, 제 2 형 박막트랜지스터의 소오스/드레인 영역을 전기적으로 연결하는 연결배선을 형성하는 단계를 포함하는 액정표시장치 제조방법을 제공한다.In addition, the present invention provides a method for manufacturing a liquid crystal display device comprising a pixel portion thin film transistor and a CMOS portion circuit type first type and second type thin film transistor, wherein the insulating substrate has a first conductive layer and a first conductive impurity silicon layer. And forming source / drain regions respectively by etching the impurity silicon layer, and source / drain electrodes positioned under the respective source / drain regions by etching the first conductive layer. And forming active layers in contact with the source / drain electrodes positioned below the respective source / drain regions, respectively, and forming a gate electrode interposed with a gate insulating film on each active layer. Forming a first layer on the active layer of the thin film transistor of the pixel portion and the active layer of the first type thin film transistor of the circuit portion; Forming a low-concentration impurity region of a conductive type, forming a high-concentration impurity region of a second conductivity type in an active layer of the circuit type second thin film transistor, and covering an entire surface of the exposed substrate, Forming a protective film having a contact hole exposing a drain region, a first type of the circuit portion, and a source / drain region of the second type thin film transistor, and a pixel electrode connected to the drain region of the pixel portion thin film transistor; And forming a connection wiring for electrically connecting the source / drain regions of the circuit part type 1 and the second type thin film transistor so that the circuit part type 1 thin film transistor and the circuit part type 2 thin film transistor have a CMOS structure. It provides a method for manufacturing a liquid crystal display comprising the.
본 발명에서 상기 불순물 실리콘층은 등방성 식각으로 진행하고, 상기 제1 도전충은 이방성으로 식각할 수 있다. 또한, 상기 불순물 실리콘층과 상기 제1 도전층에 대하여 식각선택율이 다른 에천트(etchant)를 사용하여 상기 불순물 실리콘층과 상기 제1 도전층을 동시에 식각할 수 있다.In the present invention, the impurity silicon layer may proceed by isotropic etching, and the first conductive insect may be etched anisotropically. In addition, the impurity silicon layer and the first conductive layer may be simultaneously etched using an etchant having different etching selectivity with respect to the impurity silicon layer and the first conductive layer.
도 1은 종래 기술의 의한 박막트랜지스터의 제 1 예를 나타낸 도면1 is a view showing a first example of a thin film transistor according to the prior art
도 2는 종래 기술의 의한 박막트랜지스터의 제 2 예를 나타낸 도면2 is a view showing a second example of a thin film transistor according to the prior art;
도 3A부터 도 3E는 도 2에 나타낸 박막트랜지스터의 제조공정도3A to 3E are manufacturing process diagrams of the thin film transistor shown in FIG.
도 4는 본 발명의 제 1 실시예를 나타낸 박막트랜지스터의 단면도4 is a cross-sectional view of a thin film transistor showing a first embodiment of the present invention.
도 5A부터 도 5E는 도 4에 나타낸 박막트랜지스터의 제조공정도5A through 5E are manufacturing process diagrams of the thin film transistor shown in FIG.
도 6A부터 도 6F는 본 발명의 제 2 실시예를 설명하기 위한 CMOS 구조의 박막트랜지스터 제조공정도6A through 6F are manufacturing process diagrams of a thin film transistor having a CMOS structure for explaining a second embodiment of the present invention.
도 7A부터 도 7B는 본 발명의 제 3 실시예를 설명하기 위한 CMOS 구조의 박막트랜지스터의 제조공정도7A to 7B are manufacturing process diagrams of a thin film transistor having a CMOS structure for explaining a third embodiment of the present invention.
도 8A부터 도 8C는 본 발명을 적용한 액정표시장치의 제조공정도8A to 8C are manufacturing process diagrams of the liquid crystal display device to which the present invention is applied.
도 9는 본 발명을 적용한 다른 액정표시장치를 설명하기 위한 도면9 is a view for explaining another liquid crystal display device to which the present invention is applied.
도 4는 본 발명의 제 1 실시예를 나타낸 TFT의 단면도이다.4 is a cross-sectional view of a TFT showing a first embodiment of the present invention.
절연기판(40)에 소오스전극(41S)과 드레인전극(41D)이 형성되어 있고, 그 위로 고농도의 불순물로 도핑된 실리콘으로 형성되어 있는 소오스영역(42S)과 드레인영역(42D)이 형성되어 있다. 그리고, 이들 각각에 접촉되도록 활성층(43)이 형성되어 있으며, 활성층(43) 상에는 게이트절연막(44)과 게이트전극(45)이 형성되어 있다. 이때, 활성층(43)에는 불순물이 저농도로 도핑되어 형성된 엘디디 영역(43L)이 형성되어 있다. 따라서 본 발명은 엘디디 구조를 이루고 있다. 그리고, 보호막(46)이 기판 전면을 덮되, 소오스/드레인 영역(42S)(42D)의 일부를 노출시키고 있으며,투명도전배선(47-1)(47-2)이 노출된, 소오스/드레인영역(42S)(42D)에 연결되어 보호막(46)상에 형성되어 있다.A
이 실시예에 의한 본 발명은 소오스/드레인 전극(41S)(41D)이 고농도 이온 영역인 소오스/드레인 영역(42S)(42D)에 연결되기 때문에 접촉저항을 감소시킬 수 있는 구조를 하고 있다.In the present invention according to this embodiment, since the source /
도 5A부터 도 5E는 도 4에 나타낸 TFT의 제조공정도를 나타낸 것이다.5A to 5E show manufacturing process drawings of the TFT shown in FIG.
도 5A를 참조하면, 절연기판(40)에 제1 도전층(41ℓ)과 고농도 불순물이 도핑되어 있는 실리콘층인 불순물 실리콘층(41ℓ)을 연속적으로 형성한 후, 소오스/드레인 전극 형성용 감광막패턴(PR)을 형성한다. 이때, 제1 도전층(41ℓ)은 몰리브덴 혹은, 알미늄과 같은 통상의 금속 도전물질을 스퍼터링에 의하여 증착하여 형성할 수 있다. 또한, 불순물 실리콘층(42ℓ)은 비정질 실리콘과 n형 이온이 포함된 물질을 PECVD에 의하여 증착하거나, 비정질 실리콘층을 먼저 형성한 후 n형 이온을 비정질 실리콘층 전면에 도핑함으로써 형성할 수 있다.Referring to FIG. 5A, after the first conductive layer 41 L and the impurity silicon layer 41 L, which is a silicon layer doped with a high concentration of impurities, are successively formed on the insulating
도 5B를 참조하면, 소오스/드레인 전극 형성용 감광막패턴(PR)을 마스크로하여 그 하단에 있는 불순물 실리콘층(42ℓ)을 식각하여 소오스영역(42S)과 드레인영역(42D)을 형성하고, 상기 감광막패턴(PR)을 마스크로하여 제1 도전층(41ℓ)을 식각하여 소오스전극(41S)과 드레인전극(41D)을 형성한다. 이때, 소오스/드레인 영역(42S)(42D)이 소오스/드레인 전극(41S)(41D)보다 좁게 형성되도록 불순물 실리콘층을 과도식각한다. 이 때, 불순물 실리콘층과 제1 도전층을 200∼2000Å(적절하게는 600Å)정도로 얇게 형성하는 것이 좋다.Referring to FIG. 5B, the
이를 위하여 불순물 실리콘층(42ℓ)은 등방성으로 과도식각하고, 제1 도전층(41ℓ)은 이방성으로 식각하는 것이 바람직한데, 불순물 실리콘층과 제 1 도전층을 식각하는 기술은 건식식각 혹은, 습식식각에 의하여 순차적으로 진행할 수 있다. 습식식각의 경우, 불순물 실리콘층은 (HNO3+HF+H2O)의 혼합액 혹은, (CrO3+HF+H2O)의 혼합액을 식각액으로 사용할 수 있고, 제1 도전층이 몰리브덴층이거나 알미늄층인 경우에는 (H3PO4+CH3COOH+HNO3+H2O)의 혼합액을 식각액으로 사용할 수 있다. 건식식각의 경우, 불순물 실리콘층은 (CF4+O2)의 혼합가스 혹은, (C2ClF5+O2)의 혼합가스를 식각가스로 사용할 수 있고, 제1 도전층이 몰리브덴층이거나 알미늄층인 경우에는 Cl2, BCl3, 혹은 CCl4등의 가스를 식각가스로 사용할 수 있다.To this end, the impurity silicon layer 42 L is isotropically etched and the first conductive layer 41 L is anisotropically etched. The impurity silicon layer and the first conductive layer are etched by dry etching or wet etching. It can proceed sequentially by. In the case of wet etching, the impurity silicon layer may be a mixture of (HNO 3 + HF + H 2 O) or a mixture of (CrO 3 + HF + H 2 O) as an etching solution, and the first conductive layer may be a molybdenum layer. In the case of an aluminum layer, a mixture of (H 3 PO 4 + CH 3 COOH + HNO 3 + H 2 O) may be used as an etching solution. In the case of dry etching, the impurity silicon layer may use a mixed gas of (CF 4 + O 2 ) or a mixed gas of (C 2 ClF 5 + O 2 ) as an etching gas, and the first conductive layer is a molybdenum layer or aluminum In the case of a layer, a gas such as Cl 2 , BCl 3 , or CCl 4 may be used as an etching gas.
또한, 식각선택비를 이용하여 불순물 실리콘층(42ℓ)과 제 1 도전층(41ℓ)을 동시에 식각할 수 있다. 이때, 제1 도전층보다는 불순물 실리콘층에 식각선택율이 높도록 조성된 혼합식각액을 사용하여야 소오스/드레인 영역(42S)(42D)을 소오스/드레인 전극(41S)(41D)보다 좁게 형성할 수 있다.In addition, the impurity silicon layer 42L and the first conductive layer 41L may be simultaneously etched using the etching selectivity. At this time, the source /
도 5C를 참조하면, 감광막패턴을 제거한 다음, 전면에 다결정 실리콘층을 형성한 후, 사진식각하여 소오스/드레인 전극(41S)(41D)과 소오스/드레인 영역(42S)(42D)에 접촉되는 활성층(43)을 형성한다. 이어서, 전면에 제1 절연막과 제2 도전층을 형성한 후, 제2 도전층에 사진식각공정을 진행하여 게이트전극(45)을형성한 다음, 게이트전극(45)을 마스크로하여 그 하단에 있는 제1 절연막을 식각하여 게이트절연막(44)을 형성한다. 이때, 제1 절연막을 식각하지 않고 그대로 게이트절연막으로 사용할 수 있다.Referring to FIG. 5C, after the photoresist pattern is removed, a polycrystalline silicon layer is formed on the entire surface, and then photo-etched to form an active layer in contact with the source /
도 5D를 참조하면, 전면에 저농도 n형 이온을 사용하는 이온도핑 공정을 실시하여 노출된 활성층에 저농도 이온 영역인 엘디디 영역(43L)을 형성한다. 따라서 본 발명은 엘디디 구조의 TFT을 이루고 있다. 이때, 저농도 n형 이온을 사용하는 이온 도핑 공정을 생략하면, 상기 엘디디 영역(43L)은 오프셋 영역이 된다.Referring to FIG. 5D, an LED doping process using low concentration n-type ions is performed on the entire surface to form an
도 5E를 참조하면, 전면에 제2 절연막을 형성한 후, 사진식각공정을 진행하여 소오스/드레인영역(42S)/(42D)을 노출시키는 콘택홀을 형성한다. 이어서, 전면에 투명도전층을 형성한 후, 사진식각공정을 실시하여 투명도전배선(47-1)(47-2)을 형성한다. 이때, 투명도전배선(47-1)(47-2)은 소오스/드레인 배선 혹은, 화소전극으로 사용될 수 있다.Referring to FIG. 5E, after forming the second insulating layer on the entire surface, a photolithography process is performed to form contact holes exposing the source /
제 1 실시예에서 본 바와 같이, 본 발명은 하나의 감광막패턴을 사용하여 소오스/드레인 전극과 소오스/드레인 영역을 형성하기 때문에 제조공정을 단순화할 수 있다. 또한, 고농도 이온으로 도핑된 불순물 실리콘층을 오믹콘택층으로도 사용하기 때문에 접촉저항을 감소시킬 수 있다.As seen in the first embodiment, the present invention can simplify the manufacturing process since the source / drain electrodes and the source / drain regions are formed using one photosensitive film pattern. In addition, since the impurity silicon layer doped with a high concentration of ions is also used as the ohmic contact layer, the contact resistance can be reduced.
이 실시예에서 보여 주는 본 발명은 n형 TFT이지만, p형 이온을 사용하는 이온도핑공정을 실시함으로써, 저농도 p형 이온영역으로 엘디디 영역(43L)을 형성하는 엘디디 구조의 TFT를 형성할 수 있다. 이 때, 소오스/드레인 영역(42S)(42D)을 고농도 p형 이온영역으로 형성할 수도 있다.Although the present invention shown in this embodiment is an n-type TFT, by performing an ion doping process using p-type ions, it is possible to form an LED structure TFT which forms an
본 발명의 TFT는 CMOS 구조에 적용할 수 있는데, 이는 도 6A부터 도 6E를 참조하여 설명할 수 있다. 이하에서 보여주는 TFT는 액정표시장치의 화소부와 동일 기판에서 형성함으로써, 동일공정을 통하여 진행시키기 위한 구조를 보여 주고 있다. 도면에서 좌측은 n형 TFT(n-TFT)를, 우측은 P형 TFT(p-TFT)를 나타낸다.The TFT of the present invention can be applied to a CMOS structure, which can be described with reference to FIGS. 6A to 6E. The TFT shown below is formed on the same substrate as the pixel portion of the liquid crystal display, thereby showing a structure for advancing through the same process. In the figure, the left side shows an n-type TFT (n-TFT) and the right side shows a P-type TFT (p-TFT).
도 6A를 참조하면, 절연기판(60)에 제1 도전층(61ℓ)과 불순물 실리콘층(62ℓ)을 연속적으로 형성한 후, 소오스/드레인 전극 형성용 감광막패턴(PR)을 각각 형성한다. 이때, 제 1 도전층(61ℓ)은 몰리브덴 혹은, 알미늄과 같은 통상의 도전물질을 스퍼터링에 의하여 증착하여 형성할 수 있다. 또한, 불순물 실리콘층(62ℓ)은 비정질 실리콘과 n형 이온이 포함된 물질을 PECVD에 의하여 증착하거나, 비정질 실리콘층을 먼저 형성한 후 n형 이온을 비정질 실리콘층 전면에 도핑함으로써 형성할 수 있다.Referring to FIG. 6A, after the first conductive layer 61 L and the impurity silicon layer 62 L are successively formed on the insulating
도 6B를 참조하면, 소오스/드레인 전극 형성용 감광막패턴(PR)을 마스크로하여 그 하단에 있는 불순물 실리콘층을 식각하여 소오스영역(62S)(62S')과 드레인영역(62D)(62D')을 각각 형성하고, 상기 감광막패턴(PR)을 마스크로하여 제1 도전층을 식각하여 소오스전극(61S)(61S')과 드레인전극(61D)(61D')을 각각 형성한다. 이때, 소오스/드레인영 역이 소오스/드레인 전극보다 좁게 형성되도록 불순물 실리콘층을 과도식각한다. 식각기술은 제 1 실시예에서 상술하였으므로, 그 설명은 생략한다.Referring to FIG. 6B, the impurity silicon layer at the bottom thereof is etched using the photoresist pattern PR for forming the source / drain electrodes as a mask, so that the
도 6C를 참조하면, 전면에 다결정 실리콘층을 형성한 후, 사진식각하여 소오스/드레인전극과 소오스/드레인 영역에 접촉되는 활성층(63)(63')을 각각 형성한다. 이어서, 전면에 제 1 절연막과 제 2 도전층을 형성한 후, 제 2 도전층에 사진식각 공정을 진행하여 게이트전극(65)(65')을 각각 형성한 다음, 이들 게이트전극을 마스크로하여 그 하단에 있는 제1 절연막을 식각하여 게이트절연막(64)(64')을 각각 형성한다. 이때, 제1 절연막을 식각하지 않고 그대로 게이트절연막으로 사용할 수 있다.Referring to FIG. 6C, after the polycrystalline silicon layer is formed on the entire surface, photolithography is performed to form
도 6D를 참조하면, 전면에 저농도 n형 이온을 사용하는 이온도핑 공정을 실시하여 노출된 활성층에 n형 이온을 저농도로 도핑한다. 이메, n형 TFT의 저농도 n형 이온 영역은 엘디디 영역(63L)이 된다.Referring to FIG. 6D, an ion doping process using a low concentration of n-type ions is performed on the entire surface, and the exposed active layer is lightly doped with n-type ions. In this case, the low concentration n-type ion region of the n-type TFT becomes the
도 6E를 참조하면, n형 TFT를 덮는 감광막패턴(PR)을 형성한 후, 전면에 고농도 p형 이온을 사용하는 이온도핑공정을 실시하여 p형 TFT의 활성층(63')의 노출된 부분 즉, 이전공정에서 저농도의 n형 이온으로 도핑된 부분을 고농도의 p형 이온영역(63H)으로 전환한다. 그 결파 p형 TFT가 제조된다.Referring to FIG. 6E, after forming the photoresist pattern PR covering the n-type TFT, an ion doping process using a high concentration of p-type ions is performed on the entire surface, that is, an exposed portion of the active layer 63 'of the p-type TFT. In the previous step, the portion doped with a low concentration of n-type ions is converted into a high concentration of p-
도 6F를 참조하면, 전면에 제2 절연막을 형성한 후, 사진식각공정을 진행하여 소오스/드레인 영역(62S)(62S')(62D)(62D')을 노출시키는 콘택홀을 형성한다. 이어서, 전면에 투명도전층을 형성한 후, 사진식각공정을 실시하여 n형 TFT과 p형 TFT이 CMOS로 형성되도록 각각의 소오스전극과 드레인전극을 연결하는 투명도전배선(67-1)(67-2)(67-3)을 형성한다.Referring to FIG. 6F, after forming the second insulating film on the entire surface, a photolithography process is performed to form contact holes exposing the source /
도 7A부터 도 7B는 CMOS 구조에 적용되는 본 발명의 TFT에서, P형 TFT의 경우, 고농도 n형 이온 영역인 소오스 및 드레인 영역이 고농도의 p형 이온도핑 공정을 진행하는 과정에서 카운터 도핑됨으로써, 투명도전배선층과의 접촉저항이 약화되는 것을 방지하기 위하여 제안된 구조이다. 도 6A부터 도 6E에 보인 바와 같은 공정을 거친 결과의 기판에 이후의 공정을 다음과 같이 진행한다.7A to 7B show that in the TFT of the present invention applied to a CMOS structure, in the case of a P-type TFT, the source and drain regions, which are high concentration n-type ion regions, are counter-doped in the process of performing a high concentration p-type ion doping process, It is a proposed structure to prevent the contact resistance with the transparent conductive wiring layer from being weakened. Subsequent processes are carried out on the resulting substrate as shown in Figs. 6A to 6E as follows.
도 7A를 참조하면, 전면에 제2 절연막(46)을 형성한 후, 사진식각공정을 진행하여 소오스/드레인 영역(62S)(62S')(62D)(62D')을 노출시키는 콘택홀을 형성한다. 이어서, 식각된 제2 절연막(46)을 마스크로하여 소오스/드레인 영역의 노출된 부분을 제거하여 하단에 있는 소오스/드레인 전극(61S)(61S')(61D)(61D')의 일부를 노출시킨다. 소오스/드레인 영역의 제거된 부분은 초기에는 고농도의 n형 이온영역이었으나, p형 이온을 고농도로 도핑하는 과정에서 카운터 도핑된 부분으로 이온의 농도가 감소된 부분이다.Referring to FIG. 7A, after forming the second insulating
도 7B를 참조하면, 전면에 투명도전층을 형성한 후, 사진식각공정을 실시하여 n형 TFT과 p형 TFT이 CMOS로 형성되도록 각각의 소오스전극과 드레인전극을 연결하는 투명도전배선(67-1)(67-2)(67-3)을 형성한다. 이때, 투명도전배선은 카운터도핑되어 이온농도가 저하된 소오스/드레인 영역이 아닌, 소오스/드레인 전극에 직접 연결되기 때문에 접촉저항이 비교적 양호하다.Referring to FIG. 7B, after the transparent conductive layer is formed on the front surface, a photolithography process is performed to connect the respective source and drain electrodes to form n-type and p-type TFTs in CMOS. 67-2 and 67-3. In this case, since the transparent conductive wiring is directly connected to the source / drain electrodes, rather than the source / drain region where the ion concentration is reduced by counter doping, the contact resistance is relatively good.
상술한 본 발명을 동일기판에 화소부와 회로부를 동시에 형성하는 액정표시장치에 적용할 경우, 그 제조공정은 다음과 같다. 다음에서 설명되는 본 발명의 실시예는 화소부 TFT를 n형으로 형성한 것을 예를 들어 설명한 것이다.When the present invention described above is applied to a liquid crystal display device which simultaneously forms a pixel portion and a circuit portion on the same substrate, the manufacturing process is as follows. The embodiment of the present invention described below is an example in which the pixel portion TFT is formed to be n type.
도 8A를 참조하면, 도 5A및 도 6A 내지 도 5C 및 도 6C를 참조하여 설명한 바와 같이, 화소부와 회로부가 정의된 절연기판(100) 상에 소오스/드레인 전극 (41S)(61S) (61') (41D) (61D) (61D'), 소오스/드레인 영역 (42S) (62S) (62S')(42D)(62D) (62D'), 활성층 (43) (63) (63'), 게이트절연막 (44) (64) (64'), 및 게이트 전극 (45) (65) (65')을 각각 형성한다.Referring to Fig. 8A, as described with reference to Figs. 5A and 6A to 5C and 6C, the source /
이어서, 전면에 저농도 n형 이온을 사용하는 이온도핑 공정을 실시하여 노출된 활성층에 n형 이온을 저농도로 도핑한다. (도면 부호 43L, 63L, 63L'은 이 과정에서 형성된 저농도의 n형 이온 영역이다) 이때, 화소부의 TFT과 회로부의 n형 TFT의 저농도의 n형 이온 영역은 엘디디 영역(43L)(63L)으로 사용된다.Subsequently, an ion doping process using low concentration n-type ions is performed on the entire surface, and the exposed active layer is doped at low concentration. (The
도 8B를 참조하면, 회로부의 P형 TFT를 노출하는 감광막패턴(PR)을 형성한 후, 전면에 고농도 p형 이온을 사용하는 이온도핑공정을 실시하여 p형 TFT의 활성층(63')의 노출된 부분 즉, 이전공정에서 저농도의 n형 이온으로 도핑된 부분은 카운터 도핑되어 고농도의 p형 이온영역(63H)으로 전환한다.Referring to FIG. 8B, after forming the photosensitive film pattern PR for exposing the P-type TFT of the circuit portion, an ion doping process using high concentration p-type ions is performed on the entire surface to expose the active layer 63 'of the p-type TFT. In other words, the portion doped with a low concentration of n-type ions in the previous process is counter-doped to convert into a high concentration of p-
도 8C를 참조하면, 전면에 제2 절연막을 형성한 후, 사진식각공정을 진행하여 화소부의 드레인 영역(42D)과 회로부의 소오스/드레인 영역(62S)(62S')(62D)(62D')을 노출시키는 콘택홀을 형성한다. 이어서, 전면에 투명도전층을 형성한 후, 사진식각 공정을 실시하여 화소부의 드레인 영역에 연결되는 화소전극(47)을 형성하고, 회로부는 n형 TFT와 p형 TFT가 CMOS 구조를 이루도록 각각의 소오스전극과 드레인전극을 연결하는 투명도전배선(67-1)(67-2)(67-3)을 형성한다.Referring to FIG. 8C, after the second insulating film is formed on the entire surface, a photolithography process is performed, so that the
이때, 언급한 바와 같이, P형 박막트랜지스에서 고농도 n형 이온 영역인 소오스 및 드레인 영역(61S')(61D')이 고농도 p형 이온으로 도핑되는 과정(도 8B 참조)에서 카운터 도핑됨으로써, 투명도전배선층과의 접촉저항이 약화되는 것을 방지하기 위하여 카운터 도핑되는 부분을 제거하여 도 9에 보인 바와 같이, 투명도전배선이 직접 소오스/드레인 전극에 연결되도록 할 수 있다.At this time, as mentioned, the source and
본 발명은 소오스/드레인 전극과 접촉저항이 적도록 소오스/드레인 영역을 고농도 불순물을 도핑하여 형성하되, 하나의 감광막패턴을 사용하여 소오스/드레인 영역과 소오스/드레인 전극을 형성함으로써, 제조공정을 단순화할 수 있다.In the present invention, the source / drain regions are formed by doping a high concentration of impurities so as to have low contact resistance with the source / drain electrodes, and the source / drain regions and the source / drain electrodes are formed using one photosensitive film pattern, thereby simplifying the manufacturing process. can do.
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