JP3453776B2 - The method for manufacturing an active matrix substrate - Google Patents

The method for manufacturing an active matrix substrate

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【発明の詳細な説明】 【0001】 【産業上の利用分野】本発明は、TFT(Thin Film Tr Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention is, TFT (Thin Film Tr
ansistor)により形成される周辺回路内蔵型のアクティブマトリックス基板とその製造方法に関する。 Ansistor) active matrix substrate of the peripheral circuit built-in formed by the method for manufacturing the same. 【0002】 【従来の技術】従来、多結晶シリコン膜を用いたTFT [0002] Conventionally, TFT using polycrystalline silicon film
はその電気的特性の良さを活かして、周辺回路内蔵型のアクティブマトリックス基板に利用されてきた。 Is taking advantage of the merit of its electrical properties, it has been utilized in an active matrix substrate of the peripheral circuit built-in. 特にビューファインダ用などの小型の液晶パネルでは、微細ピッチの端子接続に関わる実装上の問題から周辺回路内蔵型のアクティブマトリックス基板が必須になっている。 Especially in small-sized liquid crystal panel such as a viewfinder, an active matrix substrate of the peripheral circuit built-in is in the essential from implementation issues related to the fine pitch terminal connection.
一方、多結晶シリコンTFTはオフ電流が比較的大きく、画素電極に書き込まれた電荷の保持が困難である。 On the other hand, the polycrystalline silicon TFT is turned off current is relatively large, it is difficult to retain the charge written in the pixel electrode.
従って、パネルの表示品質を確保するため様々な工夫がなされてきた。 Therefore, various devices have been made to ensure the display quality of the panel. このための手段として最近注目されているのが、オフセットゲート構造やLDD(Lightly Dope What is attracting attention recently as a means for this is offset gate structure or LDD (Lightly Dope
d Drain)構造のTFTである。 Is a TFT of d Drain) structure. 前記両構造とも、基本的にはゲート電極とソース・ドレイン領域を形成する高濃度不純物領域の間に僅かな距離がある点で共通である。 Both the both structures, are basically the same in that there is a small distance between the high concentration impurity region to form the gate electrode and the source and drain regions. これらの構造は前記距離のおかげでドレイン端での電界の集中を緩和できるので、オフ電流を十分なレベルまで下げることが出きる。 These structures can alleviate the concentration of electric field at the drain end, thanks to the distance, as possible out to lower the off current to a sufficient level. 【0003】 【発明が解決しようとする課題】オフセットゲート構造やLDD構造を形成するためには、前述したようにゲート電極とソース・ドレイン領域を形成する高濃度不純物領域との間に何らかの距離が必要であり、その製造方法が問題となる。 In order to form an offset gate structure or LDD structure The object of the invention is to solve the above-is some distance between the high concentration impurity region to form the gate electrode and the source and drain regions as described above is required, the manufacturing method becomes a problem. 多結晶シリコンTFTでは多結晶シリコン中の不純物の拡散係数が大きいため、前記距離は1乃至2μm程度が望ましい。 Since the diffusion coefficient of the impurity in the polycrystalline silicon TFT in the polycrystalline silicon is large, the distance is about 1 to 2μm is desirable. この程度の距離を得る方法として一般的にはオーバエッチ法が用いられる。 In general, over-etch method is used as a method of obtaining the distance of this degree. 例えば、 For example,
ゲート電極をレジストをマスクとしてエッチングし、次にゲート電極とレジストをマスクとしてソース・ドレイン形成のため高濃度不純物イオン打ち込みを行い、次にレジストをマスクとしてゲート電極をオーバエッチする。 The gate electrode is etched using the resist as a mask, and then subjected to implantation high concentration impurity ions for the source and drain forming the gate electrode and a resist as a mask, then the gate electrode is over-etched using the resist as a mask. ソース・ドレインの高濃度不純物領域は、基本的には前記イオン打ち込み時のマスクで決定される。 The high concentration impurity regions of the source and drain, is basically determined by the mask at the time of implantation the ion. 正確にはイオン打ち込み後に行われる活性化のための熱処理により、前記高濃度不純物領域は拡散により1μm程度大きくなる。 The heat treatment for precisely activation performed after ion implantation, the high concentration impurity region 1μm approximately greater by diffusion. しかし、ゲート電極のオーバエッチ量を前記拡散を考慮にいれて十分大きくすれば、オフセット構造を形成することができる。 However, if the over-etch amount of the gate electrode sufficiently large been taking into account the diffusion, it is possible to form the offset structure. また、オーバエッチ後レジストを除去し、次にゲート電極をマスクとして低濃度の不純物イオン打ち込みを行えばLDD構造を得ることができる。 Further, it is possible to remove the overetch after the resist to obtain an LDD structure if then performing a low concentration impurity ion implantation of the gate electrode as a mask. 【0004】しかしながら、オーバエッチによる前述のオフセット構造やLDD構造の形成では、チャネル長を精確に制御するのが難しいと云う問題がある。 However, the formation of the aforementioned offset structure or an LDD structure by overetch, there is a problem that it difficult to accurately control the channel length. 例えば、 For example,
ゲート電極材料を多結晶シリコンとする場合、エッチングは通常プラズマエッチングで行われる。 If the gate electrode material and the polycrystalline silicon, the etching is performed in normal plasma etching. 標準的なエッチングではプラズマの発光強度の変化からエッチング終点を知ることが出来るが、オーバエッチでは既にエッチングが完了しており、プラズマの発光強度の変化からはオーバエッチの終点を知ることが出来ない。 Although the standard etching can know the etching end point from the change of the emission intensity of the plasma, the overetch has already been etched is completed, it is impossible to know the end point of the over-etch from the change of the emission intensity of the plasma . また、エッチング装置は使用状況により微妙にエッチングレートが変化するものであり、オーバエッチ量を高精度で制御することが難しい。 Further, the etching apparatus are those slightly etching rate depending on usage varies, it is difficult to control the over-etch amount with high accuracy. ゲート電極の幅即ちゲート長やオフセット長のばらつきはTFTの電気的特性のばらつきとなる。 Variations in the width or the gate length and the offset length of the gate electrode becomes a variation in electric characteristics of the TFT. 特に、TFTのオン電流はこれらの長さに大きく依存する。 In particular, the on-current of the TFT greatly depends on their length. 【0005】CMOS方式の周辺回路内蔵型のアクティブマトリックス基板では、TFTの種類が周辺回路を構成するPチャネル型TFTとNチャネル型TFT及び画素TFTを構成するNチャネル型TFTの3種類ある。 [0005] In the active matrix substrate of the peripheral circuit built-in CMOS systems are three N-channel TFT constituting the P-channel type TFT and N channel TFT and pixel TFT type TFT constitute the peripheral circuit.
オフ電流を制御したいのは画素TFTであり、周辺回路を構成するTFTではオン電流を大きくし、なお且つ均一な特性にしたいと云う一般的要請がある。 I want to control the off-current is a pixel TFT, a larger on-the TFT current constituting a peripheral circuit, there is still a general requirement to be the referred to and uniform characteristics. 標準的なT Standard T
FTの製造工程では、前記3種類のTFTともオーバエッチされることになり、前述したようにTFT特性のばらつきが生じることになる。 The FT of the manufacturing process results in the three TFT also be over-etched, so that the variation of the TFT characteristics, as described above occurs. 【0006】図2は従来のアクティブマトリックス基板において、画素TFTを標準的なオフセット構造で製造するプロセスのTFT断面図を示したものである。 [0006] Figure 2 is in the conventional active matrix substrate, there is shown a TFT sectional view of a process for manufacturing a pixel TFT in a standard offset structure. 図2 Figure 2
において、絶縁基板上に上記3種類のTFTが形成される。 In the above three TFT is formed on an insulating substrate. 206、208、210は夫々Nチャネル型の画素TFT、周辺回路を構成するNチャネル型TFTとPチャネル型TFTのソース、ドレイン及びチャネルとなる半導体層である。 206, 208, 210 are N-channel type TFT and the source of P-channel type TFT constituting each N-channel type pixel TFT, the peripheral circuit, a semiconductor layer to be a drain, and a channel. 図2(a)において、ゲート絶縁膜2 2 (a), the gate insulating film 2
11を形成した後ゲート電極212をレジストマスク2 11 a resist mask 2 a gate electrode 212 after forming the
13によりパタンニングし、該レジストを残したままN 13 by and path tanning, leaving the resist N
チャネルTFTのソース・ドレイン形成のための高濃度リンイオン打ち込み214を行う。 Performing high-concentration phosphorus ions implantation 214 for source and drain formation of channel TFT. 次に図2(b)に示すように前記レジスト213をマスクとしてゲート電極を片側1乃至2μmオーバエッチし、ゲート電極212 Then the gate electrode side 1 to 2μm overetch as a mask the resist 213 as shown in FIG. 2 (b), the gate electrode 212
A、212B、212Cを得る。 A, 212B, and 212C obtain. パタン設計上のゲート電極寸法は図2(a)に示すゲート電極212に反映される事になるが、最終的なゲート電極寸法は前記212 The gate electrode dimensions on the pattern design is to be reflected in the gate electrode 212 shown in FIG. 2 (a), the final gate electrode dimensions the 212
A、212B、212Cで決定される事になる。 A, 212B, will be determined at 212C. 即ち、 In other words,
ゲート電極寸法は前記オーバエッチ量に依存する事になる。 The gate electrode size will be dependent on the overetch amount. ここで問題となるのが、前記オーバエッチは前述したようにエッチング終点の検出ができないために、オーバエッチ量がばらつき、従って、ゲート寸法がばらつく事があることである。 Here The problem is, the over-etch in order to not be detected in the etching end point as described above, variation overetch amount, therefore, is that there be a gate size varies. 次に図2(c)において不要になった前記レジスト213を除去した後、2種類のNチャネル型TFTをレジスト215でマスクし、Pチャネル型TFTのソース・ドレイン形成のための高濃度ボロンイオン打ち込み216を行う。 Then after removing the resist 213 which has become unnecessary in FIG 2 (c), 2 types of N-channel type TFT is masked with resist 215, high concentration boron ions for the source and drain formation of the P-channel type TFT implantation 216 is performed. ボロンイオンの量を前記リンイオンの量より多くすれば、210にはP型のソース209およびドレイン209'を形成できる。 If the amount of boron ions greater than the amount of the phosphorus ions, the 210 can form the source 209 and drain 209 of the P-type '. ここまでの工程において、画素及び周辺回路を構成するNチャネル型TFTはオフセットゲート型TFTとなり、Pチャネル型TFTは標準的なセルフアライン型TFTとなる。 In the steps so far, N-channel TFT constituting the pixel and peripheral circuit becomes an offset gate type TFT, and the P-channel type TFT becomes a standard self-aligned TFT. 画素TFTでは所望の低いオフ電流を得られるが、 In the pixel TFT is obtained the desired low off current,
周辺回路を構成するNチャネル型TFTではオフセットゲート構造のため、十分なオン電流が得られない場合がある。 For N-channel type TFT in the offset gate structure constituting the peripheral circuit, a sufficient ON current can not be obtained. この場合は図2(c)に続いて、不要となったレジスト215を除去し、さらに画素TFTとPチャネル型TFTをレジストでマスクし、リンイオン打ち込みを行えば周辺回路を構成するNチャネル型TFTを標準的なセルフアライン型TFTとすることができる。 In this case followed in FIG. 2 (c), removing the resist 215 which has become unnecessary, N-channel type TFT further masks the pixel TFT and a P-channel type TFT with the resist, forming a peripheral circuit by performing implantation phosphorus ions it can be a standard self-aligned TFT and. また、 Also,
画素TFTをLDD構造としたい場合は、さらに前記不要となったレジストを除去し、比較的低濃度のリンイオン打ち込みを行えば良い。 If you want a pixel TFT and the LDD structure, further wherein removing the no longer needed resist, may be performed relatively low concentration of phosphorus ion implantation. 【0007】以上に示したように、従来技術ではアクティブマトリックス基板の周辺回路を構成するTFTのゲートもオーバエッチされことになり、TFTの電気特性のばらつきを避けることが出来ない。 [0007] As described above, the gate of the prior art constitutes a peripheral circuit for an active matrix substrate TFT becomes to be over-etched, it is impossible to avoid variation in electrical characteristics of the TFT. また、TFTのパタン設計ではゲートのオーバエッチを考慮して寸法を決めなければならないと云う問題もある。 In addition, there is also a problem that must be dimensioned taking into account the over-etch of the gate in the pattern design of the TFT. 【0008】従って、本発明の目的は前述の問題点を解決し、画素TFTのオフ電流を十分低くし、且つ周辺回路を構成するTFTは均一な電気的特性が得られるアクティブマトリックス基板とその製造方法を提案することにある。 Accordingly, the objective is to solve the problems described above, the OFF current of the pixel TFT is sufficiently low and TFT constituting a peripheral circuit active matrix substrate uniform electrical characteristics can be obtained and their preparation of the present invention It is to propose a method. 【0009】 【課題を解決するための手段】本発明のアクティブマトリックス基板の製造方法は、絶縁基板上にシリコン薄膜を形成する工程と、ゲート絶縁膜を形成する工程と、画素TFTを構成するNチャネル型、周辺回路を構成するNチャネル型およびPチャネル型のTFTのゲート電極を形成する工程と、前記ゲート電極を形成する為のレジストを残したまま、前記周辺回路を構成するNチャネル型およびPチャネル型のTFT形成予定領域上にレジストを形成する工程と、前記画素TFTのゲート電極とその上に残されたレジストをマスクとして高濃度のN型不純物のイオン打ち込みを行って前記画素TFTのソース・ドレインを形成する工程と、前記画素TFTのゲート電極上に残されたレジストを用い、前記画素TFTのゲート The preparation method of the active matrix substrate of the present invention, in order to solve the problems] constitutes a step of forming a silicon thin film on an insulating substrate, forming a gate insulating film, the pixel TFT N channel type, forming a gate electrode of the N-channel type and P channel type constituting a peripheral circuit TFT, while leaving the resist for forming the gate electrode, the N-channel type constituting the peripheral circuit and forming a resist on the P-channel type TFT forming scheduled region, the high concentration N-type impurity resist left and on its gate electrode of the pixel TFT as a mask ion implantation of performing with the pixel TFT using a step of forming a source and drain, the resist left on the gate electrode of the pixel TFT, the gate of the pixel TFT 電極をオーバエッチして前記画素TFTのゲート長を短くする工程と、前記画素TFTのゲート電極上に残されたレジストと前記周辺回路を構成するNチャネル型およびPチャネル型のTFT形成予定領域上のレジストを除去する工程と、前記周辺回路を構成するNチャネル型のTFTのゲート電極をマスクとして高濃度のN型不純物のイオン打ち込みを行って前記周辺回路を構成するNチャネル型のTFTのソース・ドレインを形成すると共に、前記周辺回路を構成するPチャネル型のTFTのゲート電極をマスクとして高濃度のP型不純物のイオン打ち込みを行って前記周辺回路を構成するPチャネル型のTFTのソース・ドレインを形成する工程と、を含むことを特徴とする。 A step of electrodes and overetch to shorten the gate length of the pixel TFT, the pixel N-channel and P-channel type TFT to be formed on the region constituting the resist and the peripheral circuit left on the gate electrode of the TFT process and the source of N-channel type TFT constituting the peripheral circuit of the gate electrode of the N-channel TFT constituting the peripheral circuit performing a high concentration of N-type impurity ion implantation as a mask for removing the resist and drain to form a source-P-channel TFT constituting the peripheral circuit of the gate electrode of the P-channel type TFT constituting the peripheral circuit performing high-concentration P-type impurity ion implantation as a mask characterized in that it comprises a step of forming a drain, a. 【0010】さらに、本発明のアクティブマトリックス基板の製造方法は、絶縁基板上にシリコン薄膜を形成する工程と、ゲート絶縁膜を形成する工程と、画素TFT Furthermore, the production method of the active matrix substrate of the present invention includes the steps of forming a silicon thin film on an insulating substrate, forming a gate insulating film, the pixel TFT
を構成するNチャネル型、周辺回路を構成するNチャネル型およびPチャネル型のTFTのゲート電極を形成する工程と、前記ゲート電極を形成する為のレジストを残したまま、前記周辺回路を構成するNチャネル型およびPチャネル型のTFT形成予定領域上にレジストを形成する工程と、前記画素TFTのゲート電極とその上に残されたレジストをマスクとして高濃度のN型不純物のイオン打ち込みを行って前記画素TFTのソース・ドレインを形成する工程と、前記画素TFTのゲート電極上に残されたレジストを用い、前記画素TFTのゲート電極をオーバエッチして前記画素TFTのゲート長を短くする工程と、前記画素TFTのゲート電極上に残されたレジストと前記周辺回路を構成するNチャネル型およびP N-channel type constituting a step of forming a gate electrode of the N-channel type and P channel type TFT constituting the peripheral circuit, while leaving the resist for forming the gate electrode, constituting the peripheral circuit performing a step of forming an N-channel type and resist to the P-channel type TFT to be formed on the region, the high concentration of N-type impurity ion implantation resist left and on its gate electrode of the pixel TFT as a mask forming a source and drain of the pixel TFT, a step of using the remaining resist on the gate electrode, to shorten the gate length of the pixel TFT to overetch the gate electrode of the pixel TFT of the pixel TFT , N-channel type and P forming the resist and the peripheral circuit left on the gate electrode of said pixel TFT
チャネル型のTFT形成予定領域上のレジストを除去する工程と、前記周辺回路を構成するNチャネル型のTF Removing the resist on the channel type TFT forming region, the N-channel type constituting the peripheral circuit TF
Tのゲート電極をマスクとして高濃度のN型不純物のイオン打ち込みを行って前記周辺回路を構成するNチャネル型のTFTのソース・ドレインを形成すると共に、前記周辺回路を構成するPチャネル型のTFTのゲート電極をマスクとして高濃度のP型不純物のイオン打ち込みを行って前記周辺回路を構成するPチャネル型のTFT T together with the gate electrode as a mask by performing a high-concentration N-type impurity ion implantation to form the source and drain of N-channel type TFT constituting the peripheral circuit of, P-channel type TFT constituting the peripheral circuit P-channel type TFT constituting the peripheral circuit of the gate electrode by performing a high-concentration P-type impurity ion implantation as a mask
のソース・ドレインを形成する工程と、低濃度のN型不純物のイオン打ち込みを行って前記画素TFTのLDD Forming a source and drain of, LDD of the pixel TFT performs a low concentration N-type impurity ion implantation
領域を形成する工程と、を含むことを特徴とする。 Characterized in that it comprises a step of forming a region. 【0011】本発明のアクティブマトリックス基板は、 [0011] active matrix substrate of the present invention,
絶縁基板上に形成される周辺回路内蔵型のアクティブマトリックス基板において、画素TFTはオフセット型またはLDD型のNチャネル型TFT、周辺回路を構成するNチャネル型TFTとPチャネル型TFTはセルフアライン型のTFTで構成されていることを特徴とする。 In the active matrix substrate of the peripheral circuit built-in which is formed on an insulating substrate, pixel TFT-offset or LDD type N-channel type TFT, N-channel type TFT and the P-channel TFT constituting the peripheral circuit of the self-aligned characterized in that it consists of a TFT.
上記のように、画素TFTをオフセット型またはLDD As described above, the offset type or LDD pixel TFT
構造とすることにより、画素TFTのリーク電流を低減できるので、画素電極に書き込まれた電荷の保持特性が改善される。 With the structure, since it is possible to reduce the leakage current of the pixel TFT, the charge holding characteristic written in the pixel electrode is improved. さらに、画素TFTはオフセット型またはLDD構造であるのに対して、周辺回路を構成するTF Further, while the pixel TFT is an offset type or LDD structure, TF constituting the peripheral circuit
Tは標準的なセルフアライン構造にする事が出来るので、周辺回路は高速で動作できることになる。 Since T can be to a standard self-aligned structure, the peripheral circuit will be capable of operating at high speed. 【0012】 【実施例】以下に本発明を実施例に基づき説明する。 [0012] EXAMPLES Hereinafter, based on the present invention embodiment will be described. 図1は本発明の実施例であり、アクティブマトリックス基板を構成する3種類のTFTの断面図を示す。 Figure 1 shows an embodiment of the present invention, showing a sectional view of a three TFT constituting the active matrix substrate. 本発明のポイントがTFTのソース、ドレイン、チャネル、ゲートの相対位置関係にあるため、本実施例に示すTFTの断面図はこれらの要素部分だけを示している。 Point source of the TFT of the present invention, drain, channel, because of the relative positional relationship of the gate, cross-sectional view of the TFT shown in this embodiment shows only those component parts. 図1において、透明絶縁基板101の上に3種類のTFTがあり、TFT−Aは画素TFTでNチャネル型TFTでオフセットゲート型、TFT−BとTFT−Cはアクティブマトリックス基板の周辺回路を構成するTFTで夫々非オフセットゲート型のNチャネル型TFTとPチャネル型のTFTである。 In Figure 1, there are three types of TFT on a transparent insulating substrate 101, TFT-A is offset gate type N-channel type TFT in the pixel TFT, TFT-B and TFT-C is configured a peripheral circuit for an active matrix substrate husband to TFT people are non-offset gate type N-channel type TFT and the P-channel of the TFT. TFT−AはN +高濃度不純物領域105、105'のソース・ドレイン、チャネル領域106、ゲート絶縁膜111、ゲート電極112から構成される。 TFT-A is N + source and drain of the high concentration impurity regions 105, 105 ', a channel region 106, a gate insulating film 111, and a gate electrode 112. チャネル領域106の長さはゲート電極11 Length of the channel region 106 is a gate electrode 11
2の幅より長く、所謂オフセットゲート構造をなす。 Longer than second width, forming a so-called offset gate structure. T
FT−Bは非オフセットゲート構造、即ち標準的なセルフアライン構造のNチャネル型TFTであり、107、 FT-B is non-offset gate structure, that is, N-channel type TFT of a standard self-aligned structure, 107,
107'がN +高濃度不純物領域のソース・ドレイン、 Drain 107 'is N + high concentration impurity region,
TFT−Cは標準的なセルフアライン構造のPチャネル型TFTであり、109、109'がP +高濃度不純物領域のソース・ドレインである。 TFT-C is a P-channel type TFT of a standard self-aligned structure, 109, 109 'is the source and the drain of the P + high concentration impurity region. 画素TFT−Aはオフセットゲート型TFTのためオフ電流が小さく、周辺回路を構成するTFT−B及びTFT−Cは標準的なセルフアライン構造であり大きなオン電流を得ることができる。 Pixel TFT-A has a small off current for offset gate type TFT, TFT-B and TFT-C constituting a peripheral circuit it is possible to obtain a large on-current is a standard self-aligned structure. 即ち、画素電極に書き込まれた電荷は十分保持され、周辺回路は高速で動作できることになる。 That is, the charge written in the pixel electrode is sufficiently maintained, the peripheral circuit will be capable of operating at high speed. また、詳細は後述するが、周辺回路を構成する本発明によるTF Further details will be described later, TF according to the invention which constitutes a peripheral circuit
Tは、ゲート電極形成においてエッチング終点を検出可能な方法で加工できるため、電気的特性の均一性に優れている。 T is, because it can process the etching end point with a detectable manner in the gate electrode formation is excellent in uniformity of electrical characteristics. 従って、このようなTFTで構成されるアクティブマトリックス基板は高精細で高品質の液晶表示を可能とする。 Thus, the active matrix substrate formed of such a TFT is to enable high-quality liquid crystal display of high definition. 【0013】次に本発明のアクティブマトリックス基板の製造方法を図3の実施例に基づき説明する。 [0013] will be described based on a method for manufacturing an active matrix substrate in the embodiment of FIG. 3 of the present invention. 図3 Figure 3
(a)において、306、308、310は夫々Nチャネル型の画素TFT、周辺回路を構成するNチャネル型TFTとPチャネル型TFTのソース、ドレイン及びチャネルとなる半導体層である。 In (a), 306, 308, 310 is a semiconductor layer to be the N-channel type TFT and the P-channel source TFT, drain and channel constituting each N-channel type pixel TFT, the peripheral circuit. 前記チャネル層を形成した後、ゲート絶縁膜311を形成し、次にゲート電極材料をデポし、ゲート電極312をフォトエッチングする。 After forming the channel layer, a gate insulating film 311, then a gate electrode material deposition and photo-etching the gate electrode 312. ゲート電極材料を多結晶シリコンとすれば、エッチングはCF 4プラズマによるドライエッチングにより、 If the gate electrode material and the polycrystalline silicon, the etching is dry etching with CF 4 plasma,
エッチング終点を確認し精確に寸法制御することができる。 Check the etching end point can be accurately dimensional control. 次に図3(b)に示すようにゲート電極をエッチングしたレジスト313を残したまま、周辺回路を構成するTFTをさらに別なレジスト315でマスクし、画素TFTであるNチャネル型TFTのソース・ドレイン形成のための高濃度リンイオン打ち込み314を行う。 Then leaving the resist 313 a gate electrode is etched as shown in FIG. 3 (b), masked with still another resist 315 a TFT constituting a peripheral circuit, the source of N-channel type TFT is a pixel TFT performing high-concentration phosphorus ions implantation 314 for drain formation. 次に図3(c)に示すように前記レジスト313及び31 Then the As shown in FIG. 3 (c) the resist 313 and 31
5をマスクとしてゲート電極を片側1乃至2μmオーバエッチし、ゲート電極312Aを得る。 5 gate electrode side 1 to 2μm overetch as a mask, to obtain a gate electrode 312A. この時周辺回路を構成するTFTはレジスト315によりマスクされているため、これらTFTのチャネル長を決めるゲート寸法は何等の影響も受けない。 At this time TFT constituting the peripheral circuits because it is masked by a resist 315, gate dimension which determines the channel length of TFT is not affected by the all. 従って、前記ゲート寸法は図3(a)に示すエッチングにより精確に決まる。 Therefore, the gate size is determined accurately by etching as shown in FIG. 3 (a). 一方、画素TFTのゲートは前記オーバエッチによる寸法減少により、オフセット構造となる。 On the other hand, the gate of the pixel TFT by size reduction by the overetch, the offset structure. 次に図4(a)において不要になった前記レジスト313及び315を除去した後、Nチャネル型TFTをレジスト317でマスクし、Pチャネル型TFTのソース・ドレイン形成のための高濃度ボロンイオン打ち込み318を行う。 Then after removing the resist 313 and 315 are no longer needed in FIG. 4 (a), masking the N-channel type TFT with the resist 317, implanted high concentration boron ions for the source and drain formation of the P-channel type TFT 318 carried out. 次に図4(b)に示すように、前記不要になったレジスト31 Next, as shown in FIG. 4 (b), the resist 31 becomes the unnecessary
7を除去し、新たなレジスト319で画素TFTと周辺回路を構成するPチャネル型TFTをマスクし、高濃度のリンイオン打ち込み320により周辺回路を構成するNチャネル型TFTのソース307、ドレイン307' 7 is removed, masking the P-channel TFT constituting the pixel TFT and the peripheral circuit in a new resist 319, the source 307 of the N-channel TFT constituting the peripheral circuit by the high concentration of phosphorus ions implanted 320, the drain 307 '
を形成する。 To form. ここまでの工程において、画素TFTはオフセットゲート型TFTとなり、周辺回路を構成するN In the steps so far, pixel TFT constituting the offset gate type TFT, and the peripheral circuit N
チャネル型TFTおよびPチャネル型TFTは標準的なセルフアライン型TFTとなる。 Channel type TFT and P-channel type TFT is a standard self-aligned TFT. さらに画素TFTをL Further, the pixel TFT L
DD構造としたい場合は、図4(b)に続いて不要となったレジスト319を除去し、次に比較的低濃度のリンイオン打ち込みを行えば良い。 If you want a DD structure, removing the resist 319 which has become unnecessary subsequent to FIG. 4 (b), the following may be performed relatively low concentration of phosphorus ion implantation. 【0014】 【発明の効果】以上説明したように、本発明によれば画素TFTをオフセット構造に、周辺回路を構成するTF [0014] As described above, according to the present invention, a pixel TFT to offset structure according to the present invention, constituting the peripheral circuit TF
Tは標準的なセルフアライン構造にする事が出来るので、画素電極に書き込まれた電荷は十分保持され、周辺回路は高速で動作できることになる。 Since T may be to standard self-aligned structure, the charge written in the pixel electrode is sufficiently maintained, the peripheral circuit will be capable of operating at high speed. また、周辺回路を構成するTFTのゲート長をパタン設計値を反映した値に高精度で均一に決定できるため、電気的特性の均一性に優れたTFTを得ることができる。 Further, since it uniformly determined with high precision gate length of the TFT constituting the peripheral circuit to a value which reflects the pattern design values, it is possible to obtain excellent TFT uniformity of electrical characteristics. 従って、このようなTFTで構成されるアクティブマトリックス基板は高精細で高品質の液晶表示を可能とする。 Thus, the active matrix substrate formed of such a TFT is to enable high-quality liquid crystal display of high definition.

【図面の簡単な説明】 【図1】本発明によるアクティブマトリックス基板を構成するTFTの断面図。 Sectional view of a TFT constituting the active matrix substrate according BRIEF DESCRIPTION OF THE DRAWINGS [Figure 1] present invention. 【図2】従来技術によるアクティブマトリックス基板の製造方法を示す断面図。 2 is a cross-sectional view showing a method for manufacturing an active matrix substrate according to the prior art. 【図3】本発明によるアクティブマトリックス基板の製造方法を示す第1の断面図。 First cross-sectional views showing a manufacturing method of the active matrix substrate according to the present invention; FIG. 【図4】本発明によるアクティブマトリックス基板の製造方法を示す第2の断面図。 Second cross-sectional views showing a manufacturing method of the active matrix substrate according to the present invention; FIG. 【符号の説明】 101,201,301 ガラス基板105,107,109,205,207,209,305,307,309 ソース、ドレイン111,211,311 ゲート絶縁膜112,212,312 ゲート電極213,215,313,315,317,319 フォトレジスト [DESCRIPTION OF SYMBOLS] 101, 201, 301 glass substrate 105,107,109,205,207,209,305,307,309 source, drain 111, 211, 311 a gate insulating film 112, 212, 312 gate electrode 213,215,313,315,317,319 photoresist

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl. 7 ,DB名) G02F 1/1368 H01L 29/78 ────────────────────────────────────────────────── ─── of the front page continued (58) investigated the field (Int.Cl. 7, DB name) G02F 1/1368 H01L 29/78

Claims (1)

  1. (57)【特許請求の範囲】 【請求項1】 絶縁基板上にシリコン薄膜を形成する工程と、ゲート絶縁膜を形成する工程と、画素TFTを構成するNチャネル型、周辺回路を構成するNチャネル型およびPチャネル型のTFTのゲート電極を形成する工程と、前記ゲート電極を形成する為のレジストを残したまま、前記周辺回路を構成するNチャネル型およびPチャネル型のTFT形成予定領域上にレジストを形成する工程と、前記画素TFTのゲート電極とその上に残されたレジストをマスクとして高濃度のN型不純物のイオン打ち込みを行って前記画素TFTのソース・ドレインを形成する工程と、前記画素TFTのゲート電極上に残されたレジストを用い、前記画素TFTのゲート電極をオーバエッチして前記画素TFTのゲート長を短くす (57) forming a silicon thin film to the Claims 1 insulating substrate, forming a step of forming a gate insulating film, N-channel type constituting the pixel TFT, the peripheral circuit N forming a gate electrode of the channel and P-channel TFT, and the said leaving the resist for forming a gate electrode, N-channel type constituting the peripheral circuit and P-channel type TFT to be formed on the region forming a step of forming a resist, a source and a drain of the pixel TFT resist left and on its gate electrode by performing a high-concentration N-type impurity ion implantation as a mask for the pixel TFT, the using a resist that is left on the gate electrode of the pixel TFT, to shorten the gate length of the pixel TFT and the gate electrode to overetch of the pixel TFT 工程と、前記画素TFTのゲート電極上に残されたレジストと前記周辺回路を構成するNチャネル型およびPチャネル型のTFT形成予定領域上のレジストを除去する工程と、前記周辺回路を構成するNチャネル型のTFTのゲート電極をマスクとして高濃度のN型不純物のイオン打ち込みを行って前記周辺回路を構成するNチャネル型のTFTのソース・ドレインを形成すると共に、前記周辺回路を構成するPチャネル型のTFTのゲート電極をマスクとして高濃度のP型不純物のイオン打ち込みを行って前記周辺回路を構成するPチャネル型のTFTのソース・ドレインを形成する工程と、を含むことを特徴とするアクティブマトリックス基板の製造方法。 A step, a step of removing the N-channel and P-channel type resist on the TFT forming region constituting a resist and the peripheral circuit left on the gate electrode of the pixel TFT, N constituting the peripheral circuit and forming a source and drain of the N channel type TFT that the gate electrode of the channel type TFT as masks performing high-concentration N-type impurity ion implantation for forming the peripheral circuit, P-channel constituting the peripheral circuit active, characterized in that it comprises a step of forming a source and drain of the P channel type TFT that the gate electrode of the type TFT as a mask by performing a high-concentration P-type impurity ion implantation for forming the peripheral circuit, the method of manufacturing a matrix substrate. 【請求項2】 絶縁基板上にシリコン薄膜を形成する工程と、ゲート絶縁膜を形成する工程と、画素TFTを構成するNチャネル型、周辺回路を構成するNチャネル型およびPチャネル型のTFTのゲート電極を形成する工程と、前記ゲート電極を形成する為のレジストを残したまま、前記周辺回路を構成するNチャネル型およびPチャネル型のTFT形成予定領域上にレジストを形成する工程と、前記画素TFTのゲート電極とその上に残されたレジストをマスクとして高濃度のN型不純物のイオン打ち込みを行って前記画素TFTのソース・ドレインを形成する工程と、前記画素TFTのゲート電極上に残されたレジストを用い、前記画素TFTのゲート電極をオーバエッチして前記画素TFTのゲート長を短くする工程と、前記画素TF 2. A process for forming a silicon thin film on an insulating substrate, forming a gate insulating film, the N-channel type constituting the pixel TFT, the N-channel and P-channel type TFT constituting the peripheral circuit forming a gate electrode, while leaving the resist for forming the gate electrode, and forming a resist on the N-channel and P-channel type TFT to be formed on a region forming the peripheral circuit, wherein forming a source and drain of the pixel TFT resist left thereon with the gate electrode of the pixel TFT performs high-concentration N-type impurity ion implantation as a mask, remaining on the gate electrode of said pixel TFT using the resist, the step of shortening the gate length of the pixel TFT to overetch the gate electrode of the pixel TFT, the pixel TF Tのゲート電極上に残されたレジストと前記周辺回路を構成するNチャネル型およびPチャネル型のTFT形成予定領域上のレジストを除去する工程と、前記周辺回路を構成するNチャネル型のTFTのゲート電極をマスクとして高濃度のN型不純物のイオン打ち込みを行って前記周辺回路を構成するNチャネル型のTFTのソース・ドレインを形成すると共に、前記周辺回路を構成するPチャネル型のTFTのゲート電極をマスクとして高濃度のP型不純物のイオン打ち込みを行って前記周辺回路を構成するPチャネル型のTFTのソース・ドレインを形成する工程と、低濃度のN型不純物のイオン打ち込みを行って前記画素TFTのLDD領域を形成する工程と、を含むことを特徴とするアクティブマトリックス基板の製造方法。 Removing the N-channel and P-channel type resist on the TFT forming region constituting a resist and the peripheral circuit left on the gate electrode T, then the N-channel TFT constituting the peripheral circuit with the gate electrode as a mask by performing a high-concentration N-type impurity ion implantation to form the source and drain of N-channel type TFT constituting the peripheral circuit, the gate of the P-channel type TFT constituting the peripheral circuit forming a source and drain of the P channel type TFT that electrodes by performing a high-concentration P-type impurity ion implantation as a mask constituting the peripheral circuit, the performing of the low-concentration N-type impurity ion implantation method for manufacturing an active matrix substrate which comprises forming a LDD region of the pixel TFT, a.
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