KR100311366B1 - 워치독타이머기능을갖는콘트롤러 - Google Patents

워치독타이머기능을갖는콘트롤러 Download PDF

Info

Publication number
KR100311366B1
KR100311366B1 KR1019940031491A KR19940031491A KR100311366B1 KR 100311366 B1 KR100311366 B1 KR 100311366B1 KR 1019940031491 A KR1019940031491 A KR 1019940031491A KR 19940031491 A KR19940031491 A KR 19940031491A KR 100311366 B1 KR100311366 B1 KR 100311366B1
Authority
KR
South Korea
Prior art keywords
register
address
timer
jump
loop
Prior art date
Application number
KR1019940031491A
Other languages
English (en)
Other versions
KR960018893A (ko
Inventor
심건
이형상
박병진
Original Assignee
구자홍
엘지전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 구자홍, 엘지전자주식회사 filed Critical 구자홍
Priority to KR1019940031491A priority Critical patent/KR100311366B1/ko
Publication of KR960018893A publication Critical patent/KR960018893A/ko
Application granted granted Critical
Publication of KR100311366B1 publication Critical patent/KR100311366B1/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0751—Error or fault detection not based on redundancy
    • G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
    • G06F11/0757—Error or fault detection not based on redundancy by exceeding limits by exceeding a time limit, i.e. time-out, e.g. watchdogs

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Debugging And Monitoring (AREA)

Abstract

본 발명은 워치독 타이머 기능을 갖는 콘트롤러에 관한 것으로, 종래에는 프로그래머는 프로그램의 흐름을 정확히 파악하여 각 프로그램의 사이클을 정확히 계산해서 타이머 레지스터 값이 로드 레지스터와 매치되기 전에 일일이 타이머 레지스터를 클리어시켜 주어야 함에 따라 프로그래머에게 부담을 줌과 아울러 그 프로그래머의 판단잘못으로 인하여 엉뚱하게 리셋이 걸리게 되는 점과, 프로그램상의 실행과정에서 이상이 생겨 워치독 타이머(WDT) 기능에 의하여 리셋이 걸린다 하더라도 그 원인에 대하여는 프로세서가 전혀 알지못하여 문제해결이 어려워진다.
따라서 본 발명은 프로그램 실행시에 이상이 생겼을때 리셋신호를 시스템으로 출력하여 주도록 함과 아울러 이상이 어디에서 발생했는지에 대한 어드레스를 출력하여 주어 빨리 복구가 가능하도록 하고, 높은 신뢰성이 요구되는 제품에 응용되도록 한다.

Description

워치독 타이머 기능을 갖는 콘트롤러
본 발명은 마이크로프로세서의 프로그램 수행시 어떤 외부적인 요인이나 프로그램 잘못으로 인하여 프로세서가 무한 루프(LOOP)에 빠져드는 것을 방지하기 위한 것으로, 특히 계속적인 프로그램 실행시 에러에 대한 반복적인 무한루프가 발생하게 되면 그 에러가 발생하는 어드레스와 발생상태를 알리는 디버그(DEBUG)모드를 갖춤으로써 에러원인을 찾아제거하도록 하여 쓸데없는 파워소비를 막도록 하는 워치독 타이머(WDT) 기능을 갖는 콘트롤러에 관한 것이다.
종래 워치독 타이머의 구성은 제 1 도에 도시된 바와같이 프로그래머가 로드(LOAD)한 값을 저장하고 있는 로드 레지스터(1)와, 매 머쉰사이클(machine cycle) 마다 증가하는 타이머 레지스터(2)와, 상기 로드 레지스터(1)와 타이머 레지스터(2)로 부터 입력되는 데이타를 비교하여 같으면 리셋(reset)신호를 출력하는 비교부(3)로 구성된다.
이와같이 구성원 종래의 기술에 대하여 살펴보면 다음과 같다.
프로그래머에 의한 로드한 값을 저장하고 있는 로드 레지스터(1)로 부터 데이타가 입력되고, 타이머 레지스터(2)로 부터 매 머쉰사이클 마다 증가하는 값을 출력하는 데이타가 입력되면 비교부(3)는 두 입력값을 비교하여 같으면 리셋신호를 출력한다.
즉, 상기 로드 레지스터(1)에 로드된 값까지 타이머 레지스터(2)가 카운트되면 내부적으로 리셋이 걸린다.
다시말하면, 워치독 타이머(WDT)에 의하여 리셋이 걸리는 것을 막기위해서는 타이머 레지스터(2)의 값이 로드 레지스터(1)의 값과 매치되지 않도록 주기적으로 상기 타이머 레지스터(2)의 값을 클리어시켜 주어야 한다. 그러면 프로세서가 전기적 노이즈나 파워 글리치등의 어떠한 외부적인 요인에 의하여 프로그램 카운터가엉뚱한 데로 뛰거나 또는 무한 루프에 빠졌을때 이를 해결해준다.
예를들면, 프로그래머가 워치독 타이머(WDT) 기능을 이용하고 있다면, 매 머쉰사이클마다 증가하고 있는 타이머 레지스터(2)가 로드 레지스터(1)에 넣어준 값과 매치되지 않도록 프로그램 중간중간에 주기적으로 타이머 레지스터(2)를 클리어시켜 준다.
이렇게 주기적으로 타이머 레지스터(2)를 클리어시켜 주는것은 프로그래머가 자신의 프로그램에 대한 흐름을 정확한 위치에 정해놓는 것이므로, 만약 프로그램이 실행되면서 타이머 레지스터(2)가 로드 레지스터(1)와 매치할때까지 클리어되지 않는다면 그것은 프로그래머의 의도대로 프로그램이 수행된 것이 아니라 엉뚱한 곳으로 프로그램 카운터가 뛰었거나 무한 루프에 빠진것으로 판단하여 프로세서를 리셋시킴으로써 처음부터 다시 프로그램을 실행시키게끔 해주는 것이다.
이렇게 함으로써 어떠한 외부적인 요인에 의해서 프로그래머의 의도와 빗나가게된 프로세서를 워치독 타이머(WDT) 기능에 의하여 프로세서가 다시 그 의도대고 실행될 수 있도록 하여 준다.
결국, 워치독 타이머(WDT) 기능은 전기적 노이즈나 파워 글리치에 종속되어 있거나 고신뢰성이 요구되는 것에 널리 이용되고 있다.
그러나, 상기에서와 같은 종래의 기술에 있어서 프로그래머는 프로그램의 흐름을 정확히 파악하여 각 프로그램의 사이클을 정확히 계산해서 타이머 레지스터 값이 로드 레지스터와 매치되기 전에 일일이 타이머 레지스터를 클리어시켜 주어야 함에 따라 프로그래머에게 부담을 줌과 아울러 그 프로그래머의 판단잘못으로 인하여 엉뚱하게 리셋이 걸리게 되는 점과, 프로그램상의 실행과정에서 이상이 생겨 워치독 타이머(WDT) 기능에 의하여 리셋이 걸린다 하더라도 그 원인에 대하여는 프로세서가 전혀 알지못하여 문제해결이 어려워진다.
또한, 전기적 노이즈나 파워 글리치등의 외부적인 요인에 의하여 프로그램상의 실행과정에 이상이 생겨서 한번 워치독 타이머(WDT)가 프로세서를 리셋시키는 경우는 문제없지만 그 다음 실행과정에서도 똑같은 문제가 계속해서 반복된다면 프로세서는 똑같은 위치에서 계속 리셋이 걸리는 과정을 되풀이 하게되므로 사용자가 외부에서 강제적으로 파워를 오프시키지 않는 이상 프로세서는 계속 리셋과정을 반복할 것이므로 불필요한 파워소비가 일어나게 되는 문제점이 있다.
따라서, 본 발명의 목적은 프로그램 실행시 에러가 발생했을때 그 에러의 발생순간과 어드레스를 내부 레지스터 뿐만아니라 외부포트로도 출력해주어 사용자로 하여금 그 프로그램 실행상의 에러에 대해 빠른 시간내에 해결할 수 있도록 한 워치독 타이머 기능을 갖는 콘트롤러를 제공함에 있다.
상기 목적을 달성하기 위한 본 발명은 점프명령시 부터 다음 점프 명령시까지 머쉰사이클을 카운트하는 타이머 카운터(10)와, 가장작은 루프의 머쉰사이클 수를 저장하는 타이머-캡쳐 레지스터(20)와, 매 점프명령마다 그 어드레스를 로드하는 점프-어드레스 레지스터(30)와, 가장작은 루프의 점프명령 어드레스를 저장하는 점프-어드레스-캡쳐 레지스터(40)와, 가장작은 루프의 반복횟수를 카운트하는 루프 레지스터(50)와, 유저가 정의하는 최대의 루프 반복횟수를 나타내는 디파인(define) 레지스터(60)와, 무한 루프에 빠져 내부 리셋이 걸린 횟수를 나타내는 디버그 레지스터(70)와, 상기 타이머 레지스터(10)와 타이머-캡쳐 레지스터(20), 루프 레지스터(50)와 디파인 레지스터(60)의 값이 같아지면 아이씨(IC)를 리셋시키는 비교기(80)로 구성한다.
이와같이 구성된 본 발명의 동작 및 작용효과에 대하여 상세히 설명하면 다음과 같다.
최초의 리셋(RESET) 상태에서는 타이머-캡쳐 레지스터(20)는 모든 비트가 "1"이고, 타이머 레지스터(10)와 점프-어드레스 레지스터(30) 그리고 루프 레지스터(50) 및 디파인 레지스터(6)의 모든 비트는 "0"이며, 점프-어드레스-캡쳐 레지스터(40)와 디버그 레지스터(70)는 에러값이 된다.
그리고 제 2 도에서 점프명령이란 점프나 콜(CALL)명령등과 같이 프로그램 카운터가 어느 특정한 어드레스로 점프하는 경우를 말한다.
따라서 상기에서와 같은 점프명령이 타이머 레지스터(10)와 점프-어드레스 레지스터(30)에 입력되면, 상기 타이머 레지스터(10)는 카운트를 시작하고 점프-어드레스 레지스터(30)는 그 점프명령의 어드레스를 로드한다. 그러다가 상기 타이머 레지스터(10)는 그 다음 점프명령을 만날때까지 카운트하다가 점프명렁이 입력되면 현재의 타이머 레지스터(10)의 값과 타이머-캡쳐 레지스터(20)의 값이 비교부(80)로 입력되면, 그 비교부(80)에서는 아래에서와 같은 3가지 결과를 갖게된다.
첫째(1), 타이머 레지스터(10) 값이 타이머-캡쳐 레지스터(20) 값보다 클때(a〈b), 점프-어드레스 레지스터(30)는 현재의 점프명령 어드레스를 로드하고, 타이머 레지스터(10)는 0부터 다음 점프명령을 만날때까지 다시 카운트한다.
둘째(2), 타이머 레지스터(10) 값이 타이머-캡쳐 레지스터(20) 값보다 작을때(a〉b), 비교부(80)가 제2,3스위치(SW2)(SW3)를 온시킴에 따라 점프-어드레스 레지스터(30)에 있는 값이 점프-어드레스-캡쳐 레지스터(40)로 로드되고, 상기 점프-어드레스 레지스터(30)에는 현재의 점프명령 어드레스가 로드된다.
또한 현재 타이머 레지스터(10)에 있는 값이 타이머-캡쳐 레지스터(20)로 로드되고, 아울러 상기 타이머 레지스터(10)에는 "0"부터 다음 점프명령을 만날때까지 카운트한다.
셋째(3), 타이머 레지스터(10) 값과 타이머-캡쳐 레지스터(20) 값이 같을때(a=b) 비교부(80)는 제1스위치(SW1)를 온시킴에 따라 점프-어드레스 레지스터(30)와 점프-어드레스-캡쳐 레지스터(40)는 그의 값을 비교부(80)로 보낸다.
따라서, 비교부(80)가 점프-어드레스 레지스터(30)와 점프-어드레스-캡쳐 어드레스(40)로 부터 입력받은 값을 비교하여 같으면(c=d) 루프 레지스터(50)를 하나 증가(increment)시키고, 비교값이 같지않으면 제3스위치(SW3)를 온시켜 점프-어드레스 레지스터(30)의 값을 점프-어드레스-캡쳐 레지스터(40)로 로드하고, 타이머 레지스터(1)는 "0"부터 다음 점프명령을 만날때까지 카운트한다.
상기에서와 같이 (1),(2),(3)의 과정을 모든 프로그램에 걸쳐서 수행하게 되면 결국에는 점프-어드레스-캡쳐 레지스터(40)에는 가장짧은 루프의 반복되는 점프명령 어드레스가 남아있게 되고, 타이머-캡쳐 레지스터(20)에는 가장 짧은 루프의 경과시간이 저장되게 된다.
다시말하면, 만약 프로세서가 무한 루프에 빠져 버렸다면, 그러한 가장짧은루프는 계속 반복될것이고, 그 반복되는 수 만큼 루프 레지스터(50)의 값은 증가한다.
따라서, 비교부(80)는 프로그래머가 정의한 디파인 레지스터(60)의 값과 루프 레지스터(50)의 값이 같아지면(e=f) 이를 무한 루프로 간주하고 아이씨(IC)를 리셋시키고, 이 리셋은 디버그 레지스터(70)를 한번 증가(increment)시키는 동작을 취하게 되는데, 만약 이러한 무한 루프동작이 다음 실행과정에서도 똑같이 계속해서 일어난다면(여기서는 3번으로 간주) 이는 치명적인 에러로 간주하고 상기 디버그 레지스터(70)는 제4스위치(SW4)를 온시켜 점프-어드레스-캡쳐 레지스터(40)의 점프명령 어드레스를 제 3 도의 프로세서로 출력시킨다.
그러면, 상기 프로세서는 그의 에러핀(PE)으로 하이신호를 출력하여 트랜지스터(Q1)를 온시켜 시스템 다운경보 엘이디(L1)에 불이 들어오도록 하여 그 상황을 외부에 알려줌과 아울러 파워절약을 위해 시스템을 다운시키도록 한다. 이때 상기 프로세서의 출력포트(PORT)로 출력되는 데이타는 에러가 발생한 어드레스이다.
결국, 상기 프로세서의 출력포트(PORT)를 통해 출력되는 어드레스를 사용자가 확인하게 함으로써 에러에 대한 해결책을 마련하게 해주는 디버거기능을 가진다.
또한 이 순간 시스템을 다운시켜 파워를 절약할 수 있도록 하고 에러원인을 저장할 수 있도록 이이피롬(EEPROM)으로 구성한다.
이상에서와 같은 동작에 대하여 전체 동작과정을 보여주는 제 4 도에 의거하여 살펴보면, 각각의 레지스터를 초기화시키고 디파인 레지스터(60)와 디버그 레지스터(70)에는 사용자에 의해 루프 반복횟수와 리셋반복횟수를 각각 규정한 후 점프명령이 있는가를 체크한다(S10).
이때 점프명령이 있으면 현재 점프명령 어드레스를 점프-어드레스 레지스터(30)에 저장하고 타이머 레지스터(10)는 점프명령 입력시부터 카운트하여 다음 점프명령을 만날때까지 카운트한다.
다시 그 다음 점프명령이 입력되면 타이머 레지스터(10) 값과 타이머-캡쳐 레지스터(20) 값을 비교(S30)하여 타이머 레지스터(10)의 값이 작으면(a〈b) 타이머 레지스터(10)의 값을 타이머-캡쳐 레지스터(20)에 로드하고, 점프-어드레스 레지스터(30)의 값을 점프-어드레스-캡쳐 레지스터(40)에 로드하도록 한 후 타이머 레지스터(10)는 처음부터 다시 카운트하도록 하고 점프-어드레스 레지스터(30)는 현재의 점프명령 어드레스를 로드하도록 한 다음 그 다음 점프명령이 있는가를 체크하도록 한다(S40)
또한, 상기과정(S30)에서 타이머 레지스터(10)의 값이 타이머-캡쳐 레지스터(20)의 값보다 크면(a〉b) 상기 타이머 레지스터(10)는 "0"부터 다시 카운트하도록 하고 점프-어드레스 레지스터(30)는 현재 점프명령 어드레스를 로드하도록 한 후 그 다음 점프명령이 있는가를 체크하도록 한다(S50).
또한, 상기과정(S30)에서 타이머 레지스터(10)와 타이머-캡쳐 레지스터(20)의 값이 같으면 점프-어드레스 레지스터(30)와 점프-어드레스-캡쳐 레지스터(40)의 값이 같은(c=d)가를 비교하여(S60) 같지않으면 상기 점프-어드레스 레저스터(30)의값을 점프-어드레스-캡쳐 레지스터(40)에 로드하도록 하고 같으면 루프 레지스터(50)의 루프값을 1증가시키고 루프 레지스터(50)값과 디파인 레지스터(60)값을 비교한다(S70).
상기에서 두 값이 같지않으면 다음 점프명령이 있는가를 체크하고 같으면 디버그 레지스터(70)의 값을 1증가시키고 그 디버그 레지스터(70)의 값이 소정값(3)보다 큰가를 체크(S80)하여 크지않으면 시스템에 리셋신호를 출력하고 크면 에러핀(PE)에 하이신호를 출력함과 아울러 출력포트(PORT)로는 점프-어드레스-캡쳐 레지스터(40)의 어드레스를 출력하여 에러가 있는 위치를 외부에서 알 수 있도록 하여줌과 아울러 시스템을 다운(DOWN)시킨다.
이상에서 상세히 설명한 바와같이 본 발명은 프로그램 실행시에 이상이 생겼을때 리셋신호를 시스템으로 출력하여 주도록 함과 아울러 이상이 어디에서 발생했는지에 대한 어드레스를 출력하여 주어 빨리 복구가 가능하도록 하고, 높은 신뢰성이 요구되는 제품에 응용되도록 한다.
제 1 도는 종래의 워치독 타이머의 구성도.
제 2 도는 본 발명의 워치독 타이머 기능을 갖는 콘트롤러 구성도.
제 3 도는 제 2 도에서 에러핀과 외부포트핀을 갖는 마이크로프로세서의 구성도.
제 4 도는 제 2 도에서 워치독 타이머 기능을 갖는 콘트롤러의 전체 동작 흐름도.
*** 도면의 주요부분에 대한 부호의 설명 ***
10 : 타이머 레지스터 20 : 타이머-캡쳐 레지스터
30 : 점프-어드레스 레지스터 40 : 점프-어드레스-캡쳐 레지스터
50 : 루프 레지스터 60 : 디파인 레지스터
70 : 디버그 레지스터 80 : 비교부

Claims (7)

  1. 점프명령시 부터 다음 점프명령시까지 머쉰사이클을 카운트하는 타이머 카운터(10)와, 가장작은 루프의 머쉰사이클 수를 저장하는 타이머-캡쳐 레지스터(20)와, 매 점프명령마다 그 어드레스를 로드하는 점프-어드레스 레지스터(30)와, 가장작은 루프의 점프명령 어드레스를 저장하는 점프-어드레스-캡쳐 레지스터(40)와, 가장작은 루프의 반복횟수를 카운트하는 루프 레지스터(50)와, 유저가 정의하는 최대의 루프 반복횟수를 나타내는 디파인 레지스터(60)와, 무한 루프에 빠져 내부 리셋이 걸린 횟수를 나타내는 디버그 레지스터(70)와, 상기 타이머 레지스터(10)와 타이머-캡쳐 레지스터(20), 루프 레지스터(50)와 디파인 레지스터(60)의 값이 같아지면 리셋신호를 출력하는 비교기(80)로 구성된 것을 특징으로 하는 워치독 타이머 기능을 갖는 콘트롤러.
  2. 제1항에 있어서, 비교부는 타이머 레지스터의 값이 타이머-캡쳐 레지스터(20)의 값을 각각 받아들여 타이머 레지스터의 값이 타이머-캡쳐 레지스터값보다 작을때 상기 타이머 레지스터의 값을 타이머-캡쳐 레지스터로 로드되고, 점프-어드레스 레지스터의 값이 점프-어드레스-캡쳐 레지스터로 로드되도록 하는것을 특징으로 하는 워치독 타이머 기능을 갖는 콘트롤러.
  3. 제2항에 있어서, 비교부는 타이머 레지스터의 값이 타이머-캡쳐 레지스터의값이 같으면 점프-어드레스 레지스터와 점프-어드레스-캡쳐 레지스터의 값을 받아들이도록 하는 워치독 타이머 기능을 갖는 콘트롤러.
  4. 제3항에 있어서, 비교부는 점프-어드레스 레지스터와 점프-어드레스-캡쳐 레지스터의 값을 비교하여 같으면 루프 레지스터의 값을 1증가시키고 다르면 타이머 레지스터를 "0"부터 다음 점프명령을 만날때까지 카운트하도록 하는 것을 특징으로 하는 워치독 타이머 기능을 갖는 콘트롤러.
  5. 제1항에 있어서, 디버그 레지스터는 비교부로 부터 리셋신호를 소정개이상 입력되면 무한루프로 판단하고 점프-어드레스-캡쳐 레지스터로 부터 이상 어드레스를 출력하도록 하는 것을 특징으로 하는 워치독 타이머 기능을 갖는 콘트롤러.
  6. 제1항에 있어서, 비교부로 부터 리셋신호를 입력받아 외부에 내부상황을 알려주는 프로세서를 포함하여 구성된 것을 특징으로 하는 워치독타이머 기능을 갖는 콘트롤러.
  7. 제6항에 있어서, 프로세서는 무한루프 발생시 외부에 알려줌과 아울러 시스템다운시키는 에러핀과 점프-어드레스-캡쳐 레지스터의 이상 어드레스를 출력하는 외부포트를 갖는 것을 특징으로 하는 워치독 타이머 기능을 갖는 콘트롤러.
KR1019940031491A 1994-11-28 1994-11-28 워치독타이머기능을갖는콘트롤러 KR100311366B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019940031491A KR100311366B1 (ko) 1994-11-28 1994-11-28 워치독타이머기능을갖는콘트롤러

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019940031491A KR100311366B1 (ko) 1994-11-28 1994-11-28 워치독타이머기능을갖는콘트롤러

Publications (2)

Publication Number Publication Date
KR960018893A KR960018893A (ko) 1996-06-17
KR100311366B1 true KR100311366B1 (ko) 2002-02-19

Family

ID=37531015

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940031491A KR100311366B1 (ko) 1994-11-28 1994-11-28 워치독타이머기능을갖는콘트롤러

Country Status (1)

Country Link
KR (1) KR100311366B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100975228B1 (ko) 2003-04-30 2010-08-11 매그나칩 반도체 유한회사 워치독 타이머를 구비한 마이크로 컴퓨터
US9632855B2 (en) 2014-11-12 2017-04-25 Hyundai Motor Company Method and apparatus for controlling watchdog

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100722476B1 (ko) * 2005-12-02 2007-05-28 엘지노텔 주식회사 오류원인 로그 생성 기능을 가지는 감시계기 장치 및 그방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5073853A (en) * 1986-11-03 1991-12-17 U.S. Philips Corporation Watchdog circuit for monitoring programs and detecting infinite loops using a changing multibit word for timer reset
JPH04236637A (ja) * 1991-01-18 1992-08-25 Mitsubishi Electric Corp マイクロプロセッサ障害検出回路
JPH05204715A (ja) * 1991-09-20 1993-08-13 Sharp Corp ウォッチドッグタイマ回路
JPH05257750A (ja) * 1992-03-13 1993-10-08 Fujitsu Ltd ウォッチドッグタイマ制御回路
KR960015223A (ko) * 1994-10-22 1996-05-22 김광호 프로그램 오동작을 방지하기 위한 워치독 타이머

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5073853A (en) * 1986-11-03 1991-12-17 U.S. Philips Corporation Watchdog circuit for monitoring programs and detecting infinite loops using a changing multibit word for timer reset
JPH04236637A (ja) * 1991-01-18 1992-08-25 Mitsubishi Electric Corp マイクロプロセッサ障害検出回路
JPH05204715A (ja) * 1991-09-20 1993-08-13 Sharp Corp ウォッチドッグタイマ回路
JPH05257750A (ja) * 1992-03-13 1993-10-08 Fujitsu Ltd ウォッチドッグタイマ制御回路
KR960015223A (ko) * 1994-10-22 1996-05-22 김광호 프로그램 오동작을 방지하기 위한 워치독 타이머

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100975228B1 (ko) 2003-04-30 2010-08-11 매그나칩 반도체 유한회사 워치독 타이머를 구비한 마이크로 컴퓨터
US9632855B2 (en) 2014-11-12 2017-04-25 Hyundai Motor Company Method and apparatus for controlling watchdog

Also Published As

Publication number Publication date
KR960018893A (ko) 1996-06-17

Similar Documents

Publication Publication Date Title
KR101283431B1 (ko) 마이크로 컴퓨터
US7287198B2 (en) Method for monitoring a microprocessor and circuit arrangement having a microprocessor
KR100238917B1 (ko) 마이크로프로세서장치 및 그 동작 관리 방법
KR980004041A (ko) 시스템복구장치
KR100311366B1 (ko) 워치독타이머기능을갖는콘트롤러
RU2249247C2 (ru) Защита ядра вычислительного устройства от несанкционированных изменений извне
CN104391754A (zh) 一种任务异常的处理方法及装置
CN109960599B (zh) 芯片系统及其看门狗自检方法、电器设备
US20150089307A1 (en) Watchdog timer and control method therefor
JPH07334392A (ja) リセット装置及び異常動作検出装置
CN112416609A (zh) 双核模式的模式配置方法及装置
JP4647276B2 (ja) 半導体回路装置
KR102219387B1 (ko) 피엘씨 시스템의 오류 상태 제어방법
CN113176983B (zh) 程序流监控方法及程序流监控系统、cpu、芯片
JP2013109652A (ja) コンパイラ、そのコンパイラによって作成されたプログラムモジュールの制御方法、及び、その制御方法を実現する制御装置
JP2003044324A (ja) 異常検出確認方法及び異常検出確認装置並びに異常検出確認プログラム
KR200182542Y1 (ko) 리셋트 진원지 판단이 가능한 마이컴의 리셋트 회로
KR920007509B1 (ko) 마이크로 프로세서의 폭주감시회로
CN106021041B (zh) 基于有限状态机的多周期非流水线cpu调试方法
JPH05204715A (ja) ウォッチドッグタイマ回路
KR100628109B1 (ko) 하드웨어 로직을 이용한 휴대 단말기용 카메라 모듈의오동작 감시 장치 및 방법
JPS6345648A (ja) マイクロコンピユ−タの自己暴走処理装置
JP2013148999A (ja) 制御装置
JPS58158747A (ja) プログラマブル・コントロ−ラ
KR20000010094U (ko) 씨피유 리셋장치

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20050607

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee