KR100305211B1 - 반도체 소자의 워드라인 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 워드 라인 형성 방법에 관한 것으로, 반도체 소자의 고집적화에 따라 워드 라인에 적용되는 타이타늄실리사이드(TiSix)를 스퍼터 증착시에 일정 온도 이상에서 낮은 전력 및 높은 전력을 번갈아 인가하여 증착하고, 증착시 고압의 아르곤(Ar) 퍼지(purge)를 중간에 실시하므로써, 스퍼터 증착시에 발생되는 파티클(particle) 및 타이타늄실리사이드층의 공극(void)을 방지할 수 있어 소자의 신뢰성 및 고집적화를 실현할 수 있는 반도체 소자의 워드 라인 형성 방법에 관하여 기술된다.
Description
본 발명은 반도체 소자의 워드 라인 형성 방법에 관한 것으로, 특히 반도체소자의 고집적화에 따라 워드 라인에 적용되는 타이타늄실리사이드(TiSix)층 증착 공정을 개선하여 스퍼터 증착시에 발생되는 파티클(particle) 및 타이타늄실리사이드층의 공극(void)을 방지하므로, 소자의 신뢰성 및 고집적화를 실현할 수 있는 반도체 소자의 워드 라인 형성 방법에 관한 것이다.
일반적으로, 반도체 소자의 워드 라인(게이트 전극)은 도핑된 다결정실리콘을 사용하거나 전극의 비저항을 낮추기 위하여 텅스텐실리사이드(WSix)와 다결정실리콘의 이층 구조를 사용하고 있다. 그러나, 텅스텐 실리사이드 박막의 비저항은 약 100μΩ-cm으로 여전히 큰 비저항을 나타내고 있어, 1G DRAM 이상의 소자에 적용되는 가는 선폭에서 고속으로 동작하는 소자를 얻기 위해서는 워드 라인의 저항을 더욱 감소시켜야 한다. 따라서, 비저항이 약 13 ∼ 18μΩ-cm(C54 phase)인 타이타늄실리사이드(TiSi2) 또는 텅스텐(W)으로 워드 라인을 형성하려는 연구가 꾸준히 진행되고 있다. 그러나, 텅스텐을 사용하여 워드라인 전극을 형성할 경우 다음과 같은 근본적인 문제를 안고 있다. 즉, 게이트 산화막(gate oxide) 위에 텅스텐 또는 텅스텐/다결정실리콘을 증착한 후, 워드 라인 마스크를 이용하여 식각할 때 게이트 산화막의 열화가 발생하는데, 이것을 보상하기 위하여 재차 게이트 구조를 산화(LDD oxidation)시킨다. 그러나, 이 경우 텅스텐이 산화되어 부도체를 형성하고, 패턴된 워드 라인의 모양을 파괴하는 문제가 있다. 그밖에 텅스텐과 산화층과의 계면 안정성이 열악하기 때문에 텅스텐 게이트 전극을 사용하기 위해서는 게이트 산화막과 텅스텐 사이에 별도의 접착층(glue layer)을 사용하여야 하는데, 이로 인해 텅스텐 단일 전극 구조에 비하여 워드 라인 저항이 상승하는 효과가 발생한다. 또한, 화학기상증착 텅스텐(CVD-W)을 사용할 경우 증착 소오스인 WF6가스에 포함된 불소가 게이트 산화막을 손상시킬 우려가 있다. 또한, 스퍼터를 이용하여 증착하는 타이타늄실리사이드 워드 라인은 증착시 발생되는 파티클(particle) 및 후속 공정으로 유발되는 타이타늄실리사이드층의 공극 문제로 인하여 실제 소자 제조시 사용하는데 많은 어려움이 발생하게 된다.
따라서, 본 발명은 반도체 소자의 고집적화에 따라 워드 라인에 적용되는 타이타늄실리사이드(TiSix)층 증착 공정을 개선하여 스퍼터 증착시에 발생되는 파티클(particle) 및 타이타늄실리사이드층의 공극(void)을 방지하므로, 소자의 신뢰성 및 고집적화를 실현할 수 있는 반도체 소자의 워드 라인 형성 방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 반도체 소자의 워드 라인 형성 방법은 웰 및 필드 산화막이 형성된 반도체 기판 표면상에 게이트 산화막 및 도핑된 다결정실리콘층을 형성하는 제 1 단계; 낮은 전력과 높은 압력의 증착 조건으로 스퍼터 증착 공정을 실시하여 상기 다결정실리콘층 상에 제 1 타이타늄실리사이드층을 증착하는 제 2 단계; 높은 전력과 높은 압력의 증착 조건으로 스퍼터 증착 공정을실시하여 상기 제 1 타이타늄실리사이드층 상에 제 2 타이타늄실리사이드층을 증착하는 제 3 단계; 상기 증착 공정 중에 발생된 파티클과 같은 불순물을 제거하기 위하여 고압의 아르곤 퍼지를 실시하는 제 4 단계; 및 상기 타이타늄실리사이드층 및 도핑된 다결정실리콘층을 패터닝하여 이층 구조의 워드 라인을 형성하는 제 5 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1a 내지 도 1c는 본 발명의 실시예에 따른 반도체 소자의 워드 라인 형성 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11: 반도체 기판 12: 게이트 산화막
13: 도핑된 다결정실리콘층 14: 타이타늄실리사이드층
14A: 제 1 타이타늄실리사이드층 14B: 제 2 타이타늄실리사이드층
134: 워드 라인
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1a 내지 도 1c는 본 발명의 실시예에 따른 반도체 소자의 워드 라인 형성 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 웰 및 필드 산화막이 형성된 반도체 기판(11) 표면상에 게이트 산화막(12)을 형성하고, 게이트 산화막(12) 상에 도핑된 다결정실리콘층(13)을 형성한다. 스퍼터 증착 공정으로 다결정실리콘층(13) 상에 일정 두께의 제 1 타이타늄실리사이드층(TiSixlayer; 14A)을 증착 한다.
상기에서, 제 1 타이타늄실리사이드층(14A)은 일정 온도에서 100 ∼ 2000W의 낮은 전력과 5 ∼ 30mTorr의 높은 압력의 증착 조건으로 5 ∼ 10nm의 두께로 증착한다.
도 1b를 참조하면, 제 1 타이타늄실리사이드층(14A) 상에 일정 시간 동안 스퍼터 증착 공정을 실시하여 제 2 타이타늄실리사이드층(14B)을 증착하여 타이타늄실리사이드층(14)을 형성한다. 증착 공정 중에 발생된 파티클과 같은 불순물을 제거하기 위하여 스퍼터 증착 공정을 완료한 후, 고압의 아르곤(Ar) 퍼지(purge)를 실시한다. 이후, 급속 열처리(RTP) 공정을 실시한다.
상기에서, 제 2 타이타늄실리사이드층(14B)은 일정 온도에서 5000 ∼ 15000W의 높은 전력과 5 ∼ 30mTorr의 높은 압력의 증착 조건으로 5 ∼ 10초 동안 증착한다. 퍼지 공정은 다량의 아르곤 가스를 반응로 안에 유입시킨 후, 1 ∼ 50Torr의 압력 하에서 일시에 펌핑한다.
도 1c를 참조하면, 타이타늄실리사이드층(14) 및 도핑된 다결정실리콘층(13)을 패터닝하여 이층 구조의 워드 라인(134)을 형성한다.
한편, 본 발명의 실시예는 1차로 낮은 전력과 높은 압력에서 제 1 타이타늄실리사이드층(14A)을 일정 두께 증착하고, 2차로 높은 전력과 높은 압력에서 제 2 타이타늄실리사이드층(14B)을 나머지 두께만큼 증착하여 소자에서 원하는 두께의 타이타늄실리사이드층(14)을 증착하였지만, 상기의 1차 및 2차 증착 공정을 반복하여 소자에서 원하는 타이타늄실리사이드층을 형성할 수 있다. 이와 같이 증착 공정을 반복 실시할 경우 고압의 아르곤(Ar) 퍼지(purge)를 반복되는 시점마다 실시한다.
낮은 전력 및 높은 압력으로 타이타늄실리사이드를 증착하게 되면 낮은 전력으로 인해 증착속도가 낮아져 그 만큼 증착되는 박막은 표면의 거칠기 정도가 매우 작은 박막상태로 증착된다. 또한, 높은 압력은 증착속도를 더욱 낮추어 증착박막의 표면거칠기는 매우 작게함과 아울러 박막의 밀도를 매우 작게 만들고 이 상태에서높은 전력과 높은 압력으로 타이타늄실리사이드를 증착하게 되면 증착속도 및 증착압력이 높게 됨과 아울러 증착되는 박막의 밀도가 낮아지게 되어 후속 결정화 어닐 온도에 따라 타이타늄실리사이드층에서 생기는 공극을 방지할 수 있다.
스퍼터 증착 공정으로 타이타늄실리사이드층을 증착할 때 발생되는 파티클 및 타이타늄실리사이드층의 공극을 방지하기 위한 본 발명의 기술적 원리를 설명하면 다음과 같다.
스퍼터 타이타늄실리사이드층은 비정질 형태로 증착되며, 증착시 발생되는 파티클은 타겟의 조성, 표면 거칠기, 공정 조건 등에 의해 많이 좌우된다. 타겟의 조성은 소자의 특성과 관계되므로 파티클의 증가로 인한 조성 변화는 어려움이 따르게 된다. 따라서, 파티클을 줄이기 위해 표면 거칠기 및 공정 조건 변경이 요구된다. 본 발명은 이러한 측면에서 표면 거칠기를 줄이고자 낮은 전력에서 일부 두께를 증착한 후 낮은 전력에 비해 5배 이상의 높은 전력을 일시에 타겟에 가하므로써, 낮은 전력으로 생겨난 타겟 표면 요철을 제거한 후, 반응로에 떠다니고 있는 일부 파티클 및 불안정하게 프로세스 키트(process kit)에 붙어 있는 파티클을 제거하기 위해 많은 아르곤 가스를 주입한 후 공정 압력에 비해 10배 이상의 높은 압력에서 일시에 펌핑하는 작업을 추가하게 되면 반응로 내에 남아 있는 파티클은 아르곤 가스의 펌핑에 딸려 나가게 되어 반응로 내의 파티클의 양을 매우 작게 유지할 수 있게 된다.
또한, 스퍼터 타이타늄실리사이드층을 증착한 후에 진행되는 후속 공정인 급속 열처리(RTP) 공정 이후 표면의 단차 부위 예를 들어, 액티브 지역과 필드 지역의 경계지역을 따라 일정한 공극이 존재하게 된다. 이러한 공극의 존재는 상전이로 인한 박막의 부피 변화가 응력이 집중되는 단차 부위에서 증폭되어 박막에 공극이 생기게 된다. 이를 해결하기 위해서는 응력 집중 부분에서 상전이로 인한 원자의 이동을 제한해야 하는 문제가 생기게 된다. 열 에너지에 의해 이동되는 원자의 이동은 막을 수 없지만 원자의 이동이 증폭되는 응력의 집중은 막을 수 있다. 즉, 스퍼터 증착시 고온 증착을 하여 일부 상전이 부피 변화 폭을 줄이면서, 응력 집중 부분의 응력완화를 위해 박막 자체가 갖는 응력을 낮추도록 고압력 공정 조건에서 타이타늄실리사이드를 증착 하게 되면 증착된 박막은 치밀하지 않은 구조를 갖게되며, 일부 상전이가 진행된 상태에 있게 된다. 이러한 박막을 급속 열처리하게 되면 상전이에 의한 부피 변화 폭이 작아지고, 이로 인하여 원자의 이동이 줄게되어 단차 부위의 응력 집중은 치밀하지 않은 구조의 박막으로 인하여 박막에 가해지는 응력이 줄어듦으로 단차 부위에 발생되는 공극을 방지할 수 있다.
상술한 바와 같이, 본 발명은 반도체 소자의 고집적화에 따라 워드 라인에 적용되는 타이타늄실리사이드를 스퍼터 증착시에 일정 온도 이상에서 낮은 전력 및 높은 전력을 번갈아 인가하여 증착하고, 증착시 고압의 아르곤 퍼지를 중간에 실시하므로써, 스퍼터 증착시에 발생되는 파티클 및 타이타늄실리사이드층의 공극을 방지할 수 있어 소자의 신뢰성 및 고집적화를 실현할 수 있다.
Claims (5)
- 웰 및 필드 산화막이 형성된 반도체 기판 표면상에 게이트 산화막 및 도핑된 다결정실리콘층을 형성하는 제 1 단계;제 1 전력과 제 1 압력의 증착 조건으로 스퍼터 증착 공정을 실시하여 상기 다결정실리콘층 상에 제 1 타이타늄실리사이드층을 증착 하는 제 2 단계;상기 제 1 전력보다 높은 제 2 전력과 상기 제 1 압력과 동일한 제 2 압력의 증착 조건으로 스퍼터 증착 공정을 실시하여 상기 제 1 타이타늄실리사이드층 상에 제 2 타이타늄실리사이드층을 증착 하는 제 3 단계;상기 증착 공정 중에 발생된 파티클과 같은 불순물을 제거하기 위하여 고압의 아르곤 퍼지를 실시하는 제 4 단계; 및상기 타이타늄실리사이드층 및 도핑된 다결정실리콘층을 패터닝하여 이층 구조의 워드 라인을 형성하는 제 5 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 워드 라인 형성 방법.
- 제 1 항에 있어서,상기 제 1 타이타늄실리사이드층은 100 ∼ 2000W의 상기 제 1 전력과 5 ∼ 30mTorr의 상기 제 2 압력의 증착 조건으로 5 ∼ 10nm의 두께로 증착 하는 것을 특징으로 하는 반도체 소자의 워드 라인 형성 방법.
- 제 1 항에 있어서,상기 제 2 타이타늄실리사이드층은 5000 ∼ 15000W의 상기 제 2 전력과 5 ∼ 30mTorr의 상기 제 2 압력의 증착 조건으로 5 ∼ 10초 동안 증착 하는 것을 특징으로 하는 반도체 소자의 워드 라인 형성 방법.
- 제 1 항에 있어서,상기 퍼지 공정은 다량의 아르곤 가스를 반응로 안에 유입시킨 후, 1 ∼ 50Torr의 압력 하에서 일시에 펌핑하는 것을 특징으로 하는 반도체 소자의 워드 라인 형성 방법.
- 제 1 항에 있어서,상기 제 2 단계, 제 3 단계 및 제 4 단계를 순서적으로 반복하는 공정을 추가하는 것을 특징으로 하는 반도체 소자의 워드 라인 형성 방법.
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| KR1019980060343A KR100305211B1 (ko) | 1998-12-29 | 1998-12-29 | 반도체 소자의 워드라인 형성 방법 |
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1998
- 1998-12-29 KR KR1019980060343A patent/KR100305211B1/ko not_active IP Right Cessation
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