KR100298851B1 - 시간-공간 스위치의 전력 절감 장치 및 방법 - Google Patents

시간-공간 스위치의 전력 절감 장치 및 방법 Download PDF

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에를링 블로메, 타게 뢰브그렌
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Abstract

적어도 하나의 전자컴퓨터로 제어된 전화교환기를 구비하고, 다음으로 시간-공간형 스위치를 구비하고, 매트릭스 형태로 다수의 메모리 수단을 구비하는 통신 시스템, 특히 전화시스템에서 교환기에 연결된 가입자간에 2 진 형태로 음성 및 데이터 정보를 상기 메모리 수단의 입력 및 출력을 경유해 이송하는 시간-공간 스위치의 전력감소방법 및 장치에 있어서, 대체로 메모리 매트릭스의 전력소비를 상당히 감소시키기 위해, 수단은 그 메모리만을 작동시키기 위해 구비하고, 우선 그것은 그 데이터를 동일하게 기록한 후 대응하는 출력신호를 발생하고, 메모리 매트릭스의 그 부분을 차단하게 되고, 그것들은 정보를 그것으로 기록하지 않고 메모리를 작동시키지 않는다는 점에서 출력신호를 발생시키기 위해 사용되지 않는 것이다.

Description

시간-공간 스위치의 전력 절감 방법 및 장치
공지된 시간 스위치는 예컨대, 미국 특허 제4,858,227호에 개시되어 있다. 상기 공지된 스위치는 임의의 스위치 입력으로부터의 정보가 제어 메모리에 의한 제어 하에서 임의의 스위치 출력에 결합될 수 있도록 설계된다.
본 발명은 CMOS 기술에서 실현된 시간-공간형 스위치를 포함하는 전화 시스템에서 특히 전력 소비를 현저하게 절감하기 위한 전기 통신 시스템에서의 방법 및 장치에 관한 것이다.
제1도는 시간-공간 스위치를 포함하는 시스템의 설계를 나타내는 블록도.
제2도는 스위치 매트릭스를 나타내는 블록도.
제3a도 및 제3b도는 상이한 횡단점이 명확히 표시되는 스위치 매트릭스를 나타내는 개략도.
제4도는 정보를 시간 슬롯 및 프레임으로 세분화(subdivision)시킨 것을 나타내는 도면.
제5도는 정보가 제어 메모리의 제어 하에 음성 메모리로 어떻게 기록되고 음성 메모리로부터 어떻게 판독되는 지를 나타내는 도면.
제6도는 본 발명에 따르는 특수 정보가 제어 메모리의 메모리 칼럼(column)으로부터 음성 메모리로의 기록을 어떻게 제어하는지를 나타내는 도면.
제7도는 본 발명에 따르는 특수 정보가 메모리 형태의 분리된 칼럼으로부터 음성 메모리로의 기록을 어떻게 제어하는지를 나타내는 도면.
오늘날의 시간-공간형 스위치에서는, 특히 스위치 매트릭스가 증가할 때, 큰 전력 소비는 주요한 문제 중의 하나이다. 상기 문제는 스위치를 통해 결합되는 정보를 저장하는 메모리 셀의 수가 입력 및 출력의 수와 2차 함수적으로 증가한다는 사실에 기인한다.
시간-공간 스위치는 분리 메모리 또는 특정 응용 집적 회로 형태로 집적되는 메모리에 의해 실현된다. 이것은 입력 신호가 메모리 셀의 수로 복제되고, 그 수는 스위치로부터의 가능한 출력 신호의 수와 동일하다는 것을 의미한다. 이것은 또한 입력 신호가 단일 출력으로만 전송될 때의 경우이다. 전술한 바와 같이, 이러한 사실에 의해, 전력 소비는 원리적으로 허용 불가능한 고 레벨까지 2차 함수적으로 증가한다.
공지된 장치로부터 명백한 바와 같이, 소정의 전력 소비 감소는 회로를 단순화시키고 회로의 수를 감소시킴으로써 달성된다. 이것은 다른 공지된 실시예에서도 공통적인 것이지만, 전력 소비를 보다 적게 감소시킨다. 그러므로, 문제의 주요 부분은 그대로 남아 있다.
본 발명에 따르는 방법 및 장치는 상기 문제를 해결하고, 회로의 수 및 설계를 유지하면서 시간-공간 스위치에서 전력 소비를 현저하게 감소시킨다. 이것은 이들 메모리가 데이터 기록 시의 스위칭 중에만 전력을 소비하기 때문에, CMOS 메모리에 의한 수행 시에 참이다. 휴지 시에는, 이들 메모리는 전력을 전혀 또는 매우 적게 소비하고, 이러한 사실은 본 발명에 따르는 장치를 실현할 때 이용된다.
본 발명에 따르는 방법 및 장치는 청구 범위에 의해 특징지어지고, 이용되지 않는 시간-공간 매트릭스의 부분이 컷오프(cut off)되며, 즉 그 부분들이 작동되지 않게 하는 방법으로 전력 소비를 현저하게 감소시킴으로써 상기 문제를 해결한다. 이것은 새로운 데이터를 메모리 셀에 기록하는 것을 각각 방지 및 가능하게 하는 스위치 정보에 그러한 특수 정보를 부가함으로써 행해진다. 우선, 출력 신호를 형성하기 위해 사용되지 않는 그 메모리 셀의 내용이 변화되지 않는데, 왜냐하면 셀의 데이터 내용의 값이 시프트(shift)되지 않기 때문이다. 그러므로, 실제로 이들 셀은 전력을 전혀 소비하지 않는다.
본 발명에 따르는 방법 및 장치는 첨부된 도면을 참조하여 실시예에 의해 이하에 더욱 상세히 설명될 것이다.
제1도로부터 명백한 바와 같이, 본 발명에 따르는 시간-공간 스위치(TS)는 디지털 전자 전화 교환기내의 교환망(SN)에 포함된다. 수단(DEV)이 스위치(TS)에 접속되어 있다. 정보는 수단(DEV)으로부터/으로 스위치를 통과하여 인터페이스(SNI)(교환망 인터페이스)를 통해 교환된다. 상기 스위치는 주로 회로 결합 정보를 전송하도록 의도하고 있다. 상기 스위치는 블로킹(blocking)되지 않고, 즉 입력 또는 출력의 선택은 스위칭 가능성에 영향을 주지 않고, 그것은 시스템이 임의의 착신 채널을 임의의 발신 채널에 접속시킬 수 있다는 것을 의미한다. 서비스되는 가입자가 얼마나 많으냐에 따라, 스위치는 교환기에서 몇 개의 층(tiers)으로 확장될 수 있다. 제1도에는 3개의 스위칭 층(TS)을 갖는 예가 도시되어 있다.
제2도는 음성 메모리(SS)의 매트릭스의 형태로 구성된 스위치(TS)를 도시하고, 여기에서 기록 및 판독은 매트릭스에서 메모리의 각 칼럼에 대해 분리된 제어 메모리의 제어 하에서 발생한다.
메모리 매트릭스는 n×m 접속점을 포함하는 컴퓨터 제어 교차 접속 유닛으로 구성된다. 본 발명의 사상이 기록을 행하는 음성 메모리(SS)의 수를 감소시켜, 데이터가 데이터를 우선 판독하는 음성 메모리로만 판독되게 한다. 라인의 관통 접속(through-connection) 시에, 각각의 출력에 접속될 입력이 칼럼에 대한 제어 메모리(CS)에 기록된다. CS내의 정보는 음성 메모리(SS)로의 정보의 판독을 제어하여, 정보와 관련된 메모리(SS)만이 작동되게 한다. 그러므로, 출력 신호를 얻는 음성 메모리 또는 음성 메모리들(SS)에 관한 정보가 제어 메모리(CS)에 기록된다.
제3도는 스위칭 매트릭스(TS)내의 교차점을 통해 입력(IN)으로부터의 신호가 선택된 출력(UT)에 어떻게 결합되는지의 예를 도시한다. 교차점은 각각의 음성 메모리(SS)에 의해 실현된다. 제3a도는 입력이 모든 출력에 어떻게 결합될 수 있는지의 예를 도시한다. 제3b도는 출력이 어떻게 어떠한 입력과도 접촉되지 않는지의 예를 도시한다. 이것에 대한 결정은 제어 메모리(CS)로부터의 스위칭을 제어하는 정보이다.
본 발명에 따르는 시간-공간 스위치는 따라서 상이한 목적을 갖는 다수의 메모리로 구성된다. 음성 메모리(SS)는 스위치를 통해 결합되는 정보를 저장한다. 제어 메모리(CS)는 하나 이상의 음성 메모리(SS)로부터의 판독을 제어한다. 음성 메모리로의 정보의 판독은 입력 데이터가 항상 소정의 순서로 판독되게 하는 카운터(CR)에 의해 실행된다. 동일한 카운터가 제어 메모리(CS)로부터 판독할 때, 어드레스 포인터로서 사용된다.
정보는 프레임의 이진 직렬 데이터 형태로 스위칭 인터페이스(SNI)를 통해 스위칭 매트릭스의 각 입력에 도착하고, 각각의 프레임은 다수의 시간 슬롯(채널)을 포함하며, 각각의 시간 슬롯은 상기 예에 따라 8 비트를 포함한다. 각 시간 슬롯의 내용은 음성 메모리(SS)의 로우(rows)에 수평으로 저장되고, 이 경우에 음성 메모리는 하나의 프레임에 대응하는 8 비트의 270 로우를 유지한다.
소정의 출력으로 공급되는 8 비트 샘플은 상기 출력과 배타적으로 관련되는 시간 단계/ 메모리(SS)에 저장되는 샘플 중 어느 하나로부터 언제라도 선택될 수 있다. 상기 선택은 상기 출력과 관련되는 제어 메모리(CS)에 의해 행해진다. 샘플은 입력 및 출력 사이에서 1회만 버퍼링(buffered)되기 때문에, 스위치를 통한 지연 시간은 매우 짧다. 그것은 시간 단계(메모리 (SS))로 주기적으로 기록되고, 각 입력 상에서 발생되는 샘플은 각 출력에 대해 1회씩 m회 저장된다.
음성 메모리(SS)는 이 메모리에 데이터를 기록하는 제1 부분과, 상기 제1 부분에서 발생하는 기록과 동시에 데이터를 판독하는 제2 부분으로 분할된다. 2개의 메모리 부분은 기록 및 판독을 위해 교대로 사용되고, 그것에 의해 큐우(queues)의 형성이 방지된다.
동일한 버퍼링 메모리 구조가 제어 메모리(CS)에 사용된다.
제4도에서 명백한 바와 같이, 예컨대, 125㎲의 프레임(F)의 형태의 입력 데이터 흐름은 다수의 정보 서브프레임(SF)을 포함하고, 각각의 서브프레임은 다수의 시간 슬롯(S)(0-269)을 포함하며, 각각의 시간 슬롯은 8 비트(0-7)를 포함한다. 상기 예에 따르면, 각 음성 메모리(SS)는 270개의 8 비트 시간 슬롯을 포함하고, 따라서 서브프레임(SF)에 대응하며, 그것은 또한 CCITT 표준 SDH G707-G709에 대응한다. 본 발명에 따르면, 음성 메모리(SS)의 메모리 셀을 작동시키거나 작동시키지 않기 위해, 그럼으로써 전술한 전력 절감을 달성하기 위해, 특수 정보가 제어 메모리(CS)로부터의 통상의 정보에 부가되어야 한다.
제5도는 그러한 예를 도시한다. 음성 메모리(SS)에서 정보는 메모리 셀(시간 슬롯)의 로우로 판독된다. 데이터 입력(DI)은 메모리로 입력되는 정보를 수신한다. 시스템 클록(CL)(도시 생략) 제어 하에서, 주기적으로 스테핑(stepping)하는 카운터(CR)는 기록 어드레스를 메모리(SS)에 공급하고, 즉 어드레스는 메모리에서 입력되는 정보가 저장되는 위치를 말한다. 음성 메모리(SS)에 대한 입력(DI) 상에 수신되고, 메모리의 메모리 셀로 판독되는 문제의 데이터 정보는 카운터(CR)에 의해 정의되고, 그 목적은 제어 메모리(CS)의 판독 및 음성 메모리(SS)로의 기록을 제어하는 것이다. 입력(DI) 상에 입력되는 정보에 제어 메모리(CS)내에 저장되어 있는 특수 정보(E)를 부가함으로써, 메모리 셀로의 판독이 발생하거나 발생하지 않는지의 제어가 얻어지고, 그것에 의해 음성 메모리의 입력(DI)에 입력되는 정보가 출력 신호로서 사용되거나 사용되지 않는지의 제어가 얻어진다. 부가되어야 하는 특수 정보(E)의 양은 하나의 동일한 제어 메모리(CS)로부터 제어되는 음성 메모리(SS)의 수에 의존한다. 상기 예에 따르면, 특수 정보(E)는 이진수 1 및 0의 형태로 제어 메모리(CS)의 특수 칼럼으로 판독될 수 있고, 1은 음성 메모리(SS)를 작동 및 입력(DI) 상에 입력되는 데이터 신호의 기록을 의미하고, 0은 입력되는 신호를 블로킹하는 것, 즉 음성 메모리를 작동시키지 않는 것을 의미한다. 판독 어드레스(RAI)에 의해 카운터(CR)가 제어 메모리(CS)내의 소정 위치를 지시할 때, 지시된 어드레스에서의 특수 정보가 1 또는 0인지가 주목된다. 어드레스에 저장된 특수 정보가 1인 경우, 제어 메모리(CS)는 기록 가능 펄스(WE)를 음성 메모리(SS)로 송출하고, 그 펄스는 메모리(SS)에 입력되는 데이터 정보를 카운터(CR)로부터의 기록 어드레스 펄스(WA)에 의해 결정된 어드레스에 기록 가능하게 한다. 판독 단계에서, 제어 메모리(CS)는 판독 어드레스(RA2)를 음성 메모리(SS)에 공급하고, 그 판독 어드레스는 메모리(SS)로 입력되는 데이터 정보가 저장되는 어드레스와 동일하며, 상기 정보는 메모리(SS)와 관련된 출력(DU) 상으로 판독된다. 카운터(CR)로부터 메모리(CS)를 지시할 때, 지시된 어드레스에서 저장되는 특수 정보가 0인 경우, 비작동 기록 가능 펄스가 제어 메모리(CS)로부터 음성 메모리(SS)로 공급됨으로써, 음성 메모리는 작동되지 않으므로, 어떤 전력도 소비하지 않는데, 그 이유는 문제의 CMOS 회로를 갖는 경우에 이것이 메모리 내용의 스위칭 시에만 발생하기 때문이다. 통상의 바이폴라 메모리는 이러한 특성을 갖지 않는데, 왜냐하면 이들 메모리는 컷오프되지 않고 모든 환경 하에서 작동되기 때문이며, 더욱이, 이들 메모리는 대부분의 형태의 대형 교환기에서 지배적인 메모리 형태이기 때문에, 본 발명에 따르는 방법 및 장치에 의해 전력이 현저하게 절감될 수 있다.
여러 개의 음성 메모리(SS)가 동일한 제어 메모리(CS)로부터 제어될 때, 칼럼이 비트로 입력될 때 음성 메모리 수만큼 큰 특수 칼럼 대신에, 공지된 코딩 원리에 따라 코딩되는 다수의 비트를 사용하는 것이 가능하다. 이것은 메모리 공간을 절약하기 위해 행해질 수 있다.
제6도는 음성 메모리(SS)의 칼럼의 예를 도시하고, 이들 메모리는 모두 칼럼에 공통인 제어 메모리(CS)의 제어 하에 있다. 이 도면은 칼럼 내의 각 음성 메모리(SS)가 메모리(CS)로부터 송출되고 상기 특수 정보(E)에 관련하는 기록 가능 펄스(WE)를 표준형 디코더(DEC)에 의해 어떻게 수신 및 디코드하는지를 도시한다. 기록가능 펄스의 부재도 또한 검출되고, 즉 디코더는 기록 가능 신호가 1 또는 0인지를 검출한다. 상기 도면의 제어 메모리(CS)에서 해칭된(hatched) 필드는 칼럼에서 음성 메모리의 수에 관련하여 기록 가능 펄스를 발생시키기 위해 필요한 특수 비트의 수에 대응하고, 여기에서 b는 서로 인접한 비트의 수를 나타낸다. 메모리(CS)내의 나머지 공간은 각 음성 메모리(SS)로부터 판독하기 위한 어드레스로 구성된다.
본 발명에 따르는 프로세서는 제2도를 참조하여 아래의 방법으로 설명될 수 있다.
입력 신호(A)가 스위칭 매트릭스(TS)를 통해 출력(Z)에 의해 결합된다고 가정한다. 각 제어 메모리(CS1-CS3)는 음성 메모리(SS)의 칼럼 중 하나에서 어드레스의 지시를 제어한다. 입력 신호(A)는 매트릭스의 제1 로우내의 모든 음성 메모리(SS)의 입력에 공급되고, 입력 신호(B)는 매트릭스 등의 제2 메모리 로우내의 모든 음성 메모리의 입력에 공급된다. 메모리가 작동되는지의 여부는 각 제어 메모리(CS)에 공급되는 정보에 의존한다. 스위칭은 입력 신호(A) 및 출력 신호(Z)가 모두 접속되는 메모리에 의해 발생하고, 이 메모리는 제2도에 따라 매트릭스의 제3 칼럼에서 최상부 메모리(SS)이다. 입력 신호(A)는 순환적으로 스테핑하는 카운터(CR)에 의해 지시되는 어드레스에서 시간 슬롯의 형태로 음성 메모리(SS)에 저장된다. 카운터(CR)로부터 제어 메모리(CS)까지의 판독 펄스의 제어 하에, 제어 메모리는 한편으로는 기록 가능 펄스(WE)를 음성 메모리(SS)로 송출하고, 다른 한편으로는 판독 어드레스를 음성 메모리로 송출한다. 펄스(WE)가 활성화되면, 입력 신호(A)는 음성 메모리에서 지시되는 위치에 기록된다. 펄스(WE)가 활성화되지 않으면, 기록은 블로킹되고 메모리는 작동되지 않는다. 제어 메모리(CS)로부터 음성 메모리(SS)까지의 판독 어드레스는 메모리 내의 어느 어드레스로부터 판독이 발생할 것인지를 지시하고, 음성 메모리를 작동할 때, 판독이 음성 메모리와 관련된 출력(Z)으로 발생한다. 본 발명을 실시하기 위해, 앞서 논급한 바와 같이, 이진수 1 및 0의 특수 칼럼이 제어 메모리(CS)로 판독되는 것이 필요하고, 여기에서 칼럼내의 메모리 위치의 수는 적어도 상기 제어 메모리(CS)에 의해 제어되는 매트릭스(TS)의 칼럼내의 메모리(SS)의 수에 대응한다. 상기 특수 정보뿐만 아니라 나머지 제어 정보의 제어 메모리로의 기록은 외부 시스템을 통해 발생하고, 상기 정보는 다이얼링과 같은 실시간의 이벤트에 따르며, 그것에 의해 제어 메모리(CS)의 정보 내용에 직접적으로 영향을 준다. 음성 메모리(SS)로부터 판독된 정보는 이전의 시간간격에서 저장된 정보이고, 방금 기록된 정보의 판독은 이후의 시간 간격(사이클)에서 발생한 것을 지시한다.
본 발명의 사상은 제어 메모리(CS)내의 특수 정보용 칼럼이 제어 메모리 외부의 분리된 메모리(CM)에 재공되는 것도 실현할 수 있다. 그 해결 방법은 제7도에 도시되어 있다. 연속적 및 주기적으로 입력되는 다량의 데이터(DTI)가 음성 메모리(SS)로 기록되지만, 단지 일부분만이 판독되는 경우에, 도시되어 있는 바와 같이, 전력을 절감하기 위해 판독되지 않는 데이터의 메모리로의 기록을 방지하는 것이 바람직하다. 음성 메모리(SS)내의 각 메모리 위치 또는 메모리 위치의 그룹에 대하여, 예컨대, 음성 메모리(SS)에 근접하게 위치되는 상기 분리된 메모리(CM)내에 이전의 시간 간격 동안 판독의 발생 여부에 대한 정보가 발생되어 저장된다. 이러한 정보는 기록이 판독되는 메모리 위치에만 발생되도록 하기 위해 음성 메모리로의 기록 기능을 제어하는데 사용된다. 스위치의 구성을 변화시킬 때, 즉 제어 메모리(CS)의 내용을 변화시킬 때, 음성 메모리(SS)로 판독하는 데 사용할 수 있는 실제 데이터를 즉시 갖도록 하기 위해, "모든 위치에서의 기록 신호"가 발생되고, 즉 제어 메모리(CS)에서의 적어도 하나의 판독 사이클에 대응하는 시간 간격 동안 모든 음성 메모리 위치로의 기록을 활성화시키는 제어 신호(WIP)가 발생한다.
제7도에 따르는 장치는 입력 데이터(DII)가 특수 칼럼/메모리(CM)로부터의 정보의 제어 하에 카운터(CR)에 의해 지시되는 음성 메모리(SS)의 위치에 기록되도록 기능한다. 제어 메모리(CS)의 내용이 변화될 때마다, "모든 위치에서의 기록 신호"(WIP)는 활성화된다. 메모리(CS)는 자신의 순서에 카운터(CR)에 의해 제어되고, 카운터에 대한 모든 사이클(메모리(CS)에 대한 하나의 판독 사이클) 후에 메모리(CS)의 내용이 변화되어, 출력 데이터에 즉시 영향을 미친다. 그 후, 메모리(CM)는 리세트 신호(R)에 의해 0으로 세트되는 것으로 갱신되고, 이후의 사이클 동안 이진수 1이 메모리(CS)로부터의 기록 어드레스를 갖는 데이터 입력(D12)으로부터 음성 메모리(SS)로의 기록을 초기화하는 위치로 기록된다. 데이타를 음성 메모리(SS)로 기록하는 것을 개시하지 않는 메모리(CM)의 위치에서의 내용은 결과적으로 0으로 된다. 메모리(CM)의 갱신이 종료되고 신호(WIP)는 취소될 수 있다. 판독 시에, 메모리(CM)내의 이진수 1은 음성 메모리(SS)로 정보(DI1)를 기록하여 음성 메모리(SS)가 작동되게 하는 반면에, 판독 시에 메모리(CM)내의 이진수 0은 입력 신호(DI1)를 블로킹하여 음성 메모리(SS)가 작동되지 않게 한다. 제7도 및 전술한 설명에 따르면, 주기적으로 스테핑하는 카운터(CR)는 기록 어드레스(WA1)를 음성 메모리(SS)에 공급하여, 입력 데이터(DI1)가 음성 메모리에 기록되는 어드레스를 지시한다. 상기 카운터는 판독 어드레스 신호(RA1)를 제어 메모리(CS)로 송출하고, 또한 판독 어드레스(RA2)를 분리된 메모리(CM)로 송출하며, 그 판독 어드레스는 음성 메모리(SS)로의 기록 어드레스를 구성하는 것과 같은 정보이다. 제어 메모리(CS)로부터 음성 메모리(SS)에 대한 판독 어드레스(RA3)는 상기 분리된 메모리(CM)로의 기록 어드레스(WA2)를 동시에 구성한다. 제어 메모리(CS)로부터의 상기 판독 신호의 제어 하에, 메모리(SS)로부터의 판독 시에, 메모리(CS)로부터 메모리(CM)로의 기록 신호는 후자의 메모리내의 어드레스를 지시하고, 상기 예에 따르는 이진수 1 또는 0인 외부 신호가 입력(DI2)으로부터 기록된다. 카운터(CR)가 기록 어드레스 펄스를 음성 메모리(SS)에 공급할 때, 동일한 신호가 메모리(CM)에 판독 어드레스로서 공급된다. 카운터(CR)가 음성 메모리내의 어드레스(7)를 지시한다고 가정한다면, 메모리(CM)내의 동일한 어드레스(7)에서 이전에 공급된 정보 비트가 판독된다. 이러한 비트는 상기 예에 따르는 OR 회로인 논리 회로(OR)의 제1 입력에 공급되고, 상기 제1 입력의 신호 레벨과 무관하게 제어 메모리(CS)에서 적어도 하나의 판독 사이클 하에 외부 제어 신호(WIP)를 수신하는 제2 입력은 논리 회로(OR)에 고정 신호를 공급하여, 상기 회로로부터의 기록 가능 신호(WE)가 AND 회로(0)의 입력 신호(DI1)에 부가된 후 상기 제1 사이클 동안 음성 메모리(SS)의 모든 위치/시간 슬롯으로의 입력 데이터(DI1)의 기록을 가능하게 한다. 이것은 스위치의 구성 변화 시, 즉 제어 메모리(CS)의 데이터의 변화 시에, 전술한 바와 같이 메모리(SS)에서 판독하는 데 사용 가능한 실제 데이터를 즉시 갖기 위해 행해진다. 음성 메모리내의 예시된 어드레스(7)로부터의 데이터의 판독은 제어 메모리(CS)의 제어 하에 발생하고, 그 신호는 출력(DU)에 공급된다. 입력 데이터(DI1)는 카운터(CR)에 의해 지시되는 현재 사용 가능한 어드레스(7)로 음성 메모리(SS)에 기록된다.
이러한 제1 판독 사이클 후에, 회로(OR) 입력상의 신호(WIP)는 취소되고, 메모리(CM)으로부터의 신호는 신호(WE)의 제어를 통해 얻어지며, 메모리(CM)로부터의 정보에 따라, 우선 스위칭하기 위해 사용되는 상기 메모리(SS)에만 가능성(possibility)이 제공되는 반면에, 다른 메모리(SS)는 블로킹되고, 즉 이들 메모리는 어떠한 동작 제어 신호(WE)를 수신하지 못한다. 또한 이경우에 지시된 어드레스 정보가 먼저 판독되는 것은 물론 사실이고, 새로운 정보는 상기 어드레스로 기록되고, 그 정보는 이후의 시간 간격(사이클) 동안 판독된다.
시간-공간 스위치 내에는 논급된 바와 같이 n × m 개의 접속점이 있으며, 여기에서 n은 입력의 수이고, m은 스위치의 출력의 수이다. 일반적으로 n = m이고, 즉 n2개의 접속점이 있다. 본 발명에 따르는 방법 및 장치는 "동작" 접속점의 수를 스위치의 출력의 수와 동일한 수로 감소시킨다. 이것은 n × m - m = m(n - 1)과 동일한 절감을 유도한다. 시간-공간 스위치에서의 전력 소비는 접속점의 수에 직접적으로 비례하기 때문에, 절감은 상당하게, 예컨대, 10개의 포트를 갖는 2차(quadratic) 스위치에서는 90%로 된다.

Claims (2)

  1. 로우 및 칼럼을 갖는 매트릭스 형태로 접속되는 복수의 음성 메모리를 갖는 시간-공간형 스위치를 갖는 적어도 하나의 전자 컴퓨터로 제어되는 전화 교환기를 갖는 통신 시스템, 특히 전화 시스템에서, 음성 메모리의 각 칼럼은 자체에 접속되는 각각의 제어 메모리에 의해 제어되고, 음성 메모리의 입력 및 출력을 통해 상기 교환기에 접속된 가입자 사이에 이진 형태로 음성 및 데이터 정보를 전송하는 시간-공간 스위치의 전력 절감 장치에 있어서, 상기 매트릭스 내에 특수 메모리 형태로 각각의 어드레스를 갖는 복수의 메모리 위치를 갖는 분리된 메모리를 포함하고, 제어 정보 신호가 제어 메모리로부터의 어드레스에 따라서 분리된 메모리의 입력을 통해 메모리 위치에 기록되며; 어드레스를 제공하는 카운터와; 제어 정보 신호 및 음성 메모리에 도달하는 음성 및 데이터 정보를 부가하는 논리 회로를 포함하고; 상기 제어 정보 신호는 카운터로부터의 어드레스에 따라서 분리된 메모리로부터 음성 메모리로 판독할 때 및 음성 메모리에 도달하는 정보를 논리 회로에 부가한 후, 음성 메모리에 도달한 정보가 상기 부가의 결과에 따라서 카운터에 의해 제공되는 어드레스로 음성 메모리에 기록될 것인지를 결정하고, 그런 경우 음성 메모리가 작동되며, 음성 메모리에 도달하는 정보의 기록이 블로킹될 것인지를 결정하고, 그런 경우 음성 메모리는 작동되지 않으며; 제1 판독 사이클 동안 제어 메모리에서의 정보 변화 후에, 추가의 제어 신호가 논리 회로에 인가되어 제어 정보 신호에 무관하게 모든 판독 사이클 동안 음성 메모리내의 각 위치에 기록이 행해지고, 그것에 의해 제어 메모리에서의 그러한 정보 변화 후에 정보는 항상 음성 메모리에서 판독되도록 사용할 수 있으며; 모든 판독 사이클 동안 음성 메모리로의 그러한 정보의 기록 후에, 추가의 제어 신호가 취소되고, 그에 따라 제어 정보 신호는 음성 메모리로 데이터의 기록 제어를 통해 얻어지며, 제어 정보 신호의 극성에 따라서 음성 메모리는 데이터 기록에 의해 작동되거나 데이터 기록을 블로킹함으로써 작동되지 않는 것을 특징으로 하는 시간-공간 스위치의 전력 절감 장치.
  2. 제1항에 있어서, 상기 논리 회로는 분리된 메모리의 출력에 접속되어 상기 제어 정보 신호를 전송하는 데 제1 입력과, 제1 사이클 동안 제어 메모리의 데이터 변화 후에 추가의 제어 신호가 공급되는 제2 입력과, AND 회로의 제1 입력에 접속되어 제2 입력 상에서 시간-공간형 스위치에 도달하는 정보를 수신하는 출력을 갖는 OR 회로를 포함하고, AND 회로의 출력은 음성 메모리의 입력에 접속되는 것을 특징으로 하는 시간-공간 스위치의 전력 절감 장치.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SE511924C2 (sv) * 1997-08-28 1999-12-13 Ericsson Telefon Ab L M En modulär tidsrumsväljare
SE511914C2 (sv) 1997-08-28 1999-12-13 Ericsson Telefon Ab L M Enpunktsskrivning av styrinformation
CN101167373A (zh) * 2005-04-21 2008-04-23 英特尔公司 交换机体系结构中的功率降低
US8830993B1 (en) * 2010-05-27 2014-09-09 Ciena Corporation Extensible time space switch systems and methods for high capacity multi-service applications
US9825883B2 (en) * 2010-05-27 2017-11-21 Ciena Corporation Extensible time space switch systems and methods

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05191877A (ja) * 1992-01-08 1993-07-30 Hitachi Ltd 時間スイッチへのアクセス方法、通話路メモリへの書込アクセス方法、通話路メモリへの読出アクセス方法、時間スイッチ、時間スイッチマトリックス、時分割通話路および時分割ディジタル電子交換機

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ZA786110B (en) * 1977-11-07 1979-10-31 Post Office Improvements in or relating to the switching of digital signals
JPS60201795A (ja) * 1984-03-27 1985-10-12 Nippon Telegr & Teleph Corp <Ntt> Ｍｏｓデイジタル空間スイツチ回路
JPS6165623A (ja) * 1984-09-07 1986-04-04 Nippon Telegr & Teleph Corp <Ntt> Ｃｍｏｓセレクタ回路
JPS61116496A (ja) * 1984-11-10 1986-06-03 Nippon Telegr & Teleph Corp <Ntt> 時間スイツチモジユ−ル
US4858227A (en) * 1987-08-25 1989-08-15 Solid State Systems, Inc. Space and time having multiplexed memories
CA2015808A1 (en) * 1989-05-09 1990-11-09 Richard W. Sieber Broadband space switch using path sensitizing
US5280487A (en) * 1989-06-16 1994-01-18 Telefonaktiebolaget L M Ericsson Method and arrangement for detecting and localizing errors or faults in a multi-plane unit incorporated in a digital time switch
SE464957B (sv) * 1989-11-10 1991-07-01 Ellemtel Utvecklings Ab Saett och anordning foer att koppla datainformation genom en digital vaeljare
US5260937A (en) * 1990-10-29 1993-11-09 Dsc Communications Corporation Power conserving technique for a communications terminal time slot interchanger
JP2908890B2 (ja) * 1991-02-22 1999-06-21 株式会社日立製作所 大規模通話路、並びに制御メモリ各々へのアクセス方法と通話路メモリ各々への読出アクセス方法
US5291479A (en) * 1991-07-16 1994-03-01 Digital Technics, Inc. Modular user programmable telecommunications system with distributed processing
JP3197607B2 (ja) * 1992-05-13 2001-08-13 富士通株式会社 時間スイッチ装置
EP0579845A1 (de) * 1992-07-14 1994-01-26 Siemens Aktiengesellschaft Koppelnetz für digitale Vermittlungssysteme aus eingangsseitig parallel geschalteten Koppeleinheiten

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05191877A (ja) * 1992-01-08 1993-07-30 Hitachi Ltd 時間スイッチへのアクセス方法、通話路メモリへの書込アクセス方法、通話路メモリへの読出アクセス方法、時間スイッチ、時間スイッチマトリックス、時分割通話路および時分割ディジタル電子交換機

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