KR100295916B1 - Test Structure and Method for Measuring Minimum Area Design Rule - Google Patents
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Abstract
설계된 최소 영역 디자인 룰을 반도체 소자 제조 공정에 적용할 수 있는지를 판단하기 위해 검사자의 시각에 의한 측정이 아닌 전기적인 테스트에 의해 빠른 시간 내에 테스트를 할 수 있도록 함과 동시에 최소 영역에 대한 정확한 디자인 룰을 측정하기 위한 것으로, 전기적으로 도통을 위해 상, 하부 도전 레이어 사이에 측정을 원하는 임의 사이즈의 도전막을 콘택과 비아에 의해 샌드위치 구조로 삽입하여 확률적으로 많은 데이터를 측정하기 위해 체인 형태로 연결하여 테스트 구조를 형성하며, 테스트 구조에 바이어스를 인가하여 전기적으로 최소 영역 디자인 룰을 측정함으로써, 디자인 룰 상에서 실제 반도체 소자의 제조 공정에 적용할 수 있는 패턴의 최소 영역을 정확히 선정할 수 있어, 디자인시 패턴의 사이즈를 최소화하여 반도체 소자의 칩 사이즈를 줄여 반도체 소자를 미세화하는 데 유리하며, 최소 영역 디자인 룰을 전기적으로 테스트하므로, 종래 검사자의 직관이나 시각 검사에 의한 측정에 비해 측정 시간을 빠르게 할 수 있으며, 확률적으로 정확한 데이터를 얻을 수 있을 뿐만 아니라 전기적인 의미에서의 디자인 룰을 얻을 수 있다.In order to determine whether the designed minimum area design rule can be applied to the semiconductor device manufacturing process, it is possible to perform the test in a short time by the electrical test rather than the visual measurement by the inspector, and at the same time, the accurate design rule for the minimum area. In order to measure electrical conductivity, a conductive film of any size desired to be measured between the upper and lower conductive layers for electrical conduction is inserted into a sandwich structure by contacts and vias, and then connected in a chain form to measure probabilistic data. By forming a test structure and applying a bias to the test structure to electrically measure the minimum region design rule, the design region can accurately select the minimum region of the pattern that can be applied to the actual semiconductor device manufacturing process. Chip of semiconductor device by minimizing pattern size It is advantageous for miniaturization of semiconductor devices by reducing the size, and electrically tests the minimum area design rule, which enables faster measurement time and probabilistic accurate data compared to the measurement by intuition or visual inspection of conventional inspectors. In addition to this, design rules in an electrical sense can be obtained.
Description
본 발명은 반도체 소자의 패턴을 측정하기 위한 테스트 구조에 관한 것으로, 더욱 상세하게는 반도체 소자의 미세화에 따른 최소 사이즈의 패턴을 측정하기 위한 최소 영역 디자인 룰 검사를 위한 테스트 구조에 관한 것이다.The present invention relates to a test structure for measuring a pattern of a semiconductor device, and more particularly, to a test structure for inspecting a minimum area design rule for measuring a pattern of a minimum size according to miniaturization of a semiconductor device.
반도체 소자의 제조 공정이 발달할수록 반도체 소자는 점점 작은 사이즈의 패턴을 갖게 되고, 이러한 작은 사이즈의 패턴이 정확히 형성되는지의 여부를 테스트하는 방법들이 고안되었다. 이때, 가장 작은 사이즈의 패턴을 나타내는 룰을 만드는 데, 이를 디자인 룰(design rule)이라 한다. 그리고, 반도체 소자의 배선층이 다층 배선으로 되어, 상부 배선층과 하부 배선층을 연결하기 위해 중간에 금속 패드를 사용하게 되면서 최소 금속 영역(minimum metal area)이라는 룰이 생기는데, 이를 확인하고 모니터링(monitoring)하는 방법이 필요하다.As the manufacturing process of the semiconductor device develops, the semiconductor device has an increasingly small pattern, and methods for testing whether the small pattern is correctly formed have been devised. At this time, a rule representing the smallest pattern is made, which is called a design rule. In addition, since the wiring layer of the semiconductor device is a multilayer wiring, a metal pad is used in the middle to connect the upper wiring layer and the lower wiring layer, and a rule called a minimum metal area is generated. I need a way.
이러한 최소 금속 영역과 같은 최소 영역 디자인 룰을 측정하기 위해 종래에는, 도 1에서와 같이 임의의 레이어(layer)(1)를 패턴의 최소 사이즈인 최소 영역을 갖도록 형성하고, 이를 검사자가 시각을 통하여 최소 영역 디자인 룰을 측정한다. 또는 형성된 패턴이 있는 곳을 결함(defect) 측정 장비를 통해 검사한 후, 이들 결함이 최소 영역 패턴 형성과 관계가 있는 것을 골라서 디자인 룰을 측정한다.In order to measure the minimum area design rule such as the minimum metal area, conventionally, an arbitrary layer 1 is formed to have the minimum area that is the minimum size of the pattern, as shown in FIG. Measure the minimum area design rule. Or, where the formed pattern is inspected through a defect measuring device, the design rule is measured by selecting that these defects are related to the minimum area pattern formation.
이와 같은 종래의 최소 영역 디자인 룰을 측정하는 방법은 검사자의 시각에 의한 측정이나 결함 측정 장비로 필요 부분을 검사하여 판단을 하게 되는데, 이 경우 검사자가 직접 패턴에 대한 판단을 시각에 의한 측정을 통해서만 하기 때문에 측정 오차뿐만 아니라 전체를 측정하는 데 장시간의 시간이 소요된다. 또한, 전기적으로 동작하는 부분을 시각에 의해 측정하기 때문에 전기적 특성을 정확히 판단할 수 없다. 이러한 이유로 인하여 디자인 룰 상에서 최소 영역을 정확히 선정할 수 없어 반도체 칩 사이즈를 줄여 반도체 소자를 미세화하는 데 어려움이 있다.The conventional method for measuring the minimum area design rule is to make a judgment by inspecting a necessary part using a measurement by a tester's vision or a defect measuring device, and in this case, the tester directly judges a pattern by directly measuring the time. Therefore, it takes a long time to measure not only the measurement error but the whole. In addition, since the part that operates electrically is visually measured, electrical characteristics cannot be accurately determined. For this reason, it is difficult to refine the semiconductor device by reducing the semiconductor chip size because the minimum region cannot be accurately selected in the design rule.
본 발명은 이와 같은 문제점을 해결하기 위하여 안출한 것으로, 그 목적은 검사자의 시각에 의한 디자인 룰의 측정이 아닌 전기적인 테스트에 의해 빠른 시간 내에 테스트를 할 수 있도록 함과 동시에 최소 영역에 대한 정확한 디자인 룰을 측정할 수 있도록 하는 데 있다.The present invention has been made to solve such a problem, the purpose of which is to test quickly by the electrical test rather than the measurement of the design rule by the inspector's vision and at the same time accurate design for the minimum area To measure the rules.
도 1은 종래의 최소 영역 디자인 룰을 측정하기 위한 테스트 구조를 개략적으로 도시한 평면도이고,1 is a plan view schematically showing a test structure for measuring a conventional minimum area design rule,
도 2a 와 도 2b는 본 발명의 제 1실시예에 따른 최소 영역 디자인 룰을 측정하기 위한 테스트 구조를 개략적으로 도시한 것으로, 도 2a는 평면도이며, 도 2b는 단면도이고,2A and 2B schematically illustrate a test structure for measuring a minimum region design rule according to a first embodiment of the present invention. FIG. 2A is a plan view, and FIG. 2B is a sectional view.
도 3은 본 발명의 제 2실시예에 따른 최소 영역 디자인 룰을 측정하기 위한 테스트 구조를 개략적으로 도시한 단면도이다.3 is a cross-sectional view schematically illustrating a test structure for measuring a minimum region design rule according to a second embodiment of the present invention.
상기와 같은 목적을 달성하기 위하여, 본 발명은 전기적으로 도통을 위해 상, 하부 도전 레이어 사이에 측정을 원하는 임의 사이즈의 도전막을 콘택과 비아에 의해 샌드위치(sandwich) 구조로 삽입하여 확률적으로 많은 데이터를 측정하기 위해 체인(chain) 형태로 연결하며, 테스트 구조에 바이어스(bias)를 인가하여 전기적으로 최소 영역 디자인 룰을 측정하는 것을 특징으로 한다.In order to achieve the above object, the present invention provides a large amount of data by inserting a conductive film of any size desired to be measured between upper and lower conductive layers for electrical conduction into a sandwich structure by contact and via. It is connected in the form of a chain (chain) to measure the, characterized in that to measure the minimum area design rule electrically by applying a bias (bias) to the test structure.
본 발명에 따른 테스트 구조는 측정하고자 하는 도전막을 가운데 두고, 상, 하부에 도전성 레이어를 연결한다. 그리고, 상, 하부 도전성 레이어 사이에 최소 영역 디자인 룰을 측정하고자 원하는 임의 사이즈의 도전막을 삽입하면 기본적인 테스트 구조는 구성된다. 또한, 상, 하부 도전성 레이어를 콘택 체인(contact chain) 방식으로 직렬 연결하면 여러 개의 최소 영역을 갖는 테스트 패턴이 완성한다. 이때, 콘택 체인의 개수를 많이 하면 할수록 확률적으로 정확한 테스트 패턴이 되며 또한, 다양한 사이즈로 테스트 패턴을 구성하여 임의의 도전막에서의 최소 영역 디자인 룰을 찾을 수 있다.In the test structure according to the present invention, a conductive layer is connected to the upper and lower sides of the conductive film to be measured. The basic test structure is constructed by inserting a conductive film of any size desired to measure the minimum region design rule between the upper and lower conductive layers. In addition, when the upper and lower conductive layers are connected in series in a contact chain method, a test pattern having several minimum regions is completed. In this case, the larger the number of contact chains, the more probabilistically accurate test pattern becomes, and the minimum area design rule in any conductive film can be found by constructing the test patterns in various sizes.
그러나, 상, 하부 도전성 레이어와 콘택으로 구성된 보통의 콘택 체인 테스트 패턴으로는 최소 영역을 갖는 도전막을 구성할 수 없으며, 콘택 사이즈, 최소 오버 랩(overlap), 두 개의 콘택 연결 등의 여러 가지 디자인 룰을 만족해야 하므로 본 발명에서와 같이 샌드위치 구조로 테스트 패턴을 구성하여 최소 영역의 디자인 룰을 평가한다.However, a normal contact chain test pattern composed of upper and lower conductive layers and contacts cannot form a conductive film having a minimum area, and various design rules such as contact size, minimum overlap, and two contact connection are performed. Since it is necessary to satisfy the configuration of the test pattern in the sandwich structure as in the present invention to evaluate the design rule of the minimum area.
그리고, 본 발명에 따른 테스트 방법은 이와 같이 구성된 테스트 구조의 콘택 체인 양단에 바이어스를 걸어서 기본구조 한 개당의 저항을 측정한다. 이때, 측정되는 저항값은 최소 영역을 측정하기 위한 임의 사이즈의 도전막에 문제가 없을 경우에는 정상적인 콘택 저항값의 합산으로 나타날 것이며, 만일 최소 영역을 측정하기 위한 임의 사이즈의 도전막에 문제가 있을 경우 즉, 패터닝(patterning)에서 사이즈가 작아지거나 최소 영역의 사이즈가 너무 작아서 접착 문제로 측정하고자 하는 도전막이 떨어져 나가는 등의 경우에는 콘택 저항에 영향을 주어서 정상적인 콘택 저항값이 나타나지 않는다. 따라서, 이러한 결과를 이용하여 패턴의 사이즈를 최소화할 수 있는 디자인 룰을 측정하여, 실제 반도체 소자의 제조 공정에 적용함으로써 반도체 소자의 칩 사이즈를 줄일 수 있다.The test method according to the present invention measures the resistance of each basic structure by biasing both ends of the contact chain of the test structure thus constructed. In this case, the measured resistance value will appear as a sum of normal contact resistance values when there is no problem in the conductive film of any size for measuring the minimum region, and if there is a problem in the conductive film of any size for measuring the minimum region, In other words, in the case of patterning, when the size becomes small or the size of the minimum region is too small so that the conductive film to be measured due to the adhesion problem is dropped, the contact resistance is not affected and the normal contact resistance value does not appear. Accordingly, the chip size of the semiconductor device may be reduced by measuring design rules for minimizing the size of the pattern using the results and applying the same to the actual manufacturing process of the semiconductor device.
이하, 첨부된 도면을 참조하여 본 발명에 따른 테스트 구조를 제조하는 방법을 설명한다.Hereinafter, a method of manufacturing a test structure according to the present invention will be described with reference to the accompanying drawings.
도 2a 와 도 2b는 본 발명의 제 1실시예에 따른 최소 영역 디자인 룰을 측정하기 위한 테스트 구조를 개략적으로 도시한 것으로, 도 2a는 평면도이며, 도 2b는 단면도이다.2A and 2B schematically illustrate a test structure for measuring a minimum region design rule according to a first embodiment of the present invention. FIG. 2A is a plan view and FIG. 2B is a sectional view.
먼저, 반도체 기판 등의 하부 박막에 도전막을 증착하고, 포토리소그래피(photolithography)에 의해 패터닝하거나, 반도체 기판에 선택적으로 불순물을 주입하여 서로 절연된 형태의 하부 도전 레이어(11)를 형성한다. 그리고, 절연막을 증착한 후, 포토리소그래피 공정에 의해 절연막을 선택적으로 식각하여 하부 도전 레이어(11)의 소정 부분이 각각 드러나도록 콘택홀을 형성하고, 텅스텐 등의 금속에 의해 콘택홀 플러그를 형성함으로써 다수의 콘택(12)을 형성한다.First, a conductive film is deposited on a lower thin film such as a semiconductor substrate, and patterned by photolithography, or by selectively injecting impurities into the semiconductor substrate to form the lower conductive layer 11 insulated from each other. After the deposition of the insulating film, the insulating film is selectively etched by a photolithography process to form contact holes so that predetermined portions of the lower conductive layer 11 are exposed, and contact hole plugs are formed of metal such as tungsten. A plurality of contacts 12 are formed.
그 다음, 금속막을 증착하고, 포토리소그래피 공정에 의해 패터닝하여 콘택(12) 상부에 최소 영역 디자인 룰을 측정하기 위한 임의 사이즈의 금속 패드(13)를 각각 형성한다. 그리고, 층간 절연막을 증착한 후, 포토리소그래피 공정에 의해 층간 절연막을 선택적으로 식각하여 각 금속 패드(13)의 상부 영역이 드러나도록 비아(via)홀을 형성하고, 텅스텐 등의 금속에 의해 비아홀 플러그를 형성함으로써 다수의 비아(14)를 형성한다.Then, a metal film is deposited and patterned by a photolithography process to form metal pads 13 of arbitrary size for measuring the minimum area design rule on the contact 12, respectively. After the interlayer insulating film is deposited, the interlayer insulating film is selectively etched by a photolithography process to form a via hole so that the upper region of each metal pad 13 is exposed, and the via hole plug is made of metal such as tungsten. Forming a plurality of vias 14.
그 다음, 금속막을 증착하고, 포토리소그래피 공정에 의해 패터닝하여 비아(14)-금속 패드(13)-콘택(12)을 통한 콘택 체인 방식으로 하부 도전 레이어(11)와 직렬로 연결되도록 상부 도전 레이어(15)를 형성함으로써, 최소 영역 디자인 룰 측정을 위한 테스트 패턴을 완성한다.The upper conductive layer is then deposited and patterned by a photolithography process to connect in series with the lower conductive layer 11 in a contact chain manner via vias 14-metal pads 13-contacts 12. By forming (15), the test pattern for the minimum area design rule measurement is completed.
이후, 완성된 테스트 패턴의 콘택 체인 양단에 바이어스를 걸어서 콘택 체인 기본 구조 한 개당의 저항을 측정하여, 설계된 최소 영역 디자인 룰을 실제 반도체 소자의 제조 공정에 적용할 수 있는지의 여부를 판단한다.Then, the resistance per one contact chain structure is measured by biasing the contact chains of the completed test pattern to determine whether the designed minimum area design rule can be applied to the actual manufacturing process of the semiconductor device.
도 3은 본 발명의 제 2실시예에 따른 최소 영역 디자인 룰을 측정하기 위한 테스트 구조를 개략적으로 도시한 단면도이다.3 is a cross-sectional view schematically illustrating a test structure for measuring a minimum region design rule according to a second embodiment of the present invention.
먼저, 반도체 기판 등의 하부 박막에 도전막을 증착하고, 포토리소그래피 공정에 의해 패터닝하거나, 반도체 기판에 선택적으로 불순물을 주입하여 서로 절연된 형태의 하부 도전 레이어(11)를 형성한다. 그리고, 절연막을 증착한 후, 포토리소그래피 공정에 의해 절연막을 선택적으로 식각하여 하부 도전 레이어(11)의 소정 부분이 각각 드러나도록 콘택홀을 형성하고, 텅스텐 등의 금속에 의해 콘택홀 플러그를 형성함으로써 다수의 콘택(12)을 형성한다.First, a conductive film is deposited on a lower thin film such as a semiconductor substrate, and patterned by a photolithography process, or an impurity is selectively injected into the semiconductor substrate to form the lower conductive layer 11 insulated from each other. After the deposition of the insulating film, the insulating film is selectively etched by a photolithography process to form contact holes so that predetermined portions of the lower conductive layer 11 are exposed, and contact hole plugs are formed of metal such as tungsten. A plurality of contacts 12 are formed.
그 다음, 금속막을 증착하고, 포토리소그래피 공정에 의해 패터닝하여 콘택(12) 상부에 최소 영역 디자인 룰을 측정하기 위한 임의 사이즈의 금속 패드(13)를 각각 형성한다. 그리고, 층간 절연막을 증착한 후, 포토리소그래피 공정에 의해 층간 절연막을 선택적으로 식각하여 각 금속 패드(13)의 상부 영역이 드러나도록 비아홀을 형성하고, 텅스텐 등의 금속에 의해 비아홀 플러그를 형성함으로써 다수의 비아(14)를 형성한다.Then, a metal film is deposited and patterned by a photolithography process to form metal pads 13 of arbitrary size for measuring the minimum area design rule on the contact 12, respectively. After the interlayer insulating film is deposited, the interlayer insulating film is selectively etched by a photolithography process to form a via hole so that the upper region of each metal pad 13 is exposed, and a via hole plug is formed of a metal such as tungsten. Form vias 14.
그 다음, 금속막을 증착하고, 포토리소그래피 공정에 의해 패터닝하여 비아(14) 상부에 최소 영역 디자인 룰을 측정하기 위한 다른 임의 사이즈의 금속 패드(13')를 각각 형성한다. 그리고, 층간 절연막을 증착한 후, 포토리소그래피 공정에 의해 층간 절연막을 선택적으로 식각하여 각 금속 패드(13')의 상부 영역이 드러나도록 비아홀을 형성하고, 텅스텐 등의 금속에 의해 비아홀 플러그를 형성함으로써 다수의 비아(14')를 형성한다.Next, a metal film is deposited and patterned by a photolithography process to form metal pads 13 'of different arbitrary sizes for measuring the minimum area design rule on the vias 14, respectively. After depositing the interlayer insulating film, the interlayer insulating film is selectively etched by a photolithography process to form a via hole so that the upper region of each metal pad 13 'is exposed, and a via hole plug is formed of metal such as tungsten. Multiple vias 14 'are formed.
그 다음, 금속막을 증착하고, 포토리소그래피 공정에 의해 패터닝하여 비아(14')-금속 패드(13')-비아(14)-금속 패드(13)-콘택(12)을 통한 콘택 체인 방식으로 하부 도전 레이어(11)와 직렬로 연결되도록 상부 도전 레이어(15)를 형성함으로써, 최소 영역 디자인 룰 측정을 위한 테스트 패턴을 완성한다.The metal film is then deposited and patterned by a photolithography process to form a bottom in a contact chain via vias 14'-metal pads 13'-vias 14-metal pads 13-contacts 12. By forming the upper conductive layer 15 to be connected in series with the conductive layer 11, the test pattern for measuring the minimum region design rule is completed.
이후, 완성된 테스트 패턴의 콘택 체인 양단에 바이어스를 걸어서 콘택 체인 기본 구조 한 개당의 저항을 측정하여, 설계된 최소 영역 디자인 룰을 실제 반도체 소자의 제조 공정에 적용할 수 있는지의 여부를 판단한다.Then, the resistance per one contact chain structure is measured by biasing the contact chains of the completed test pattern to determine whether the designed minimum area design rule can be applied to the actual manufacturing process of the semiconductor device.
이와 같은 실시예에서 알 수 있는 바와 같이 최소 영역 디자인 룰을 측정하기를 원하는 금속 패드를 비아를 통해 다층으로 계속 적층하면서 측정할 수 있다.As can be seen in this embodiment, the metal pads desired to measure the minimum area design rule can be measured while continuing to be stacked in multiple layers through vias.
이와 같이 본 발명은 디자인 룰 상에서 실제 반도체 소자의 제조 공정에 적용할 수 있는 패턴의 최소 영역을 정확히 선정할 수 있어, 디자인시 패턴의 사이즈를 최소화하여 반도체 소자의 칩 사이즈를 줄여 반도체 소자를 미세화하는 데 유리하며, 최소 영역 디자인 룰을 전기적으로 테스트하므로, 종래 검사자의 직관이나 시각 검사에 의한 측정에 비해 측정 시간을 빠르게 할 수 있으며, 확률적으로 정확한 데이터를 얻을 수 있을 뿐만 아니라 전기적인 의미에서의 디자인 룰을 얻을 수 있다.As described above, the present invention can accurately select the minimum area of the pattern that can be applied to the actual manufacturing process of the semiconductor device on the design rule, thereby minimizing the chip size of the semiconductor device to minimize the size of the pattern at the time of design, thereby miniaturizing the semiconductor device. In addition, the minimum area design rule is electrically tested, which enables faster measurement time compared to measurement by intuition or visual inspection of a conventional inspector, and provides not only probabilistic accurate data but also an electrical sense. Design rules can be obtained.
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100913328B1 (en) | 2007-12-04 | 2009-08-20 | 주식회사 동부하이텍 | Test pattern for semiconductor device, method for facturing the pattern, and method for testing the device |
| CN105336639A (en) * | 2015-10-30 | 2016-02-17 | 上海华虹宏力半导体制造有限公司 | Semiconductor test structure and forming method thereof and conductive plug performance test method |
| CN106252254A (en) * | 2016-09-27 | 2016-12-21 | 上海华力微电子有限公司 | A kind of chip package interacts and tests structure and method of testing |
| KR102273832B1 (en) * | 2020-08-13 | 2021-07-06 | (주)라이타이저 | Manufacturing method of middle platform device for testing of led chips before transferring process of led chips into display pannel |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100414213B1 (en) * | 2001-07-24 | 2004-01-07 | 삼성전자주식회사 | Apparatus for testing reliability of metal line in integrated circuit |
| KR101318946B1 (en) * | 2007-08-09 | 2013-10-17 | 삼성전자주식회사 | Test device, SRAM test device and semiconductor intergrated circuit device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0480936A (en) * | 1990-07-24 | 1992-03-13 | Seiko Epson Corp | Semiconductor device |
-
1998
- 1998-10-19 KR KR1019980043625A patent/KR100295916B1/en not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0480936A (en) * | 1990-07-24 | 1992-03-13 | Seiko Epson Corp | Semiconductor device |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100913328B1 (en) | 2007-12-04 | 2009-08-20 | 주식회사 동부하이텍 | Test pattern for semiconductor device, method for facturing the pattern, and method for testing the device |
| CN105336639A (en) * | 2015-10-30 | 2016-02-17 | 上海华虹宏力半导体制造有限公司 | Semiconductor test structure and forming method thereof and conductive plug performance test method |
| CN106252254A (en) * | 2016-09-27 | 2016-12-21 | 上海华力微电子有限公司 | A kind of chip package interacts and tests structure and method of testing |
| KR102273832B1 (en) * | 2020-08-13 | 2021-07-06 | (주)라이타이저 | Manufacturing method of middle platform device for testing of led chips before transferring process of led chips into display pannel |
| WO2022035065A1 (en) * | 2020-08-13 | 2022-02-17 | (주)라이타이저 | Method for manufacturing middle platform device for led chip test performed before transfer of led chips to display panel |
Also Published As
| Publication number | Publication date |
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