KR100425163B1 - Pattern for Testing Metal Lines in Semiconductor Device - Google Patents

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Abstract

본 발명은 콘택을 통해 연결되는 상부 배선과 하부 배선을 구비하는 반도체 소자에 있어서, 배선과 콘택간 오정렬 면적이 일정한 비율로 다른 복수개의 테스트 패턴 또는 상하부 배선간 오버랩 면적이 다른 복수개의 테스트 패턴을 구비하는 것을 특징으로 한다.According to an embodiment of the present invention, a semiconductor device having an upper wiring and a lower wiring connected through a contact includes a plurality of test patterns having different misalignment areas between the wiring and the contact, or a plurality of test patterns having different overlapping areas between the upper and lower wirings. Characterized in that.

Description

배선의 신뢰성 평가 패턴{Pattern for Testing Metal Lines in Semiconductor Device}Pattern for Reliability Evaluation of Wiring {Pattern for Testing Metal Lines in Semiconductor Device}

본 발명은 금속 배선 EM(ElectroMigration) 테스트 패턴에 관한 것으로 특히, 상부 배선과 하부 배선과의 콘택시 오버랩 또는 오정렬이 EM 수명에 미치는 영향을 정량적으로 해석하기에 적합한 배선 신뢰성 평가 패턴에 관한 것이다.The present invention relates to a metal wiring EM (ElectroMigration) test pattern, and more particularly, to a wiring reliability evaluation pattern suitable for quantitatively analyzing the effect of overlap or misalignment on the EM lifetime upon contact between the upper wiring and the lower wiring.

반도체 소자의 집적도가 향상됨에 따라, 여러 필름 층의 적층을 하게 되고, 그 중 배선층은 상부와 하부의 연결을 위해서 단일 다머신(single damascene)이나 이중 다머신(dual damascene)과 같은 공정을 이용하여 콘택을 형성한다.As the degree of integration of semiconductor devices is improved, several film layers are stacked, among which wiring layers are formed using a process such as a single damascene or a dual damascene to connect the upper and lower layers. Form a contact.

이러한 배선층은 그 도전성으로 인해 금속 물질이 이용되며, 여러 가지 금속 배선의 재료로 사용된 것 중에 현재는 Al, Cu를 주로 사용하고 있다. 그 중 가격 또는 집적도 면에서 Cu가 우선시 되고 있다.Due to its conductivity, a metal material is used for the wiring layer, and currently, Al and Cu are mainly used among those used as various metal wiring materials. Among them, Cu has priority in terms of price or density.

일반적으로 상기 Cu(구리) 배선의 신뢰성 평가 항목에는 EM(Electro Migration), SM(Stress Migration), TC(Temperature Cycle), 내부 배선 BTS(interconnect Bias Temperature Stress)등이 있다.In general, the reliability evaluation items of the copper (Cu) wiring include EM (Electro Migration), SM (Stress Migration), TC (Temperature Cycle), and internal wiring BTS (interconnect bias temperature stress).

이 중에서 EM은 가장 널리 평가되는 항목으로서, 배선 상의 전기적 이동도의 정도를 말한다. 반도체 소자의 고집적화에 따라 실제 배선 면적이 차지하는 비율이 줄기 때문에 EM의 중요성은 더욱 증가하고 있다.Among them, EM is the most widely evaluated item and refers to the degree of electrical mobility on the wiring. The importance of EM is increasing because the proportion of the actual wiring area is decreasing due to the high integration of semiconductor devices.

일반적으로 오버랩이 커질수록 배선수명이 증가하지만, 과도할 경우 설계에 방해가 된다. 따라서, 구리 배선을 이용하여 반도체 소자를 설계하기 전에 구리 배선의 오버랩이 EM 수명에 미치는 영향을 정량적으로 해석할 필요가 있다.반도체 소자의 고집적화는 장비 또는 기술 상이 한계로 인해 배선 사이의 연결 부위인 콘택의 오정렬을 필연적으로 유발시킨다.이러한 콘택 오정렬은 플러그와 배선 사이의 접촉면적 감소를 유발시키며 EM 수명을 감소시킨다. 따라서, 배선과 콘택간의 오정렬이 EM 수명에 미치는 영향을 정량적으로 해석할 필요성이 있다.In general, the larger the overlap, the longer the wiring life, but excessive will interfere with the design. Therefore, before designing a semiconductor device using copper wiring, it is necessary to quantitatively analyze the effect of the overlap of copper wiring on the EM lifetime. High integration of semiconductor devices is a connection between wiring due to limitations in equipment or technology. This inevitably leads to misalignment of the contacts. These contact misalignments cause a reduction in the contact area between the plug and the wiring and reduce EM life. Therefore, there is a need to quantitatively analyze the effect of misalignment between wiring and contacts on the EM lifetime.

이하, 첨부된 도면을 참조하여 일반적인 구리 배선의 EM 측정 패턴에 대해설명하면 다음과 같다.Hereinafter, an EM measurement pattern of a general copper wiring will be described with reference to the accompanying drawings.

도 1은 일반적인 콘택 체인 EM 테스트 패턴을 나타낸 평면도이다.1 is a plan view illustrating a general contact chain EM test pattern.

도 1과 같이, 상부 금속 배선과 하부 금속 배선은 서로간의 도전을 위해 콘택(contact)을 형성하고, 상기 콘택을 통해 상부 금속 배선과 하부 금속 배선을 연결하여 구성하였다.As shown in FIG. 1, the upper metal wires and the lower metal wires are formed by forming a contact for conducting each other and connecting the upper metal wires and the lower metal wires through the contacts.

도 1에 나타낸 평면도에서는 콘택 사이의 거리를 50㎛ 정도로 하였다.In the top view shown in FIG. 1, the distance between contacts was about 50 micrometers.

실제의 콘택 크기 및 배선의 선폭은 각 테크놀로지(technology) 별 디자인 룰(design rule)에 준하도록 한다.The actual contact size and wiring width should follow the design rules for each technology.

그러나, 상기와 같은 종래의 배선의 신뢰성 평가 패턴은 다음과 같은 문제점이 있다.However, the reliability evaluation pattern of the conventional wiring as described above has the following problems.

첫째, 반도체 소자의 고집적화 및 이로 인한 공정의 복잡화로 인해 실제 콘택 오정렬이 발생했을 때마다 EM을 측정하기 위해 종래의 EM 측정 테스트 패턴을 구현하기란 힘든 일이며, 굳이 EM 측정 테스트 패턴을 구현하게 되면 공정의 지연화를 일으키게 될 것이다.First, due to the high integration of semiconductor devices and the complexity of the process, it is difficult to implement a conventional EM measurement test pattern to measure EM whenever an actual contact misalignment occurs. This will cause delays in the process.

둘째, EM 실험 자체의 신뢰감을 높이기 위해서도 배선 EM 평가시에 인가하는 전류의 방향에 따라 테스트 패턴의 단락되는 부위가 변하지 않게 할 필요가 있다.Second, in order to increase the reliability of the EM experiment itself, it is necessary to prevent the short-circuited part of the test pattern from changing according to the direction of the current applied during the evaluation of the wiring EM.

셋째, 구리배선의 오버랩이 EM 수명에 미치는 영향을 정량적으로 해석하기 위해서는 기존의 EM 테스트 패턴으로는 구현이 불가능하며 새로운 테스트 패턴이 필요하다.Third, in order to quantitatively analyze the effect of copper wiring overlap on the EM lifetime, it is impossible to implement the existing EM test pattern and a new test pattern is required.

본 발명은 상기와 같은 문제점 및 필요성에 대응하기 위하여 안출한 것으로 배선과 콘택간 오정렬이나 상하부 배선간 오버랩이 EM 수명에 미치는 영향을 정량적으로 해석하기 위한 배선 신뢰성 평가 패턴을 제공하는데 그 목적이 있다.An object of the present invention is to provide a wiring reliability evaluation pattern for quantitatively analyzing the effects of misalignment between wiring and contacts or overlap between upper and lower wirings on the EM lifetime.

도 1은 일반적인 콘택 체인 EM 테스트 패턴을 나타낸 평면도1 is a plan view showing a typical contact chain EM test pattern

도 2는 본 발명 제 1 실시례의 배선 신뢰성 평가 패턴을 나타낸 평면도2 is a plan view showing a wiring reliability evaluation pattern according to the first embodiment of the present invention;

도 3은 본 발명 제 2 실시례의 하나의 EM 측정 테스트 패턴을 나타낸 평면도Figure 3 is a plan view showing one EM measurement test pattern of the second embodiment of the present invention

도 4는 도 3의 단면도4 is a cross-sectional view of FIG.

도 5는 본 발명 제 2 실시례의 배선 신뢰성 평가 패턴을 나타낸 단면도5 is a cross-sectional view showing a wiring reliability evaluation pattern according to a second embodiment of the present invention.

도면의 주요 부분에 대한 부호 설명Explanation of symbols for the main parts of drawings

21 : 하부 배선 22 : 상부 배선21: lower wiring 22: upper wiring

23 : 콘택23: contact

상기와 같은 목적을 달성하기 위한 본 발명은 콘택을 통해 연결되는 상부 배선과 하부 배선을 구비하는 반도체 소자에 있어서, 배선과 콘택간 오정렬 면적이 일정한 비율로 다른 복수개의 테스트 패턴 또는 상하부 배선간 오버랩 면적이 다른 복수개의 테스트 패턴을 구비하는 것을 특징으로 한다.이하에서 설명하는 본 발명의 제 1 실시례 및 제 2 실시례의 하부 배선 및 상부 배선은 구리 배선을 이용한다.In order to achieve the above object, the present invention provides a semiconductor device having an upper wiring and a lower wiring connected through a contact, wherein an overlap area between a plurality of test patterns or upper and lower wirings having different misalignment areas between the wiring and the contact at a constant ratio. A plurality of different test patterns are provided. The lower wiring and the upper wiring of the first and second embodiments of the present invention described below use copper wiring.

이하, 첨부된 도면을 참조하여 본 발명 제 1 실시례의 배선 신뢰성 평가 패턴을 설명하면 다음과 같다.Hereinafter, a wiring reliability evaluation pattern of a first embodiment of the present invention will be described with reference to the accompanying drawings.

도 2는 본 발명 제 1 실시례의 배선 신뢰성 평가 패턴을 나타낸 평면도이다.Fig. 2 is a plan view showing a wiring reliability evaluation pattern in the first embodiment of the present invention.

도 2와 같이, 콘택의 오정렬(misalignment)에 따른 배선 EM(Electro Migration) 수명의 변화를 정량적으로 해석하기 위하여 상부배선의 오정렬을 크기별로 나누어서 제작하였다.As shown in Figure 2, in order to quantitatively analyze the change in the life of the wiring EM (Electro Migration) due to the misalignment (contact) of the upper wiring was manufactured by dividing the misalignment by size.

즉, 하나의 테스트 패턴을 이용하여 EM 수명을 측정하는 것이 아니라, 오정렬 면적이 다른 여러 개의 테스트 패턴을 구성하고 각 테스트 패턴마다 EM을 측정함으로써, 오정렬 면적에 따른 EM 수명 변화를 정량적으로 분석한다.In other words, instead of measuring the EM lifetime using a single test pattern, it is possible to quantitatively analyze the EM life variation according to the misalignment area by configuring several test patterns having different misalignment areas and measuring EM for each test pattern.

상기 배선 신뢰성 평가 패턴을 살펴보면 하부 배선의 콘택 오정렬은 없으나, 상부 배선의 콘택 오정렬은 일정 크기로 늘어남을 알 수 있다. 이와 같이, 배선 신뢰성 평가 패턴을 구성하면, 콘택과 배선 사이의 오정렬을 조절하기 위한 사진 식각 공정을 용이하게 진행할 수 있다. 또한, 플러그와 배선 사이의 접촉면을 쉽게 조절할 수 있다. 이는 콘택 오정렬에 따른 EM 수명의 변화를 정량적으로 해석할 수 있음을 의미한다.Looking at the wiring reliability evaluation pattern, there is no contact misalignment of the lower wiring, but it can be seen that the contact misalignment of the upper wiring increases to a certain size. As such, when the wiring reliability evaluation pattern is configured, the photolithography process for adjusting the misalignment between the contact and the wiring can be easily performed. In addition, the contact surface between the plug and the wiring can be easily adjusted. This means that the change in EM lifetime due to contact misalignment can be quantitatively interpreted.

여기서 상부 금속 배선의 오정렬 방향은 테스트 패턴 길이 방향에 수직하게 설정한다. 이는 오정렬이 발생할 경우, 테스트 패턴 상의 배선 양쪽에 위치하는 두 금속 플러그(23)와 상부 배선(22)의 접촉면의 면적이 동일해야 하기 때문이다.만일, 상부 배선(22)의 오정렬 방향을 테스트 패턴의 길이 방향에 수평 또는 사선 방향으로 설정한다면 하부 배선(21) 양쪽에 위치하는 상하부 배선 연결 부위의 접촉면 넓이가 동일하지 않게 되며, 접촉면의 넓이가 작은 부위에서 집중적으로 단락 현상이 발생하고, EM 측정 시에 인가하는 전류의 방향에 민감하게 반응하므로, EM 측정 자체의 신뢰감이 떨어지게 되기 때문이다.오정렬 방향을 테스트 패턴 길이 방향에 수직하게 구성하면, EM 측정시 인가하는 전류 방향에 무관하게 하부 배선(21)의 양쪽에서 단락 현상이 발생하며, 이로써, 측정이 완료된다. 이로부터 EM 측정의 신뢰성을 높일 수 있다.Here, the misalignment direction of the upper metal wiring is set perpendicular to the test pattern length direction. This is because, in case of misalignment, the area of the contact surfaces of the two metal plugs 23 and the upper wiring 22 positioned on both sides of the wiring on the test pattern must be the same. If the horizontal direction or the diagonal direction is set in the longitudinal direction of the contact area of the upper and lower wiring connection parts located on both sides of the lower wiring 21 is not the same, the short circuit phenomenon occurs intensively in the small area of the contact surface, EM measurement This is because the sensitivity of the EM measurement itself is lowered because it reacts sensitively to the direction of the current applied at the time. When the misalignment direction is configured perpendicular to the test pattern length direction, the lower wiring (regardless of the current direction applied during EM measurement) A short circuit phenomenon occurs on both sides of 21), whereby the measurement is completed. From this, the reliability of EM measurement can be improved.

이하, 첨부된 도면을 참조하여 본 발명 제 2 실시례의 배선 신뢰성 평가 패턴을 상세히 설명하면 다음과 같다.Hereinafter, a wiring reliability evaluation pattern of a second embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명 제 2 실시례의 하나의 EM 측정 테스트 패턴을 나타낸 평면도이다.3 is a plan view showing one EM measurement test pattern of the second embodiment of the present invention.

도 4는 도 3의 단면도이다.4 is a cross-sectional view of FIG. 3.

도 3, 도 4와 같이, EM 테스트 패턴은 상부 금속 배선과 하부 금속 배선을 연결하는 콘택을 구비하고, 또, 각각의 콘택이 있는 영역이 테스트 영역인지, 비테스트 영역인지 구분한다. 상기 테스트 영역의 콘택 사이의 거리는 200㎛이상이며, 콘택 크기 및 상부 배선의 선폭은 각 테크놀로지 별 디자인 룰(design rule)에 준한다.As shown in FIGS. 3 and 4, the EM test pattern includes a contact connecting the upper metal wiring and the lower metal wiring, and distinguishes whether a region having each contact is a test region or a non-test region. The distance between the contacts of the test area is 200 µm or more, and the contact size and the line width of the upper wiring are based on design rules for each technology.

상부 배선을 통하여 인가된 전류가 하부 배선을 거쳐 다시 상부 배선(EM 현상이 발생하는 부위)으로 전달된다.The current applied through the upper wiring is transferred to the upper wiring (the site where the EM phenomenon occurs) through the lower wiring.

상기 테스트 패턴은 플러그 개수를 달리함으로써, 테스트 영역과 비테스트 영역으로 구분한다.The test pattern is divided into a test area and a non-test area by varying the number of plugs.

여기서는 상기 테스트 패턴의 테스트 영역은 1개의 플러그를 갖고, 상기 비테스트 영역은 4개 이상의 플러그를 가지도록 구성한다.Here, the test area of the test pattern is configured to have one plug, and the non-test area is configured to have four or more plugs.

이때 상기 플러그 물질은 텅스텐을 이용한다. 이는 듀얼 다머신 또는 구리를 이용하여 플러그를 형성할 경우, 주로 구리 플러그 내부에서 EM 단락 현상이 발생하기 때문에 구리의 상하 배선간 오버랩이 미치는 영향을 측정할 수 없기 때문이다.The plug material uses tungsten. This is because, when the plug is formed using dual damascene or copper, an EM short circuit phenomenon occurs mainly inside the copper plug, and thus the influence of overlap between the copper upper and lower wires cannot be measured.

상기와 같이, 비테스트 영역에 4개 이상의 플러그를 구성하여 테스트 영역보다 배선의 선폭 및 오버랩 크기를 크게 제도함으로써, 테스트 영역에만 EM 현상이 발생하도록 구성한다.As described above, by configuring four or more plugs in the non-test area to draw a larger line width and overlap size of the wiring than the test area, the EM phenomenon is generated only in the test area.

도 5는 본 발명 제 2 실시례의 배선 신뢰성 평가 패턴을 나타낸 단면도이다.5 is a cross-sectional view showing a wiring reliability evaluation pattern in a second embodiment of the present invention.

본 발명 제 2 실시례의 배선 신뢰성 평가 패턴은 싱글 다머신(Single Damascene) 방법에 의하여 형성된 구리 배선의 EM 수명을 용이하게 측정하기 위하여 새로운 모양의 테스트 패턴을 제안한 것이다.The wiring reliability evaluation pattern according to the second embodiment of the present invention proposes a test pattern having a new shape in order to easily measure the EM life of the copper wiring formed by the single damascene method.

도 5와 같이, 구리 배선의 하부 배선에 대해 상부 배선의 오버랩 면적을 일정 비율씩 달리한 테스트 패턴을 복수개 구성한다.As illustrated in FIG. 5, a plurality of test patterns in which the overlap area of the upper wiring is different by a predetermined ratio with respect to the lower wiring of the copper wiring are configured.

상기와 같이 형성한 복수개의 테스트 패턴에 대해 EM 측정을 실시하여 각 테스트 패턴 별로 측정한다. 이는 상기 EM 수명과 상하 배선 오버랩 면적간의 상관관계를 정량적으로 측정하기 위함이다.EM measurement is performed on the plurality of test patterns formed as described above and measured for each test pattern. This is to quantitatively measure the correlation between the EM life and the vertical wiring overlap area.

상기와 같은 본 발명의 배선 신뢰성 테스트 패턴은 다음과 같은 효과가 있다.The wiring reliability test pattern of the present invention as described above has the following effects.

첫째, 콘택과 금속 배선 사이에 오정렬 조절을 위한 사진 식각 공정 작업을용이하게 진행할 수 있다.First, the photolithography process for adjusting misalignment between the contact and the metal wiring can be easily performed.

둘째, 금속 플러그와 금속 배선 사이의 접촉면을 쉽게 조절할 수 있다.Second, the contact surface between the metal plug and the metal wiring can be easily adjusted.

셋째, 콘택의 오정렬에 따른 EM 수명의 변화를 정량적으로 해석할 수 있다.Third, it is possible to quantitatively analyze the change in EM life due to misalignment of contacts.

넷째, 오정렬이 발생할 경우, 테스트 패턴 상의 배선 양쪽에 위치하는 두 금속 플러그와 금속 배선의 접촉면의 넓이가 동일하다.Fourth, when misalignment occurs, the widths of the contact surfaces of the two metal plugs located on both sides of the wiring on the test pattern and the metal wiring are the same.

다섯째, EM 실험시에 인가하는 전류 방향에 무관하게 배선의 양쪽에서 단락(fail) 현상이 발생함으로써, 실험이 완료된다. 따라서, EM 실험 자체의 신뢰성을 향상시킬 수 있다.Fifth, a short phenomenon occurs on both sides of the wiring irrespective of the current direction applied during the EM experiment, thereby completing the experiment. Therefore, the reliability of the EM experiment itself can be improved.

여섯째, 상부 구리 배선의 오버랩이 EM 수명에 미치는 영향을 정량적으로 해석할 수 있다.Sixth, it is possible to quantitatively analyze the effect of the overlap of the upper copper wiring on the EM lifetime.

일곱째, 싱글 다머신 방법에 의하여 형성된 구리 배선의 EM 수명을 정확히 평가할 수 있다.Seventh, it is possible to accurately evaluate the EM life of the copper wiring formed by the single damascene method.

여덟째, 텅스텐 플러그를 사용함으로써, 구리 배선만의 EM 수명을 측정할 수 있다.Eighth, the EM lifetime of only copper wiring can be measured by using a tungsten plug.

아홉째, 테스트 부위의 상부 구리 배선에서만 EM 현상이 일어나도록 구성할 수 있다.Ninth, the EM phenomenon can be configured to occur only in the upper copper wiring of the test site.

열째, 본 발명의 오벌랩 크기별 EM 측정 테스트 패턴은 EM 외에 SM(Stress Migration), TC(Temperature Cycle) 측정도 가능하다.Tenth, the EM measurement test pattern according to the size of the overlapping of the present invention can measure stress migration (SM) and measurement cycle (TC) in addition to the EM.

Claims (7)

콘택을 통해 연결되는 상부 배선과 하부 배선을 구비하는 반도체 소자에 있어서,In the semiconductor device having an upper wiring and a lower wiring connected via a contact, 배선과 콘택간 오정렬 면적이 일정한 비율로 달라지는 복수개의 테스트 패턴 또는 상하부 배선간 오버랩 면적이 다른 복수개의 테스트 패턴을 구비하는 것을 특징으로 하는 배선의 신뢰성 평가 패턴.A reliability evaluation pattern of a wiring comprising: a plurality of test patterns in which misalignment areas between wirings and contacts vary at a constant ratio, or a plurality of test patterns having different overlapping areas between upper and lower wirings. 제 1항에 있어서, 상기 복수개의 테스트 패턴마다 콘택 오정렬이 발생하는 방향은 상기 테스트 패턴 길이 방향에 수직하도록 구성함을 특징으로 하는 배선의 신뢰성 평가 패턴.The wiring reliability evaluation pattern of claim 1, wherein a direction in which contact misalignment occurs in each of the plurality of test patterns is perpendicular to a length direction of the test pattern. 제 1항에 있어서, 상기 상부 및 하부 배선은 구리 배선으로 함을 특징으로 하는 배선의 신뢰성 평가 패턴.The reliability evaluation pattern of wiring according to claim 1, wherein the upper and lower wirings are copper wirings. 제 1항에 있어서, 상기 테스트 패턴은 플러그의 개수를 달리하여 테스트 영역과 비테스트 영역으로 구분함을 특징으로 하는 배선의 신뢰성 평가 패턴.The reliability evaluation pattern of claim 1, wherein the test pattern is divided into a test area and a non-test area by varying the number of plugs. 제 4항에 있어서, 상기 테스트 패턴의 테스트 영역은 1개의 플러그를 갖고, 상기 비테스트 영역은 4개 이상의 플러그를 가짐을 특징으로 하는 배선의 신뢰성 평가 패턴.The wiring reliability evaluation pattern according to claim 4, wherein the test region of the test pattern has one plug, and the non-test region has four or more plugs. 제 1항에 있어서, 상기 상부 배선의 테스트 영역에만 EM 현상이 일어남을 특징을 하는 배선의 신뢰성 평가 패턴.The wiring reliability evaluation pattern according to claim 1, wherein an EM phenomenon occurs only in a test region of the upper wiring. 제 5항에 있어서, 상기 플러그는 텅스텐 플러그로 함을 특징으로 하는 배선의 신뢰성 평가 패턴.The reliability evaluation pattern of wiring according to claim 5, wherein the plug is a tungsten plug.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100644044B1 (en) * 2005-12-19 2006-11-10 동부일렉트로닉스 주식회사 Test patterns on semiconductor wafer

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6353942A (en) * 1986-08-22 1988-03-08 Toshiba Corp Method of measuring mis alignment of mask pattern
JPS6450703A (en) * 1987-08-21 1989-02-27 Hitachi Ltd Controller for induction motor type electric rolling stock
KR20000045477A (en) * 1998-12-30 2000-07-15 김영환 Test pattern for measuring overlapping of contact holes
KR20000059710A (en) * 1999-03-08 2000-10-05 김영환 Metalline test pattern of semiconductor device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6353942A (en) * 1986-08-22 1988-03-08 Toshiba Corp Method of measuring mis alignment of mask pattern
JPS6450703A (en) * 1987-08-21 1989-02-27 Hitachi Ltd Controller for induction motor type electric rolling stock
KR20000045477A (en) * 1998-12-30 2000-07-15 김영환 Test pattern for measuring overlapping of contact holes
KR20000059710A (en) * 1999-03-08 2000-10-05 김영환 Metalline test pattern of semiconductor device

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