KR100192578B1 - Pattern forming method for checking via resistance - Google Patents

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Abstract

[청구범위에 기재된 발명이 속하는 기술분야][Technical field to which the invention described in the claims belongs]

비아 저항을 정확하게 측정하기 위한 패턴 형성 방법에 관한 것이다.A pattern forming method for accurately measuring via resistance.

[발명이 해결하려고 하는 기술적 과제][Technical Challenges to Invent]

비아 저항을 정확하게 측정하기 위한 비아 저항 측정 패턴 형성 방법을 제공함에 있다.A method of forming a via resistance measurement pattern for accurately measuring via resistance is provided.

[발명의 해결방법의 요지][Summary of the solution of the invention]

국부산화막으로 인해 단차진 기판의 상기 국부산화막 상에 폴리실리콘을 형성한 뒤, 상기 폴리실리콘 상부에 층간절연막에 의해 이격되는 제1메탈 및 제2메탈을 형성함과 동시에, 상기 국부산화막이 형성되어 있지 않은 기판 상에도 제2메탈을 형성하는 단계와; 상기 국부산화막 상의 제1메탈과, 국부산화막이 형성되어 있지 않은 기판 상에 형성되어 있는 제1메탈 상부에, 후속의 공정을 통해 형성되어질 제3메탈과의 전기적 접촉을 위한 비아를 단차지게 형성하는 단계를 포함함을 요지로 한다.After forming polysilicon on the local oxide film of the stepped substrate due to the local oxide film, and forming the first metal and the second metal spaced apart by the interlayer insulating film on the polysilicon, the local oxide film is formed Forming a second metal even on a substrate which is not present; Forming a via for a step of electrically contacting the first metal on the local oxide film and the third metal to be formed through a subsequent process on the first metal formed on the substrate on which the local oxide film is not formed. The summary includes the steps.

[발명의 중요한 용도][Important Uses of the Invention]

비아 저항 측정 패턴 형성 방법에 적합하다.Suitable for via resistance measurement pattern formation method.

Description

비아 저항 측정 패턴 형성 방법How to Form a Via Resistance Measurement Pattern

제1도는 종래의 기술에 따른 TEG내의 비아 저항을 측정하기 위한 패턴을 보인 도면.1 shows a pattern for measuring via resistance in a TEG according to the prior art.

제2도는 본 발명의 일실시예에 따른 TEG내의 비아 저항을 측정하기 위한 패턴을 보인 도면.2 shows a pattern for measuring via resistance in a TEG in accordance with one embodiment of the present invention.

제3도는 본 발명의 다른 일실시예에 따른 TEG내의 비아 저항을 측정하기 위한 패턴을 보인 도면.3 is a diagram showing a pattern for measuring via resistance in a TEG according to another embodiment of the present invention.

제4도는 본 발명의 또 다른 일실시예에 따른 TEG내의 비아 저항을 측정하기 위한 패턴을 보인 도면.4 is a diagram showing a pattern for measuring via resistance in a TEG according to another embodiment of the present invention.

본 발명은 반도체 제조 공정에 관한 것으로서, 특히 TEG(Triethylgallium)내에서의 공정진행시 비아(via) 저항을 측정하기 위한 비아 저항 측정 패턴(pattern) 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor manufacturing process, and more particularly, to a method of forming a via resistance measurement pattern for measuring via resistance during a process in TEG (Triethylgallium).

일반적으로, 테스트 칩내의 비아 저항을 측정하기 위한 패턴은 단차가 제일 높은 위치에 비아 홀을 형성시켜 그 비아 홀을 사슬(chain)형태로 제작하여 비아저항을 측정하였다. 그러나, 최근 마이크로 제품의 레이아웃이 다양해지고 디자인룰(design rule)이 점차 미세화되며, 이중(double) 메탈 공정에서 삼중(triple)메탈 구조로 전환되는 추세는 층간절연막의 단차를 더욱 증가시키게 된다. 이에 따라 상기한 사슬형 비아 홀의 패턴으로는 비아 저항을 정확하게 측정할 수 없는 문제점이 있다.In general, a pattern for measuring via resistance in a test chip was formed in a via hole at a position having the highest step, and the via hole was formed in a chain to measure via resistance. However, in recent years, the layout of micro products has been diversified, the design rules have been gradually refined, and the trend of switching to a triple metal structure in a double metal process further increases the level of the interlayer insulating film. Accordingly, there is a problem in that the via resistance cannot be accurately measured with the chain via hole pattern.

제1도는 종래의 기술에 따른 TEG내의 비아 저항을 측정하기 위한 패턴을 나타낸다.1 shows a pattern for measuring via resistance in a TEG according to the prior art.

제1도를 참조하면, 기판(도시하지 않음) 상에 국부산화막(2) 및 폴리실리콘(4)이 형성되어 있다. 그리고, 상기 폴리실리콘(4)의 소정영역의 상부에는 층간절연막에 의해 이격된 제1메탈(6) 및 제2메탈(8)이 형성되어 있으며, 상기 제1메탈(6) 상에는, 상기 제1메탈(6)과 제2메탈(8)과 전기적으로 접촉시키기 위한 비아(10)가 이 형성되어 있다.Referring to FIG. 1, a local oxide film 2 and a polysilicon 4 are formed on a substrate (not shown). In addition, a first metal 6 and a second metal 8 spaced apart by an interlayer insulating film are formed on a predetermined region of the polysilicon 4. On the first metal 6, the first metal 6 is formed. Vias 10 for electrically contacting the metal 6 and the second metal 8 are formed therein.

종래에는 상기 비아(10)를 단차가 제일 높은 부위에만 형성하여 비아 저항을 측정하였다. 따라서, 반도체 장치의 공정추이에 따라 메인 칩에서 단차가 심한 부위 또는 메탈 스페이스(space)에 따라 나쁜 단차를 갖는 부위에 비아가 형성될 경우에 비아의 저항을 정확하게 측정할 수 없게 되는 문제점이 있다.In the related art, the via 10 was formed only at a portion having the highest step, and the via resistance was measured. Therefore, when vias are formed in a region having a high step or a region having a bad step according to a metal space according to the process of the semiconductor device, the resistance of the via cannot be accurately measured.

따라서, 본 발명의 목적은 상기한 종래의 문제점을 해소하기 위한 비아 저항 측정 패턴 형성 방법을 제공함에 있다.Accordingly, an object of the present invention is to provide a method for forming a via resistance measurement pattern for solving the above-mentioned conventional problems.

본 발명의 다른 목정은, 비아 저항의 정확한 측정 동작을 수행하는 비아 저항 측정 패턴 형성 방법을 제공함에 있다.Another object of the present invention is to provide a method for forming a via resistance measurement pattern for performing an accurate measurement operation of via resistance.

본 발명의 또 다른 목적은, 미세한 레이아웃 및 디자인 룰과 삼중 메탈 구조로 전환되는 반도체 제조공정에서의 비아 저항의 정확한 측정을 수행하기 위한 비아 저항 측정 패턴 형성 방법을 제공함에 있다.Still another object of the present invention is to provide a method for forming a via resistance measurement pattern for performing accurate measurement of via resistance in a semiconductor manufacturing process which is converted into a fine layout and design rule and a triple metal structure.

상기한 목적들을 달성하기 위한 본 발명의 기술적 사상에 따르면, 반도체 제조공정에서의 비아 저항을 정확하게 측정하기 위한 비아 저항 측정 패턴 형성 방법에 있어서; 국부산화막으로 인해 단차진 기판의 상기 국부산화막 상에 폴리실리콘을 형성한 뒤, 상기 폴리실리콘 상부에 층간절연막에 의해 이격되는 제1메탈 및 제2메탈을 형성함과 동시에, 상기 국부산화막이 형성되어 있지 않은 기판 상에도 제2메탈을 형성하는 단계와; 상기 국부산화막 상의 제1메탈과, 국부산화막이 형성되어 있지 않은 기판 상에 형성되어 있는 제1메탈 상부에, 후속의 공정을 통해 형성되어질 제3메탈과의 전기적 접촉을 위한 비아를 단차지게 형성하는 단계를 포함함을 특징으로 한다.According to the technical idea of the present invention for achieving the above object, in the via resistance measurement pattern forming method for accurately measuring the via resistance in the semiconductor manufacturing process; After forming polysilicon on the local oxide film of the stepped substrate due to the local oxide film, and forming the first metal and the second metal spaced apart by the interlayer insulating film on the polysilicon, the local oxide film is formed Forming a second metal even on a substrate which is not present; Forming a via for a step of electrically contacting the first metal on the local oxide film and the third metal to be formed through a subsequent process on the first metal formed on the substrate on which the local oxide film is not formed. Characterized in that it comprises a step.

상기한 목적들을 달성하기 위한 본 발명의 다른 기술적 사상에 따르면, 반도체 제조공정에서의 비아 저항을 정확하게 측정하기 위한 비아 저항 측정 패턴 형성 방법에 있어서: 복수개의 국부산화막으로 인해 단차진 기판의 상기 국부산화막 상에 층간절연막에 의해 이격되는 제1메탈 및 제2메탈을 형성함과 동시에, 상기 국부산화막 상의 제2메탈과의 거리를 각기 달리하여 상기 국부산화막이 형성되어 있지 않은 영역에도 제2메탈을 형성하는 단계와; 상기 국부산화막 상에 형성되어 있는 제1메탈과, 국부산화막이 형성되어 있지 않은 기판 상에 형성되어 있는 제1메탈 상부에, 후속의 공정을 통해 형성되어질 제3메탈과의 전기적 접촉을 위한 비아를 형성하는 단계를 포함함을 특징으로 한다.According to another technical idea of the present invention for achieving the above object, in the via resistance measurement pattern forming method for accurately measuring the via resistance in the semiconductor manufacturing process: a local oxide film of the stepped substrate due to a plurality of local oxide film While forming the first metal and the second metal spaced apart by the interlayer insulating film on the surface, the second metal is also formed in the region where the local oxide film is not formed by varying the distance from the second metal on the local oxide film. Making a step; Vias for electrical contact with the first metal formed on the local oxide film and the third metal to be formed through a subsequent process are formed on the first metal formed on the substrate on which the local oxide film is not formed. And forming a step.

상기한 목적들을 달성하기 위한 본 발명의 또 다른 기술적 사상에 따르면, 반도체 제조공정에서의 비아 저항을 정확하게 측정하기 위한 비아 저항 측정 패턴 형성 방법에 있어서: 복수개의 국부산화막으로 인해 단차진 기판의 상기 국부산화막 상에 층간절연막에 의해 이격되는 제1메탈 및 제2메탈을 형성함과 동시에, 상기 국부산화막이 형성되어 있지 않은 영역에도 제2메탈을 형성하는 단계와; 상기 국부산화막 상에 형성되어 있는 제1메탈과, 국부산화막이 형성되어 있지 않은 기판 상에 형성되어 있는 제1메탈 상부에, 후속의 공정을 통해 형성되어질 제3메탈과의 전기적 접촉을 위한 비아를 각각 그 면적을 달리하여 형성하는 단계를 포함함을 특징으로 한다.According to still another aspect of the present invention for achieving the above objects, a method of forming a via resistance measurement pattern for accurately measuring via resistance in a semiconductor manufacturing process includes: localization of a stepped substrate due to a plurality of local oxide films; Forming a first metal and a second metal spaced apart by an interlayer insulating film on the oxide film, and simultaneously forming a second metal in a region where the local oxide film is not formed; Vias for electrical contact with the first metal formed on the local oxide film and the third metal to be formed through a subsequent process are formed on the first metal formed on the substrate on which the local oxide film is not formed. Each of them is characterized by including the step of forming a different area.

이하, 본 발명의 바람직한 실시예들을 첨부한 도면을 참조하여 상세히 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

제2도는 본 발명의 일실시예에 따른 TEG내의 비아 저항을 측정하기 위한 패턴을 나타낸다.2 shows a pattern for measuring via resistance in a TEG in accordance with one embodiment of the present invention.

제2도를 참조하면, 기판 상에 국부산화막(2)이 형성되어 있으며, 상기 국부산화막(2)의 상부에는 폴리실리콘(4) 및 층간절연막에 의해 각기 이격된 제1메탈(6)과 제2메탈(8)이 형성되어 있다. 그리고, 상기 제2메탈(8) 상에는, 상기 제2메탈(8)과 상부메탈(21)을 전기적으로 접촉시키기 위한 비아(10a, 10b)가 형성되어 있다.Referring to FIG. 2, a local oxide film 2 is formed on a substrate, and the first metal 6 and the first metal 6 spaced apart from each other by a polysilicon 4 and an interlayer insulating film are formed on the local oxide film 2. Two metals 8 are formed. In addition, vias 10a and 10b are formed on the second metal 8 to electrically contact the second metal 8 and the upper metal 21.

이때, 본 발명에서는 도면에 도시되어 있는 바와 같이, 단차가 가장 높은 부위에 비아(10a)를 형성함은 물론, 단차가 다소 낮은 부위에도 비아(10b)를 형성함을 특징으로 한다. 따라서, 반도체 칩의 단차진 영역에서도 비아의 저항을 측정할 수 있는 장점이 있다.At this time, in the present invention, as shown in the drawing, the via 10a is formed at the portion having the highest step, as well as the via 10b is formed at the portion having a slightly lower level. Therefore, the resistance of the via may be measured even in the stepped region of the semiconductor chip.

제3도는 본 발명의 다른 일실시예에 따른 TEG내의 비아저항을 측정하기 위한 패턴을 보인 도면이다.3 is a view showing a pattern for measuring the via resistance in the TEG according to another embodiment of the present invention.

제3도를 참조하면, 기판 상에 국부산화막(2)이 형성되어 있으며, 상기 국부산화막(2)의 상부에는 층간절연막에 의해 이격된 제1메탈(6)과 제2메탈(8)이 차례로 형성되어 있다. 그리고, 상기 제2메탈(8) 상에는, 상기 제2메탈(8)과 상부메탈(12)을 전기적으로 접촉시키기 위한 비아(10a, 10b)가 각각 (14a) 및 (14b)의 간격을 두고 형성되어 있다.Referring to FIG. 3, a local oxide film 2 is formed on a substrate, and the first metal 6 and the second metal 8 spaced apart by an interlayer insulating film are sequentially formed on the local oxide film 2. Formed. On the second metal 8, vias 10a and 10b for electrically contacting the second metal 8 and the upper metal 12 are formed at intervals of 14a and 14b, respectively. It is.

이처럼, 본 발명에서는 도면에 나타나 있는 것과 같이, 제2메탈(8)이 형성되어 있는 영역에 따라 비아(10a, 10b, 10c)간의 간격 또한 (14a) 및 (14b)로 각각 다르게 형성한다. 따라서, 최소한의 디자인 룰을 가지기 위해 메탈들의 공간을 조절할 경우에도, 상기와 같이 비아(10a)와 (10b), 그리고 비아(10b)와 (10c)의 간격을 달리 함으로써 연속적으로 형성되어 있는 비아의 저항을 정확하게 측정할 수 있게 된다.Thus, in the present invention, as shown in the figure, the spacing between the vias 10a, 10b, and 10c is also differently formed into the regions 14a and 14b, respectively, according to the region where the second metal 8 is formed. Therefore, even when adjusting the space of the metal in order to have a minimum design rule, the vias 10a and 10b and the vias 10b and 10c that are continuously formed by varying the intervals of the vias 10a and 10c as described above. The resistance can be measured accurately.

제4도는 본 발명의 또 다른 일실시예에 따른 TEG내의 비아 저항을 측정하기 위한 패턴을 나타낸다.4 illustrates a pattern for measuring via resistance in a TEG according to another embodiment of the present invention.

제4도를 참조하면, 기판 상에 국부산화막(2)이 형성되어 있으며, 상기 국부산화막(2)의 상부에는 폴리실리콘(4) 및 층간절연막에 의해 이격된 제1메탈(6)이 형성되어 있다. 그리고, 상기 제1메탈(6)상에는, 상기 제1메탈(6)과 상부메탈(12)을 전기적으로 접촉시키기 위한 비아(10a, 10b, 10c)가 형성되어 있다.Referring to FIG. 4, a local oxide film 2 is formed on a substrate, and a first metal 6 spaced apart by a polysilicon 4 and an interlayer insulating film is formed on the local oxide film 2. have. On the first metal 6, vias 10a, 10b, and 10c for electrically contacting the first metal 6 and the upper metal 12 are formed.

이때, 상기 비아(10a, 10b, 10c)의 면적을 각각 0.7㎛, 0.8㎛ 및 0.9㎛로 다르게 형성한다. 이처럼 본 발명에서는, 비아의 면적을 자유롭게 조절하여 형성함으로써, 다양의 면적을 가지는 비아의 저항을 측정할 수 있게 된다. 따라서, 미세한 디자인 룰을 가지는 반도체 장치의 비아 저항을 용이하게 측정할 수 있는 장점을 가진다.In this case, areas of the vias 10a, 10b, and 10c are differently formed to 0.7 μm, 0.8 μm, and 0.9 μm, respectively. As described above, in the present invention, the area of the via is freely adjusted so that the resistance of the via having various areas can be measured. Therefore, the via resistance of the semiconductor device having the fine design rule can be easily measured.

상기한 바와 같이 본 발명에서는, 단차진 영역에 비아를 형성하거나 비아간의 간격을 달리하거나, 비아의 면적을 달리하여 비아 저항을 측정할 수 있으므로, 미세한 디자인 룰을 가지는 반도체 장치 또는 다층 배선이 적용되는 반도체 장치의 비아 저항을 정확하게 측정할 수 있는 효과가 있다.As described above, in the present invention, since the via resistance can be measured by forming vias in the stepped region, changing the gaps between the vias, or changing the area of the vias, a semiconductor device having a fine design rule or a multilayer wiring is applied. The via resistance of the semiconductor device can be measured accurately.

Claims (3)

반도체 제조공정에서의 비아 저항을 정확하게 측정하기 위한 비아 저항 측정 패턴 형성 방법에 있어서: 국부산화막으로 인해 단차진 기판의 상기 국부산화막 상에 폴리실리콘을 형성한 뒤, 상기 폴리실리콘 상부에 층간절연막에 의해 이격되는 제1메탈 및 제2메탈을 형성함과 동시에, 상기 국부산화막이 형성되어 있지 않은 기판 상에도 제2메탈을 형성하는 단계와; 상기 국부산화막 상의 제1메탈과, 국부산화막이 형성되어 있지 않은 기판 상에 형성되어 있는 제1메탈 상부에, 후속의 공정을 통해 형성되어질 제3메탈과의 전기적 접촉을 위한 비아를 단차지게 형성하는 단계를 포함함을 특징으로 하는 비아 저항 측정 패턴 형성 방법.A method for forming a via resistance measurement pattern for accurately measuring via resistance in a semiconductor manufacturing process, the method comprising: forming polysilicon on the local oxide film of a stepped substrate due to a local oxide film, and then forming an interlayer insulating film on the polysilicon layer. Forming a first metal and a second metal spaced apart from each other, and simultaneously forming a second metal on the substrate on which the local oxide film is not formed; Forming a via for a step of electrically contacting the first metal on the local oxide film and the third metal to be formed through a subsequent process on the first metal formed on the substrate on which the local oxide film is not formed. And a via resistance measurement pattern forming method. 반도체 제조공정에서의 비아 저항을 정확하게 측정하기 위한 비아 저항 측정 패턴 형성 방법에 있어서: 복수개의 국부산화막으로 인해 단차진 기판의 상기 국부산화막 상에 층간절연막에 의해 이격되는 제1메탈 및 제2메탈을 형성함과 동시에, 상기 국부산화막 상의 제2메탈과의 거리를 각기 달리하여 상기 국부산화막이 형성되어 있지 않은 영역에도 제2메탈을 형성하는 단계와; 상기 국부산화막 상에 형성되어 있는 제1메탈과, 국부산화막이 형성되어 있지 않은 기판 상에 형성되어 있는 제1메탈 상부에, 후속의 공정을 통해 형성되어질 제3메탈과의 전기적 접촉을 위한 비아를 형성하는 단계를 포함함을 특징으로 하는 비아 저항 측정 패턴 형성 방법.A method of forming a via resistance measurement pattern for accurately measuring via resistance in a semiconductor manufacturing process, the method comprising: forming a first metal and a second metal spaced apart by an interlayer insulating film on the local oxide film of a stepped substrate due to a plurality of local oxide films; Forming a second metal even in a region where the local oxide film is not formed by varying a distance from the second metal on the local oxide film at the same time; Vias for electrical contact with the first metal formed on the local oxide film and the third metal to be formed through a subsequent process are formed on the first metal formed on the substrate on which the local oxide film is not formed. And forming a via resistance measurement pattern. 반도체 제조공정에서의 비아 저항을 정확하게 측정하기 위한 비아 저항 측정 패턴 형성 방법에 있어서: 복수개의 국부산화막으로 인해 단차진 기판의 상기 국부산화막 상에 층간절 연막에 의해 이격되는 제1메탈 및 제2메탈을 형성함과 동시에, 상기 국부산화막이 형성되어 있지 않은 영역에도 제2메탈을 형성하는 단계와; 상기 국부산화막 상에 형성되어 있는 제1메탈과, 국부산화막이 형성되어 있지 않은 기판 상에 형성되어 있는 제1메탈 상부에, 후속의 공정을 통해 형성되어질 제3메탈과의 전기적 접촉을 위한 비아를 각각 그 면적을 달리하여 형성하는 단계를 포함함을 특징으로 하는 비아 저항 측정 패턴 형성 방법.A method of forming a via resistance measurement pattern for accurately measuring via resistance in a semiconductor manufacturing process, the method comprising: a first metal and a second metal spaced apart by an interlayer insulation film on the local oxide film of a stepped substrate due to a plurality of local oxide films; Forming a second metal even in a region where the local oxide film is not formed; Vias for electrical contact with the first metal formed on the local oxide film and the third metal to be formed through a subsequent process are formed on the first metal formed on the substrate on which the local oxide film is not formed. Forming a via resistance measurement pattern characterized in that it comprises the step of forming a different area respectively.
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