Claims (11)
주표면을 구비하는 반도체기판을 마련하는 공정, 상기 반도체기판의 주표면의 위쪽에 고융점금속의 제1도체막을 형성하는 공정, 상기 제1도체막보다 반사율 및 에칭속도가 낮은 제2도체막을 상기 제1도체막 상에 형성하는 공정, 상기 제2도체막의 에칭속도가 레지스트막의 에칭속도보다 높은 것으로 하여 상기 제2도체막 상에 레지스트막을 형성하는 공정, 상기 레지스트막을 패터닝하는 공정, 상기 패터닝된 레지스트막을 마스크로서 사용하여 상기 제2도체막을 에칭하는 공정 및 상기 에칭된 제2도체막을 마스크로서 사용하여 상기 제1도체막을 에칭하는 공정을 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.Providing a semiconductor substrate having a main surface, forming a first conductive film of a high melting point metal on the upper surface of the semiconductor substrate, and forming a second conductor film having a lower reflectance and a lower etching rate than the first conductor film. Forming on the first conductor film, forming a resist film on the second conductor film such that the etching rate of the second conductor film is higher than the etching rate of the resist film, patterning the resist film, the patterned resist And etching the second conductor film by using a film as a mask and etching the first conductor film by using the etched second conductor film as a mask.
제1항에 있어서, 상기 제2도체막은 질화티탄으로 이루어지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.The method of manufacturing a semiconductor integrated circuit device according to claim 1, wherein said second conductor film is made of titanium nitride.
주표면을 구비하는 반도체기판을 마련하는 공정, 상기 반도체기판의 주표면의 위쪽에 고융점금속의 제1도체막을 형성하는 공정, 상기 제1도체막보다 반사율 및 에칭속도가 낮은 제2도체막을 상기 제1도체막상에 형성하는 공정, 상기 제2도체막의 에칭속도가 레지스트막의 에칭속도보다 높은 것으로 하여 상기 제2도체막 상에 레지스트막을 형성하는 공정, 상기 레지스트막을 패터닝하는 공정 및 상기 패터닝된 레지스트막을 마스크로서 사용하여 상기 제1 및 제2도체막을 에칭하는 공정을 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.Providing a semiconductor substrate having a main surface, forming a first conductive film of a high melting point metal on the upper surface of the semiconductor substrate, and forming a second conductor film having a lower reflectance and a lower etching rate than the first conductor film. Forming a resist film on the second conductor film such that the etching rate of the second conductor film is higher than the etching rate of the resist film, the step of patterning the resist film, and the patterned resist film And etching the first and second conductor films using a mask as a mask.
제3항에 있어서, 상기 제2도체막은 질화티탄으로 이루어지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.The method of manufacturing a semiconductor integrated circuit device according to claim 3, wherein said second conductor film is made of titanium nitride.
주표면을 구비하는 반도체기판을 마련하는 공정, 상기 반도체기판의 주표면의 위쪽에 배선도체패턴을 형성하는 공정, 상기 배선도체패턴을 피복하기 위해 층간절연막을 형성하는 공정, 상기 층간절연막의 상면을 평탄화하는 공정 및 상기 층간절연막을 관통해서 다는 여러개의 도체막에 도달하는 접속구멍을 형성하는 공정을 포함하고, 상기 평탄화된 상면에서 본 레벨이 다른 여러개의 도체막은 상기 배선도체패턴에 포함되어 있고, 상기 여러개의 도체막은 에칭속도가 상기 층간절연막보다 낮은 재료로 이루어지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.Providing a semiconductor substrate having a main surface, forming a wiring conductor pattern above the main surface of the semiconductor substrate, forming an interlayer insulating film to cover the wiring conductor pattern, and forming an upper surface of the interlayer insulating film. Forming a connection hole reaching a plurality of conductor films passing through the interlayer insulating film, wherein a plurality of conductor films having different levels in the planarized upper surface are included in the wiring conductor pattern; And the plurality of conductor films are made of a material whose etching rate is lower than that of the interlayer insulating film.
제5항에 있어서, 상기 도체막은 질화티탄으로 이루어지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.The method of manufacturing a semiconductor integrated circuit device according to claim 5, wherein the conductor film is made of titanium nitride.
주표면을 구비하는 반도체기판을 마련하는 공정, 각각 상기 반도체기판의 주표면내에 형성된 한쌍의 반도체영역을 갖는 여러개의 MISFET를 상기 반도체기판의 주표면에 형성하는 공정, 절연막을 개재시켜서 상기 MISFET 중의 미리 정해진 수의 MISFET의 위쪽에 정보축적 캐패시터를 형성하고, 각각의 캐패시터는 상기 MISFET의 1개의 한쌍의 반도체영역 중의 제1반도체영역과 접속되어 메모리 셀을 구성하도록 하는 공정, 마련된 기판상에 제1층간절연막을 형성하는 공정, 상기 제1층간절연막을 관통해서 상기 미리 정해진 수의 MISFET의 한쌍의 반도체영역 중의 제2반도체영역에 도달하는 제1접속구멍을 형성하고, 그들 제1접속구멍의 각각을 접속도체로 충전하고 그의 접속도체가 상기 미리 정해진 수의 MISFET의 한쌍의 반도체영역 중의 제2반도체영역과 접촉하도록 하는 공정, 상기 제1층간 절연막 상에 상기 접속도체와 접촉하는 고융점 금속의 제1도체막을 형성하는 공정, 상기 제1도체막보다 반사율 및 에칭속도가 낮은 제2도체막을 상기 제1도체막 상에 형성하는 공정, 상기 제2도체막의 에칭속도가 레지스트막의 에칭속도보다 높은 것으로 하여 상기 제2도체막 상에 레지스트막을 형성하는 공정, 상기 레지스트막을 패터닝하는 공정, 적어도 상기 패터닝된 레지스트막을 마스크로서 사사용하여 상기 제1 및 제2도체막을 에칭해서 제1배선도체패턴을 형성하는 공정, 마련된 기판상에 제2층간절연막을 형성하는 공정, 상기 제2층간 절연막의 상면을 평탄화하는 공정, 상기 제2층간 절연막을 관통해서 다른 여러개의 도체막에 도달하는 접속구멍을 형성하는 공정 및 제2접속구멍을 거쳐서 상기 제1배선도체패턴에 전기적으로 접속되는 제2배선 도체패턴을 상기 평탄화된 제2층간 절연막의 상면상에 형성하는 공정을 포함하고, 상기 평탄화된 상면에서 본 레벨이 다른 여러개의 도체막은 상기 제1배선도체패턴에 포함되어 있고, 상기 여러개의 도체막은 에칭속도가 상기 제2층간 절연막보다 낮은 재료에 의해 이루어지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.A step of providing a semiconductor substrate having a main surface, a step of forming a plurality of MISFETs each having a pair of semiconductor regions formed in the main surface of the semiconductor substrate on the main surface of the semiconductor substrate, and in advance in the MISFET through an insulating film Forming information storage capacitors above a predetermined number of MISFETs, each capacitor being connected to a first semiconductor region of one pair of semiconductor regions of the MISFET to form a memory cell; Forming a first insulating hole through the first interlayer insulating film to reach a second semiconductor region of the pair of semiconductor regions of the predetermined number of MISFETs, and connecting each of the first connecting holes Charged with a conductor and its connecting conductors contacting a second semiconductor region of the pair of semiconductor regions of the predetermined number of MISFETs Forming a first conductor film of a high melting point metal in contact with the connection conductor on the first interlayer insulating film; and forming a second conductor film having a lower reflectance and a lower etching rate than the first conductor film. Forming a resist film on the second conductor film so that the etching rate of the second conductor film is higher than the etching rate of the resist film, patterning the resist film, at least the patterned resist film as a mask Etching the first and second conductor films to form a first wiring conductor pattern; forming a second interlayer insulating film on the substrate; planarizing an upper surface of the second interlayer insulating film; Forming a connection hole that penetrates the two-layer insulating film and reaches a plurality of other conductor films; and through the second connection hole, the first wiring conductor pattern And forming a second wiring conductor pattern connected on the top surface of the planarized second interlayer insulating film, wherein a plurality of conductor films having different levels as viewed from the planarized top surface are included in the first wiring conductor pattern. And wherein the plurality of conductor films are made of a material whose etching rate is lower than that of the second interlayer insulating film.
제7항에 있어서, 상기 제2도체막은 질화티탄으로 이루어지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.The method of manufacturing a semiconductor integrated circuit device according to claim 7, wherein said second conductor film is made of titanium nitride.
주표면을 구비하는 반도체기판과 상기 반도체기판의 주표면의 위쪽에 형성되고 제1도체막 및 그 제1도체막 상에 형성된 제2도체막을 포함하는 배선도체패턴을 갖고, 상기 제1도체막은 고융점 금속으로 이루어지고, 상기 제2도제막은 상기 제1도체막보다 낮은 반사율과 상기 제1도체막보다 낮은 에칭속도를 갖고 있는 것을 특징으로 하는 반도체 집적회로장치.And a wiring conductor pattern including a semiconductor substrate having a main surface and a second conductor film formed above the main surface of the semiconductor substrate and formed on the first conductor film. A melting point metal, wherein the second coating film has a lower reflectance than the first conductor film and a lower etching rate than the first conductor film.
제9항에 있어서, 상기 제2도체막은 질화티탄으로 이루어지는 것을 특징으로 하는 반도체 집적회로장치.10. The semiconductor integrated circuit device according to claim 9, wherein said second conductor film is made of titanium nitride.
제10항에 있어서, 상기 제1도체막은 텅스텐, 티탄 또는 몰리브덴으로 이루어지는 것을 특징으로 하는 반도체 집적 회로장치.The semiconductor integrated circuit device according to claim 10, wherein the first conductor film is made of tungsten, titanium, or molybdenum.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.