KR100291251B1 - 전자장치 팩키지 - Google Patents
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Abstract
외부 접속은 제 1 비등방성 도체 부재(13), 상부면에 제 1 도체 패턴(29)을 갖는 제 1 평탄 절연부재(14), 제 2 비등방성 도체 부재(15) 및, 상부면에 제 2 도체 패턴(30)을 갖는 제 2 평탄 절연 부재(17)를 전자 장치 위에 연속적으로 제공함으로써, 도체 패드(12)의 어레이를 상부면에 갖는 전자 장치에 형성된다. 상기 두개의 평탄 절연 부재는 대향면 사이로 관통하여 연장하는 전도 바이어스(25, 26)의 어레이를 포함한다. 제 1 비등방성 도체 부재(13) 및, 제 1 평탄 절연부재(14)를 통해 연장하는 전도 바이어스(25)의 제 1 어레이는 전자 장치 상의 도체 패드(12)의 제 1 다수를 외부 접속이 형성되어 있는 도체 패드 주변 어레이를 포함하는 제 1 도체 패턴(29)에 상호 접속시킨다. 전자 장치 상의 도체 패드의 제 2 다수를 제 2 도체 패턴(30)에 상호 접속시키기 위해, 수단은 제 2 비등방성 도체 부재(15), 제 2 평탄 절연 부재(17)를 관통하여 연장하는 전도 바이어스(26)의 제 2 어레이, 전도 바이어스(25)의 제 1 어레이 및, 제 1 비등방성 도체 부재(13)를 포함한다.
Description
제 1도는 본 발명의 실시예에 따른 전자 장치 팩키지 부분의 개략적인 분해도.
제 2도는 제 1도의 집적회로 칩의 평면도.
제 3도는 제 1도의 비등방성 도체 부재 부분의 단면도.
제 4도, 제 5도 및 제 6도는 제 1도 실시예의 평탄 절연 부재의 평면도.
*도면 주요부분에 대한 부호의 설명*
11 : 집적회로 칩 12, 32, 33, 36, 38 : 패드
20 : 광도전체 장치 23 : 도체 소자
본 발명은 전자 장치를 외부 회로에 접속하는 기술, 특히 집적회로 칩의 고밀도 도체 패드 어레이의 각 도체 패드에 접점을 형성하는 방법에 관한 것이다.
전자 장치에 형성되는 장치의 밀도가 증가함에 따라, 칩으로의 신뢰성 있는 접속을 형성하는 문제가 더욱 복잡해졌다. 대부분의 집적회로 칩은 전기 접속이 어떤 다수의 결합 기술에 의해 편리하게 형성될 수 있도록 장치의 주변부에 배열된다. 그러나, 몇몇 집적회로는 너무 많은 분리 도체 패드를 가져 칩 주변부에 모든 도체 패드를 위치 시킬 수 없었다.
예를 들어, 공지의 광학 시스템은 약 1㎠의 면적을 갖는 단일 집적 회로칩에 한정된, 각각 분리 접속을 필요로하는 수천개의 광검파기를 필요로 한다. 다른 집적 회로 장치는 수많은 도체 패드를 가지므로, 어렵고 수고로운 노력없이는 칩을 외부 회로에 접속시킬 수 없다. 토마스의 미합중국 특허 제 4,843,191호에는 테이프 자동화 결합(TAB)에 의해 다른 절연층 위의 도체와 접촉하게 될 칩 주변에 위치한 다수의 도체 패드 사용시 야기되는 문제점을 해결할 수 있는 접근 방법이 제공되어 있다. 그러나, 이러한 기술을 반도체 광도전체 어레이와 같은 매트릭스 어레이에 사용하는 것은 어렵다.
그러므로, 경제적이고 신뢰성있는 방식으로 대량생산이 가능한 집적 회로 칩의 고밀도 도체 패드, 특히 패드의 밀집 메트릭스 어레이와의 접속을 형성하는 기술에 대한 필요성이 증대되어 왔다.
본 발명은 비등방성 도체 재료, 즉 한 방향으로만 전류를 유도하는 재료로 공지된 재료를 사용한다. 이와같은 재료는 예를들어, 1980년 6월 24일 가시로 등에 허여된 미합중국 특허 제 4,209,481 호에 기술된 바와 같이 시트의 두께를 가로질러 연장하는 이격된 도체를 함유하는 절연 시트를 포함할 수 있다. 다른 예로서, 본 발명에 참조한 1988년 10원 18일 헤크만 등에 허여된 미합중국 특허 제4,778,635호 및 제이.에이.펄톤 등의 IEPS, 1990년 9월, 930 내지 943 페이지의 "AT & T 탄성중합체 전도성 폴리머 상호접속(ECPI)시스템의 적용 및 신뢰도"라는 논제의 논문에 기술된 바와 같이, 폴리머 시트의 대향면을 접속하는 도체 칼럼을 형성하도록 자석에 의해 폴리머를 경화하는 동안에 정렬된 전도 강자성 입자를 함유하는 폴리머 재료의 시트를 포함할 수도 있다.
본 발명의 실시예에 따라서, 외부 접속은 제 1 비등방성 도체 부재, 제 1 도체 패턴을 상면에 갖는 제 1 평탄 절연부재, 제 2 비등방성 도체 부재 및, 제 2 도체 패턴을 상면에 갖는 제 2 평탄 절연부재를 전자 장치상에 연속적으로 제공함으로써 도체 패드 어레이를 상면에 갖는 전자 장치에 형성된다. 상기 제 2 평탄 절연부재는 대향면 사이로 연장한 전도 바이어스(vias)의 어레이를 포함한다. 제 1 비등방성 도체 부재 및, 상기 제 1 평탄 절연부재를 관통해 연장하는 전도 바이어스의 제 1 어레이는 전자 장치의 도체 패드의 제 1 다수를 외부 접속이 형성되어 있는 도체 패드의 주변 어레이를 포함하는 제 1 도체 패턴에 상호접속시킨다. 전자 장치의 도체 패드의 제 2 다수를 제 2 도체 패턴에 상호접속시키는 수단은 제 2 비등방성 도체 부재, 제 2 평탄 절연부재를 관통해 연장하는 전도 바이어스의 제 2 어레이와, 전도 바이어스의 제 1 어레이 및, 제 1 비등방성 도체 부재를 포함한다. 제 2 평탄 절연부재 상의 도체 패턴은 외부 접속이 형성되어 있는 도체 패드의 다른 주변 어레이를 포함한다.
전술한 실시예는 집적회로 칩의 접점을 평탄 절연 부재상에 주변에 접점이 위치한 도체 패드의 두그룹의 어레이로 분할한다. 따라서, 전자 장치가 100 개의 접점을 가진 도체 패드를 함유한다면 장치에 외부 접점을 형성하도록 각 두개의 평탄 절연 부재상에 50개의 주변에 위치한 도체 패드를 형성한다. 전자 장치의 주변부에 100 개의 접점을 가진 도체 패드를 형성하는 것보다 각 두개의 절연 부재 주변부에 50개의 접점을 가진 도체 패드를 배열하는 것이 훨씬 더 편리하므로, 본 발명의 외부 접속이 복수개의 주변에 위치한 도체 패드 어레이에 의해 전자 장치의 단일 밀집 도체 패드 어레이로 이루어질 수 있다.
상술한 내용으로부터, 복수개의 평탄 절연 부재가 전자 장치의 도체 패드로의 접점을 형성하는데 사용될 수 있도록 다수의 도체 패드로 분할하는데 사용된다. 즉, 세개, 네개, 다섯개 또는 그 이상의 평탄 절연 부재들이 외부 접점을 구비한 멀티층을 제공하기 위해 비등방성 도체 부재를 개재되어 사용된다. 각 평탄 절연 부재는 전자 장치 도체 패드를 절연 부재 상의 주변에 위치한 도체 패드에 상호 접속하거나 다른 비등방성 도체 부재와의 접속을 형성하여 다른 평탄 절연 부재의 전도 바이어스와의 접속을 형성하는 전도 바이어스를 포함한다. 상세히 기술한 특정 실시예에 있어서, 세개의 평탄 절연 부재는 전자 장치의 36개의 접점을 가진 도체 패드 어레이와의 상호 접속을 제공하는데 사용된다. 상기 제 1 평탄 절연층은 네개의 전자 장치 도체 패드로의 외부 접속을 형성하는 4개의 주변 결합 패드를 포함하며, 제 2 평탄 절연 부재는 12개의 주변 결합 패드를, 제 3 평탄 절연 부재는 20개의 접점을 가진 도체 패드를 제공한다. 상기 실시예는 사용되는 다수의 평탄 절연 부재에 다수의 외부 결합 패드수를 동등하게 분할할 필요가 없음을 증명한다. 주변 결합 패드수가 적을수록 주변에 위치한 도체 패드로의 도체 통로가 더욱 길어지게 된다.
본 발명의 다수의 다른 목적, 특성, 장점 및 다수의 다른 실시예들은 첨부 도면과 관련한 상세한 설명으로 쉽게 이해될 수 있을 것이다.
도면들은 개략적이고 실제 크기가 아니며, 본 발명의 중요한 특성을 더 명확하게 나타내도록 변형된 것이다.
본 발명의 실시예 에 따른 전자 장치 팩키지 부분의 분해도인 제 1도를 참조하면, 한면에 도체 패드(12)의 어레이를 함유하는 집적회로 칩(11)이 도시되어 있다. 집적회로 칩(11)의 상면에는 편평한 제 1 비등방성 도체 부재(13), 제 1 평탄 절연 부재(14), 편평한 제 2 비등방성 도체 부재(15), 제 2 평탄 절연 부재(17), 편평한 제 3 비등방성 도체 부재(18) 및, 제 3 평탄 절연 부재(19)가 계속해서 결합된다. 제 2도는 참조하면, 상기 집적회로 칩(11)은 각각 도체 패드(12)를 갖는 반도체 광도전체 장치(20)의 매트릭스 어레이(20)를 포함하며, 공지된 바와같이 광검파기 어레이는 다수의 광파 통신 시스템과의 접속에 유용하다.
집적 회로의 제조 및 팩키징에서, 장치의 외부 접속은 통상적으로 집적 회로 칩의 주변에 배열된 도체 패드 또는 결합 패드에 의해 실행된다. 제 1 도 처럼 제조하는 목적은 접점이 단지 하나의 소자 주변에 모두 포함되지 않고, 세개의 절연 부재(14, 17, 19)의 주변에 제공되도록 하는데 있다.
상기 비등방성 도체 부재(13, 15, 18)는 수평방향이 아닌 수직 방향으로만 전류를 유도하도록(그래서 "비등방성"이라 칭함)형성된다. 제 3도는 상기 비등방성 도체 부재가 취할 수 있는 여러 형태중 한 예로서, 제 1 비등방성 도체 부재(13)의 부분을 도시한다. 상기 제 1 비등방성 도체 부재(13)의 주요부분은 이 부재의 상하면을 상호 접속하는 도체 소자(23)를 갖는 절연 시트(22)를 포함한다. 상기 도체 소자(23)는 예를 들어, 전술한 가시로 등의 특허에 기술된 바와같이 고체의 도체 부재로 대체되거나, 예를들어, 전술한 펄톤등의 논문에 기술된 바와 같이 자기적으로 유도 강자성 입자의 열로 자기 정렬될 수 있다. 어느 한 경우에 있어서, 도체 소자(23)는 서로 접속되지 않고 떨어져 있어 수평방향으로 전도되지 않으나, 각 도체는 편평한 제 1 비등방성 도체 부재(13)의 대향 수직 대체면을 상호 접속시킨다. 또한, 도체 소자(23)는 길이 및 폭 방향으로 최대 거리(P)만큼 서로 밀접하게 이격되어 있다. 이격 거리는 규칙적 또는 임의적 일수 있으나, 피치로 공지된 거리(P)는 제 1 비등방성 도체 부재(13)에 의해 상호접속될 수 있는 소자의 크기이다. 즉, 제 1 비등방성 도체 부재(13)의 피치는 적어도 하나의 도체 소자(23)가 각 도체 패드(12)에 접촉하는 것을 보장하도록 제 2 도에 도시된 각 도체 패드(12)의 길이 또는 폭보다 작아야 한다.
제 1도를 참조하면, 제 1 평탄 절연 부재(14)는 다수개의 전도 바이어스 (25), 제 2 평탄 절연 부재(17)는 전도 바이어스(26)의 제 2 어레이를 , 제 3 평탄 절연 부재(19)는 전도 바이어스(27)의 제 3 어레이를 각각 포함한다. 각 전도 바이어스는 각 절연 부재의 하면을 상면에 상호 접속한다. 제 1 평탄 절연 부재(14, 17, 19)의 평면도인 제 4 도 내지 제 6도를 참조하면, 제 1 평탄 절연 부재(14)는 상면 제 1 도체 패턴(29)을, 제 2 평탄 절연 부재(17)는 상면에 제 2 도체 패턴(30)을, 제 3 평탄 절연 부재(19)는 상면에 제 3도체 패턴(31)를 포함한다. 제 1 도 패턴(29)은 전도 바이어스(25)를 주변에 위치한 도체 패드의 제 2 어레이(32)에, 제 2 도체 패턴(30)은 전도 바이어스(26)를 주변에 위치한 도체 패드의 제 3 어레이(33)에, 제 3 도체 패턴(31)은 전도 바이어스(27)를 주변에 위치한 도체 패드의 제 4 어레이(34)에 상호접속시킨다.
제 4도를 참조하면, 제 1 평탄 절연 부재(14)는 제 2도의 도체 패드(12)의 위치와 일치하는 위치에 전도 바이어스(25)를 가진다. 따라서, 제 2도의 각 도체 패트(12)는 제 1 비등방성 도체 부재(13) 및 전도 바이어스(25)에 의해 제 1 평탄 절연 부재(14)의 상면에 접속된다. 전도 바이어스(25) 중 4개는 제 1 도체 패턴(29)에 의해 주변에 위치한 도체 패드의 제 2 어레이(32)에 접속된다. 제 1 도에 도시한 바와같이, 주변에 위치한 도체 패드의 제 2 어레이(32)는 기판(37)에 의해 지지되는 외부 회로의 도체 패드(36)에 종래의 방법으로 접속된다.
제 5도를 참조하면, 제 2 평탄 절연 부재(17)는 제 4도의 제 1 도체 패턴 (29)에 의해 외부 접속이 형성된 위치를 제외한 나머지 제 2도의 어레이에 대응하는 위치에 있는 전도 바이어스(26)를 포함한다. 즉, 제 2도의 4개의 중앙 접점을 가진 도체 패드에 일치하는 위치에는 전도 바이어스(26)가 없다. 그러므로, 전도 바이어스(26)는 제 2 비등방성 도체 부재(15), 전도 바이어스(25) 및, 제 1 비등방성 도체 부재(13)에 의해 제 2도의 도체 패드(12)중 4개를 제외한 모든 패드에 접속된다. 전도 바이어스(26) 중 12개는 제 1도에 도시한 바와 같이, 주변에 위치한 도체 패드의 제 3 어레이(33)에 접속되고, 각각은 외부 도체 패드(38)로의 접속이 형성되어 외부회로에 접속된다.
상기 집적회로 칩(11)의 도체 패드(12)의 외곽부의 외부 접점은 제 6도에 도시한 제 3 평탄 절연 부재(19)의 제 3 도체 패드(31)에 의해 제공된다. 상기 절연 부재는 이전에 외부 회로로 접속이 형성되지 않은 제 2도의 어레이 중 외곽부의 도체 패드(12)에 대응하는 위치에만 전도 바이어스(27)의 제 3 어레이를 포함한다. 따라서, 전기 접속은 제 3 도체 패턴(31), 전도 바이어스(27), 제 1 도의 제 3비등방성 도체 부재(18), 전도 바이어스(26), 제 2 비등방성 도체 부재(15), 전도 바이어스(25) 및, 제 1 비등방성 도체 부재(13)에 의해 주변에 위치한 도체 패드의 제 4 어레이(34)와 대응하는 도체 패드(12)사이에 형성된다.
전술한 설명으로부터, 제 1도의 장치는 제 2도의 도체 패드(12)의 어레이를 3 그룹으로 분할하고 있음을 알수 있다. 평탄 절연 부재(14, 17, 19) 상의 주변 접점은 각 3 그룹으로 형성되며, 각 절연 부재상의 주변 접점수가 모든 주변 접점이 집적회로 칩(11) 주위에 형성되는 경우보다 작기 때문에, 상기 접점은 절연 부재상에 더 편리하게 형성될 수 있다.
도시된 실시예에 있어서, 제 2도의 최내부에 있는 4개의 도체 패드(12)는 비등방성 도체 소자(23), 전도 바이어스(25) 및, 제 2 평탄 절연 부재(14)의 제 1 도체 패턴 (29)에 의해 외부 회로에 접속된다. 각 비등방성 도체 부재(13, 15, 18)의 피치(P)는 신뢰할 수 있는 접점이 모든 전도 바이어스에 대해 형성되도록 보장하기 위해 어떤 전도 바이어스(25, 26, 27)의 수평 칫수보다 작아야 한다. 도체 패드가 제 4도에서 보다 제 5도 및 제 6도에서 점진적으로 증가했음을 주목해야 한다. 접속시 상대적인 복잡도를 고려하면, 제 6도에 도시된 바와 같이 최외곽 바이어스로의 접속수가 상당히 많이 형성되기 때문에, 일반적으로 제 4도에서 처럼 최내부 전도 바이어스로의 접속수는 최소화되는 것이 바람직하다. 그럼에도 불구하고, 각 절연 부재 상의 주변에 위치한 도체 패드 수는 설계상에서 고려할 문제이며, 필요하다면 제 1 평탄 절연 부재(14)상의 주변에 위치한 도체 패드 수를 증가시킬 수 있다. 예를 들면, 제 2도의 36개의 접점을 가진 도체 패드에 신뢰성 있는 외부 접점을 제공하기 위해서는 각 절연 부재(14, 17, 19)에 대해 12개의 주변 접점을 가질 수 있다.
상술한 실시예는 본 발명의 가장 실용적인 실시예라기 보다는 본 발명의 원리를 설명하기 위한 것이다. 예를들어, 본 발명은 64 × 64 또는 4.096 광검파기의 매트릭스 어레이에 접점을 형성하는데 사용될 수 있을 것이다. 이와 같은 용도로서, 제 3도 비등방성 도체의 피치(P)는 3mils보다 작은 것이 적합하다. 이와 같은 미세한 피치를 갖는 비등방성 도체는 전술한 헤크만 등의 특허와 펄톤등의 논문에 기술된 기술에 의해 형성될 수 있다. 더욱 정밀한 비등방성 도체의 제조로 128 ×128 광검파기(16,384 분리장치)의 매트릭스 어레이에 접속이 가능해진다.
본 발명은 가요성을 높이며, 설계자는 개선된 생산 시스템에 가장 적합한 어떠한 수의 도체 레벨을 자유롭게 선택하여 사용할 수 있다. 주변에 위치한 도체 패드로의 접속은 와이어 결합 및 테이프 자동화 결합(TAB)같은 다수의 공지 기술을 사용함으로써 형성될 수 있다. 상이한 절연 부재는 층상의 주변에 위치한 접점을 가진 도체 패드와의 결합을 촉진하는 상이한 칫수를 가져야 한다.
다수의 절연 부재에 의해 지지되는 도체 패턴은 칩에 단순한 외부 접속을 형성할 뿐만 아니라 칩들 또는 칩 소자를 상호 접속하는데 사용될 수 있다. 예를 들어, 현대의 멀티칩 모듈(MCMs)은 다수의 상호접속 집적회로 칩을 포함하는 편평한 실리콘 면을 포함한다. 본 발명의 다수의 절연 부재위에 있는 도체 패턴은 두 개 이상의 칩 사이에 브릿지 역할을 하여, 칩 사이에 상호 접속을 제공한다. 즉, 하나의 칩의 특정한 도체 패드는 비등방성 도체 부재, 전도 바이어스 및 도체 패턴에 의해 다른 칩의 특정한 도체 패드에 접속될 수 있다. 웨이퍼 스케일 집적(wafer scale integration)에 있어서, 단일 부품의 실패로 인한 총 웨이퍼의 손실을 방지하기 위해 총 웨이퍼 면을 덮는 회로에 용장 부분이 부가된다. 본 발명은 요구된 용장량을 감소시키기 위해 주문형 맞춤형으로 한 웨이퍼의 소자 사이에 상호 접속을 제공할 수 있다. 즉, 본 발명은 제조후에도 실패한 국부위치를 대체하기 위해, 보충 또는 대체 소자를 시스템에 접속시키는 보조의 상호 접속을 웨이퍼 면상에 제공하는데 사용될 수 있다.
제 1도 장치의 다수층은 장치를 크램핑함으로써 서로 유지될수도 있지만 서로 영구적으로 결합하는 것이 양호하다. 다수의 비등방성 도체층은 팩키지의 결합에 도움이 되는 "Adcon"과 같은 공지된 접착 재료로 형성될 수 있다. 장치를 크램핑하면, 보수 또는 대체시에 선택적으로 제거할 수 있다는 장점을 지닌다. 다수의 다른 변경예 및 실시예들이 본 발명의 정신 및 범주로 부터 이탈함이 없이 당업자들에 의해 형성될 수 있다.
Claims (9)
- 상부면에 도체 패드(12)의 제 1 어레이를 갖는 전자 장치를 포함하는 전자 장치 팩키지에 있어서, 상기 도체 패드의 제 1 어레이를 덮는 편평한 제 1 비등방성 도체 부재(13)와, 상기 제 1 비등방성 도체 부재를 덮고, 상부면에 도체 패드의 제 2 어레이(32)를 포함하는 제 1 도체 패턴(29)을 갖는 제 1평탄 절연 부재(14)와, 상기 제 1평탄 절연 부재를 덮는 편평한 제 2 비등방성 도체 부재(15)와, 상기 제 2 비등방성 도체 부재를 덮고, 상부면에 도체 패드의 제 3 어레이(33)를 포함하는 제 2 도체 패턴(30)을 갖는 제 2 평탄 절연 부재(17)와, 상기 도체 패드의 제 1 어레이의 제 1 다수를 상기 제 1 도체 패턴에 상호접속시키기 위해, 제 1 비등방성 도체 부재 및 상기 제 1 평탄 절연 부재를 관통하여 연장하는 전도 바이어스(25)의 제 1 어레이를 포함하는 수단과, 상기 도체 패드의 제 1 어레이의 제 2 다수를 상기 제 2 도체 패턴에 상호접속시키기 위해, 제 2 비등방성 도체 부재, 상기 제 2 평탄 절연 부재를 관통해 연장하는 전도 바이어스(26)의 제 2 어레이, 및 상기 제 1 전도 바이어스 어레이를 포함하는 수단과, 전자 장치의 도체 패드의 제 1 어레이의 한 부분을 외부 회로에 상호 접속시키기 위해, 도체 패드의 제 2 어레이와 제 3 어레이에 접속된 수단(36, 38)을 포함하는 것을 특징으로 하는 전자 장치 팩키지.
- 제 1항에 있어서,상기 제 2 평탄 절연 부재를 덮는 제 3 비등방성 도체 부재(18)와, 상기 제 2 평탄 절연 부재를 덮고, 상부면에 도체 패드의 제 4 어레이(34)를 포함하는 제 3 도체 패턴(31)을 갖는 제 3 평탄 절연 부재(19)와, 도체 패드의 제 1 어레이의 제 3 다수를 제 3 도체 패턴에 상호접속 시키기 위해, 제 3 평탄 절연 부재를 관통하여 연장하는 전도 바이어스(27)의 제 3 어레이, 상기 제 3 비등방성 도체 부재, 전도 바이어스의 제 2 어레이, 및 상기 제 1 비등방성 도체 부재를 포함하는 수단을 부가로 포함하며, 전자 장치의 도체 패드의 제 1 어레이를 외부 회로에 상호 접속시키기 위해, 상기 수단은 도체 패드의 제 4 어레이(34)에 접속된 수단을 포함하는 것을 특징으로 하는 전자 장치 팩키지.
- 제 1항에 있어서, 상기 비등방성 도체 부재는 각각 시트 두께를 관통하여 연장하는 도체 소자(23)를 갖는 절연 시트(22)를 포함하지만, 시트의 길이나 폭 방향으로 오랜 기간동안 전류를 유도하지 않는 것을 특징으로 하는 전자 장치 팩키지.
- 제 3항에 있어서, 상기 도체 소자는 강자성 도체 입자 열을 포함하며, 상기 열은 자기 정렬에 의해 형성되는 전자 장치 팩키지.
- 제 1항에 있어서, 상기 전자 장치는 집적회로 칩을 포함하는 전자 장치 팩키지.
- 제 1항에 있어서, 상기 전자 장치는 반도체 광검파기의 매트릭스 어레이를 포함하는 전자 장치 팩키지.
- 제 1항에 있어서, 상기 전도 바이어스의 제 1 어레이의 전도 바이어스 수는 총 도체 패드 수와 같으며, 상기 전도 바이어스의 제 1 어레이의 위치는 도체 패드의 제 1 어레이의 위치와 일치하는 전자 장치 팩키지.
- 제 7항에 있어서, 상기 전도 바이어스의 제 2 어레이의 전도 바이어스 수는 총 도체 패드(12)수에서 도체 패드의 제 1 어레이의 제 1 다수에 있는 도체 패드 수를 뺀 수와 같으며, 상기 전도 바이어스의 제 2 어레이의 위치는 도체 패드의 제 1 어레이의 제 1 다수의 일부가 아닌 제 1 어레이에서의 도체 패드의 위치와 일치하는 전자 장치 팩키지.
- 제 2항에 있어서, 상기 전도 바이어스의 제 1 어레이의 전도 바이어스 수는 도체 패드의 제 1 어레이의 도체 패드 수와 같으며, 상기 전도 바이어스의 제 2 어레이의 전도 바이어스 수는 총 도체 패드의 제 1 어레이의 제 1 다수에 있는 도체 패드 수를 뺀 수와 같으며, 상기 전도 바이어스의 제 3 어레이의 전도 바이어스 수는 도체 패드의 제 1 어레이의 도체 패드 수에서 도체 패드의 제 1 어레이의 제 1 다수와 제 2 다수에 있는 도체 패드 수를 모두 뺀 수와 같은 전자 장치 팩키지.
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