JPH05175284A - 電子部品パッケージ - Google Patents
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- JPH05175284A JPH05175284A JP4158906A JP15890692A JPH05175284A JP H05175284 A JPH05175284 A JP H05175284A JP 4158906 A JP4158906 A JP 4158906A JP 15890692 A JP15890692 A JP 15890692A JP H05175284 A JPH05175284 A JP H05175284A
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- 239000004020 conductor Substances 0.000 claims abstract description 84
- 238000000034 method Methods 0.000 claims abstract description 7
- 230000000149 penetrating effect Effects 0.000 claims description 12
- 238000003491 array Methods 0.000 claims description 4
- 230000005294 ferromagnetic effect Effects 0.000 claims description 3
- 239000002245 particle Substances 0.000 claims description 3
- 230000005291 magnetic effect Effects 0.000 claims 1
- 239000011159 matrix material Substances 0.000 abstract description 4
- 230000002093 peripheral effect Effects 0.000 description 16
- 239000000463 material Substances 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 229920001940 conductive polymer Polymers 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229920001971 elastomer Polymers 0.000 description 1
- 239000000806 elastomer Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01R—ELECTRICALLY-CONDUCTIVE CONNECTIONS; STRUCTURAL ASSOCIATIONS OF A PLURALITY OF MUTUALLY-INSULATED ELECTRICAL CONNECTING ELEMENTS; COUPLING DEVICES; CURRENT COLLECTORS
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- H01R13/02—Contact members
- H01R13/22—Contacts for co-operating by abutting
- H01R13/24—Contacts for co-operating by abutting resilient; resiliently-mounted
- H01R13/2407—Contacts for co-operating by abutting resilient; resiliently-mounted characterized by the resilient means
- H01R13/2414—Contacts for co-operating by abutting resilient; resiliently-mounted characterized by the resilient means conductive elastomers
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/492—Bases or plates or solder therefor
- H01L23/4922—Bases or plates or solder therefor having a heterogeneous or anisotropic structure
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
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- H01—ELECTRIC ELEMENTS
- H01R—ELECTRICALLY-CONDUCTIVE CONNECTIONS; STRUCTURAL ASSOCIATIONS OF A PLURALITY OF MUTUALLY-INSULATED ELECTRICAL CONNECTING ELEMENTS; COUPLING DEVICES; CURRENT COLLECTORS
- H01R12/00—Structural associations of a plurality of mutually-insulated electrical connecting elements, specially adapted for printed circuits, e.g. printed circuit boards [PCB], flat or ribbon cables, or like generally planar structures, e.g. terminal strips, terminal blocks; Coupling devices specially adapted for printed circuits, flat or ribbon cables, or like generally planar structures; Terminals specially adapted for contact with, or insertion into, printed circuits, flat or ribbon cables, or like generally planar structures
- H01R12/70—Coupling devices
- H01R12/71—Coupling devices for rigid printing circuits or like structures
- H01R12/712—Coupling devices for rigid printing circuits or like structures co-operating with the surface of the printed circuit or with a coupling device exclusively provided on the surface of the printed circuit
- H01R12/714—Coupling devices for rigid printing circuits or like structures co-operating with the surface of the printed circuit or with a coupling device exclusively provided on the surface of the printed circuit with contacts abutting directly the printed circuit; Button contacts therefore provided on the printed circuit
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- H01—ELECTRIC ELEMENTS
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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Abstract
に、マトリクス状に配置されたパッドを外部回路に容易
に接続可能であり、比較的信頼性が高く、安価で装置の
大量生産に適した方法を提供する。 【構成】 接点パッド12の第1アレイを有する電子部
品11上に、第1平面異方性導体部材13、接点パッド
32の第2アレイを含む第1導電性パターン29と貫通
導体25の第1アレイを有する第1平面絶縁性部材1
4、第2平面異方性導体部材15、接点パッド33の第
3アレイを含む第2導電性パターン30と貫通導体26
の第2アレイを有する第2平面絶縁性部材17を順次配
置する。接点パッドの第1アレイ内の第1組を第1導電
性パターンに接続し、第2組を第2導電性パターンに接
続する。接点パッドの第1アレイの少なくとも一部を外
部回路に接続する。
Description
接続する技術に関し、特に、集積回路チップの接点パッ
ドの高密度のアレイを接続する電子部品パッケージに関
する。
が増加するにつれて、チップに信頼性のある接続を形成
することはより難しくなる。多くの集積回路は複数の素
子の周囲に配置された接点パッドを有し、ボンディング
技術により電気的接続が好都合に行われるように構成さ
れている。ある種の集積回路では、個別に設けられる接
点パッドの数が非常に多いために、チップの周囲にそれ
らをすべて配置することは不可能である。
の光検知器を必要とし、それらは僅か1平方センチメー
トルの大きさの単一の集積回路チップ上における個別の
接続を必要とする。他の集積回路チップの例では、接点
パッドの数が非常に多いために、チップを外部回路に接
続することは非常に難しく骨の折れる作業である。米国
特許第4843191号明細書では、集積回路チップの
周辺の接点パッドの数個の列をテープ自動ボンディング
(TAB)の技術によって、異なる絶縁層の上の導体に
接続する試みが開示されている。しかし、この技術の使
用は光検知器アレイのようなマトリクスアレイでは難し
い。
回路チップの高密度の接点パッド、特に、マトリクス状
に配置されたパッドを外部回路に容易に接続可能であ
り、比較的信頼性が高く、安価で装置の大量生産に適し
た方法を提供することである。
ージは、異方性導電性材料、すなわち、一方向にのみ導
電性がある材料を使用するものである。このような材料
の一例として、シート厚さ方向に伸びる離間した導体を
有する絶縁性シートが存在する。このシートは米国特許
第4209481号に開示されている。他の異方性導電
性材料の例としては、ポリマ材料の硬化の間、マグネッ
トによって整合される導電性強磁性粒子を含むポリマ材
料のシートが存在する。このシートは米国特許第477
8635号に開示されている。あるいは、「AT&Tエ
ラストマー導電性ポリマ相互接続(ECPI)システム
の応用と信頼性」に対する論文(フルトン他、IEP
S、1990年9月)の930〜943ページに記載さ
れている。上記異方性導電性材料を使用した電子部品パ
ッケージは、特許請求の範囲の請求項1に記載したよう
に構成される。
積回路チップ11はその表面に接点パッド12を有す
る。その後、集積回路チップ11の上部表面に、第1平
面異方性導体部材13、第1平面絶縁性部材14、第2
平面異方性導体部材15、第2平面絶縁性部材17、第
3平面異方性導体部材18、第3平面絶縁性部材19が
順次接着される。図2において、集積回路チップ11は
半導体光検知素子20のマトリクスアレイを有し、各半
導体光検知素子20は接点パッド12を有する。集積回
路の形成及びそのパッケージングは、集積回路チップの
周囲に配置された接点パッド、あるいは、ボンディング
パッドによって素子を外部回路に接続することにより行
われる。図1の構造の目的は、三個の第1平面絶縁性部
材14、第2平面絶縁性部材17、第3平面絶縁性部材
19の周囲に接点を提供することである。
方性導体部材15、第3平面異方性導体部材18は、垂
直方向にのみ電流が流れ、水平方向には流れないように
構成されている(以下、異方性と称する)。図3は第1
平面異方性導体部材13の部分を示す。第1平面異方性
導体部材13は絶縁材料22と導電性素子23を有し、
この導電性素子23は部材の上部面と下部面とを相互接
続する。導電性素子23は前記米国特許4209481
号に記載されている導電性部材を構成する。すなわち、
それらは前述のフルトン他による論文などに記載されて
いるような導電性強磁性粒子からなる磁気的に整合した
コラム(柱)である。いずれにせよ、導電性素子23同
士は相互接続しておらず、水平方向の電気的接続はな
い。そして、各導体は第1平面異方性導体部材13の垂
直方向に離間した上下両側の表面を相互接続する。さら
に、導電性素子23は長さ方向、幅方向(紙面に垂直)
方向に最大距離Pで離間している。この離間距離Pは、
通常はピッチと称されるが、一定の、あるいは、任意の
距離であり、第1平面異方性導体部材13により相互接
続される要素のサイズの測定単位である。すなわち、第
1平面異方性導体部材13のピッチPは、図2の接点パ
ッド12の長さ、あるいは、幅寸法よりも小さく、少な
くとも1つの導電性素子23が各接点パッド12と接触
するように設定されている。
その中に複数の貫通導体25を含み、第2平面絶縁性部
材17は貫通導体26のアレイを含み、第3平面絶縁性
部材19は貫通導体27のアレイを含む。各貫通導体は
それぞれの絶縁性部材の上部面と下部面とを接続する。
図4〜6は、図1の第1平面絶縁性部材14、第2平面
絶縁性部材17、第3平面絶縁性部材19の平面図であ
る。第1平面絶縁性部材14はその上面に第1導電性パ
ターン29を有し、第2平面絶縁性部材17はその上面
に第2導電性パターン30を有し、第3平面絶縁性部材
19はその上面に第3導電性パターン31を有する。第
1導電性パターン29は特定の貫通導体25と周辺接点
パッド32とを接続し、第2導電性パターン30は特定
の他の貫通導体26と周辺接点パッド33とを接続し、
第3導電性パターン31は貫通導体27と周辺接点パッ
ド34とを接続する。
図2の接点パッド12に対応する位置に貫通導体25を
有することが分かる。この結果、図2の各接点パッド1
2は、第1平面異方性導体部材13と貫通導体25によ
って第1平面絶縁性部材14の上部表面に接続される。
中央の4個の貫通導体25は第1導電性パターン29に
よって周辺接点パッド32に接続される。図1に示すよ
うに、各周辺接点パッド32は、従来方法により、基板
37に支持された外部回路の接点パッド36に接続され
る。
は、図2の接点パッド12のアレイのうち、図4の第1
導電性パターン29により外部接続が形成される位置の
接点パッド12を除く接点パッドに対応する貫通導体2
6を有している。すなわち、図2の4個の中央接点パッ
ド12に対応する位置には貫通導体26は存在しない。
そのため、貫通導体26は、図2の接点パッド12のう
ち、中央の4個の接点パッド12を除く全ての接点パッ
ド12に対して、第2平面異方性導体部材15と貫通導
体25と第1平面異方性導体部材13によって接続され
る。内側の12個の貫通導体26は第2導電性パターン
30によって周辺接点パッド33に接続され、各周辺接
点パッド33は、図1に示すように外部回路の接点パッ
ド38に接続される。
外部接点は、図6の第3平面絶縁性部材19の第3導電
性パターン31によって提供される。この第3平面絶縁
性部材19は、図2のアレイの外側の接点パッド12に
対応する位置、すなわち、前記の第1平面絶縁性部材1
4と第2平面絶縁性部材17において外部回路へ接続さ
れていない接点パッド12に対応する位置にのみ貫通導
体27を有している。従って、周辺接点パッド34と図
2の対応する接点パッド12との間の電気的な接続は、
第3導電性パターン31、貫通導体27、第3平面異方
性導体部材18、貫通導体26、第2平面異方性導体部
材15、貫通導体25、第1平面異方性導体部材13に
よってなされる。
接点パッド12のアレイを三つのグループに分けている
ことが分かる。そして、第1平面絶縁性部材14、第2
平面絶縁性部材17、第3平面絶縁性部材19の周辺接
点は、この三つのグループの各々に対応して形成されて
いる。このような接点は、絶縁性部材上に容易に形成す
ることができる。なぜなら、この場合、各絶縁性部材上
の周辺接点の数は、周辺接点のすべてが集積回路チップ
11の周辺に形成される場合よりも少ないからである。
個の接点パッド12は導電性素子23、貫通導体25、
第1平面絶縁性部材14の第1導電性パターン29によ
って外部回路に接続される。第1平面異方性導体部材1
3、第2平面異方性導体部材15、第3平面異方性導体
部材18のピッチPは、貫通導体25、26、27のい
ずれの水平方向の寸法より小さくされており、これによ
り、全ての貫通導体について信頼性の高い接続がなされ
る。図5、6には、図4より多くの接点パッドが含まれ
る。一般的に、図4に示すように、最内側の貫通導体へ
の接続の数を最少化することが望ましい。なぜなら、最
内側の貫通導体への接続は比較的複雑になるからであ
る。その一方、図6に示すように、最外側貫通導体には
比較的多数の接続が形成可能である。しかし、各絶縁性
部材上の周辺接点パッドの数は設計事項であり、必要な
らば、図4の第1平面絶縁性部材14の上部表面の周辺
接点パッドの数を増やすこともできる。例えば、第1平
面絶縁性部材14、第2平面絶縁性部材17、第3平面
絶縁性部材19のおのおのに12個の周辺接点パッドを
設け、図2の36個の接点パッド12に信頼性のある外
部接続を形成することができる。
ッケージにおいては、種々の絶縁性部材の導電性パター
ンによって複数のチップをブリッジすることもでき、ま
た、それらの間を相互接続することもできる。すなわ
ち、チップの特定接点パッドは、異方性導体、貫通導
体、及び他のチップの特定接点パッドへの導電性パター
ンにより接続できる。また、一般的に、ウェハの形成に
おいては、ウェハ全体をカバーする回路に冗長性を組み
込むことにより、一個の要素の不良によるウェハ全体の
損失を防いでいる。これに対して、本発明では、ウェハ
上の要素間に適切な相互接続を提供することにより、回
路の冗長性を低減できる。すなわち、本発明によれば、
装置の形成後、補助的な相互接続をウェハ表面に提供す
ることができ、これにより、不良部分に代わる補足要素
を装置に接続することができるという効果がある。
図である。
ある。
Claims (7)
- 【請求項1】 接点パッド(12)の第1アレイをその
上部表面に有する電子部品(11)と、 前記接点パッドの第1アレイ上に配置された第1平面異
方性導体部材(13)と、 前記第1平面異方性導体部材の上に配置され、接点パッ
ド(32)の第2アレイを含む第1導電性パターン(2
9)をその上部表面に有する第1平面絶縁性部材(1
4)と、 前記第1平面絶縁性部材の上に配置された第2平面異方
性導体部材(15)と、 前記第2平面異方性導体部材の上に配置され、接点パッ
ド(33)の第3アレイを含む第2導電性パターン(3
0)をその上部表面に有する第2平面絶縁性部材(1
7)と、 前記第1平面異方性導体部材と、前記第1平面絶縁性部
材を貫通して伸びる貫通導体(25)の第1アレイを含
み、前記接点パッドの第1アレイ内の第1組を前記第1
導電性パターンに接続する手段と、 前記第1平面異方性導体部材と、前記貫通導体の第1ア
レイと、前記第2平面異方性導体部材と、前記第2平面
絶縁性部材を貫通して伸びる貫通導体の第2アレイを含
み、前記接点パッドの第1アレイ内の第2組を前記第2
導電性パターンに接続する手段と、 前記接点パッドの第2アレイと第3アレイに接続され
て、前記電子部品の前記接点パッドの第1アレイの少な
くとも一部を外部回路に接続する手段(36、38)を
有することを特徴とする電子部品パッケージ。 - 【請求項2】 前記第2平面絶縁性部材の上に配置され
た第3平面異方性導体部材(18)と、 前記第2平面異方性導体部材の上に配置され、接点パッ
ドの第4アレイ(34)を含む第3導電性パターン(3
1)をその上部表面に有する第3平面絶縁性部材(1
9)と、 前記第1平面異方性導体部材と、前記貫通導体の第1ア
レイと、前記第2平面異方性導体部材と、前記貫通導体
の第2アレイと、前記第3平面異方性導体部材と、前記
第3平面絶縁性部材を貫通して伸びる貫通導体(27)
の第3アレイを含み、前記接点パッドの第1アレイ内の
第3組を前記第3導電性パターンに接続する手段と、 前記電子部品の前記接点パッドの第1アレイを外部回路
に接続する前記手段は、前記接点パッド(34)の第4
アレイに接続する手段を含むことを特徴とする請求項1
のパッケージ。 - 【請求項3】 前記各平面異方性導体部材はシートの厚
さを貫通して伸びる導体(23)を含む絶縁性シート
(22)を有し、シートの長さ方向、あるいは、幅方向
のいずれにおいても充分な導電性を持たないことを特徴
とする請求項1のパッケージ。 - 【請求項4】 各平面異方性導体部材は強磁性導電性粒
子(23)の柱(コラム)を有し、 前記コラムは磁性整合によって形成されることを特徴と
する請求項3のパッケージ。 - 【請求項5】 前記貫通導体の第1アレイ内の貫通導体
の数は前記接点パッドの第1アレイ内の接点パッドの数
に等しく、前記貫通導体の第1アレイ内の貫通導体の位
置は前記接点パッドの第1アレイ内の接点パッドの位置
に対応することを特徴とする請求項1のパッケージ。 - 【請求項6】 前記貫通導体の第2アレイ内の貫通導体
の数は前記接点パッドの第1アレイ内の接点パッドの全
数からこの第1アレイ内の第1組の接点パッドの数を引
いた数に等しく、前記貫通導体の第2アレイ内の貫通導
体の位置は前記接点パッドの第1アレイにおける第1組
の部分を除いた接点パッドの位置に対応することを特徴
とする請求項5のパッケージ。 - 【請求項7】 前記貫通導体の第1アレイ内の貫通導体
の数は前記接点パッドの第1アレイ内の接点パッドの数
に等しく、前記貫通導体の第2アレイ内の貫通導体の数
は前記接点パッドの第1アレイ内の接点パッドの全数か
らこの第1アレイ内の第1組の接点パッドの数を引いた
数に等しく、前記貫通導体の第3アレイ内の貫通導体の
数は前記接点パッドの第1アレイ内の接点パッドの全数
からこの第1アレイ内の第1組と第2組の接点パッドの
数を引いた数に等しいことを特徴とする請求項2のパッ
ケージ。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US07/720,067 US5155302A (en) | 1991-06-24 | 1991-06-24 | Electronic device interconnection techniques |
US720067 | 1991-06-24 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05175284A true JPH05175284A (ja) | 1993-07-13 |
JPH0785488B2 JPH0785488B2 (ja) | 1995-09-13 |
Family
ID=24892501
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4158906A Expired - Lifetime JPH0785488B2 (ja) | 1991-06-24 | 1992-05-27 | 電子部品パッケージ |
Country Status (5)
Country | Link |
---|---|
US (1) | US5155302A (ja) |
EP (1) | EP0520681B1 (ja) |
JP (1) | JPH0785488B2 (ja) |
KR (1) | KR100291251B1 (ja) |
DE (1) | DE69205078T2 (ja) |
Families Citing this family (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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- 1992-06-18 EP EP92305579A patent/EP0520681B1/en not_active Expired - Lifetime
- 1992-06-18 DE DE69205078T patent/DE69205078T2/de not_active Expired - Fee Related
- 1992-06-23 KR KR1019920011078A patent/KR100291251B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
DE69205078T2 (de) | 1996-02-29 |
US5155302A (en) | 1992-10-13 |
DE69205078D1 (de) | 1995-11-02 |
KR100291251B1 (ko) | 2001-09-17 |
EP0520681B1 (en) | 1995-09-27 |
JPH0785488B2 (ja) | 1995-09-13 |
EP0520681A1 (en) | 1992-12-30 |
KR930001761A (ko) | 1993-01-16 |
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