KR100290900B1 - Manufacturing method of transistor for electrostatic protection - Google Patents
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Abstract
본 발명은 공정을 단순화하고 살리사이드층 형성에 의한 ESD 보호 특성 저하를 막는데 적당하도록한 정전기 보호용 트랜지스터의 제조 방법에 관한 것으로,Normal Tr 영역과 ESD Tr 영역을 포함하는 제 1 도전형 반도체 기판의 표면내에 제 2 도전형 웰 영역을 형성하고 전면에 포토레스트층을 형성하는 공정; 상기 ESD Tr 영역상의 포토레지스트층을 선택적으로 제거하고 노출된 제 2 도전형의 웰 영역의 표면내에 제 1 도전형 불순물을 주입하여 제 1 도전형 웰 영역을 형성하는 공정; 전면에 게이트 산화막,게이트 형성용 물질층을 형성하고 선택적으로 패터닝하여 Normal Tr 영역의 게이트 전극들, ESD Tr 영역의 ESD Tr 게이트와 제 1 도전형 웰 영역상의 더미 게이트를 형성하는 공정; 상기 게이트 전극들을 마스크로하여 저농도의 제 1 도전형 불순물을 주입하고 그 게이트 전극들의 측면에 게이트 측벽을 형성하는 공정; 상기 측벽을 포함하는 게이트 전극들을 마스크로하여 고농도의 제 1 도전형 불순물을 주입하여 소오스/드레인을 형성하는 공정; 상기 노출된 게이트 전극들의 상부면과 기판의 표면에 살리사이드층을 형성하는 공정을 포함하여 이루어진다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a method for manufacturing an electrostatic protection transistor that simplifies the process and is suitable for preventing degradation of ESD protection characteristics by forming a salicide layer. Forming a second conductivity type well region in the surface and forming a photorest layer on the front surface; Selectively removing the photoresist layer on the ESD Tr region and implanting a first conductivity type impurity into the exposed surface of the second conductivity type well region to form a first conductivity type well region; Forming and selectively patterning a gate oxide film and a gate forming material layer on the entire surface to form gate electrodes in a normal Tr region, an ESD Tr gate in an ESD Tr region, and a dummy gate on a first conductivity type well region; Implanting low-concentration first conductivity type impurities using the gate electrodes as a mask and forming gate sidewalls on the sides of the gate electrodes; Forming a source / drain by injecting a high concentration of first conductivity type impurities using the gate electrodes including the sidewalls as a mask; And forming a salicide layer on the exposed top surfaces of the gate electrodes and the surface of the substrate.
Description
본 발명은 반도체 소자의 제조에 관한 것으로, 특히 공정을 단순화하고 살리사이드층 형성에 의한 ESD 보호 특성 저하를 막는데 적당하도록한 정전기 보호용 트랜지스터의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to the manufacture of semiconductor devices, and more particularly, to a method of manufacturing a transistor for electrostatic protection, which simplifies the process and is suitable for preventing the deterioration of ESD protection characteristics by forming a salicide layer.
일반적으로 ESD 트랜지스터에 있어서 ESD 내압 특성은 드레인 콘택과 게이트 간의 저항에 의해 결정된다.In general, for ESD transistors, the ESD breakdown characteristics are determined by the resistance between the drain contact and the gate.
즉, 저항이 충분히 커야 ESD 특성이 좋은데, 이유는 게이트 전체의 너비(width)를 통해 ESD 펄스를 흐르게 하기 위해서는 안정 저항(ballasting resistance)이 있어야 하기 때문이다.In other words, the ESD resistance is good when the resistance is large enough because there must be a ballasting resistance in order to flow the ESD pulse through the width of the entire gate.
이하, 첨부된 도면을 참고하여 종래 기술의 ESD 보호용 트랜지스터에 관하여 설명하면 다음과 같다.Hereinafter, an ESD protection transistor of the related art will be described with reference to the accompanying drawings.
도 1a내지 도 1d는 종래 기술의 ESD 트랜지스터의 공정 단면도이다.1A-1D are process cross-sectional views of prior art ESD transistors.
소자의 게이트 전극의 전기적 특성을 향상시키기 위해 채택하고 있는 살리사이드 공정이 포함되는 경우는 드레인 콘택과 게이트간의 저항이 급격히 줄어들게되어 ESD 특성이 저하된다.When the salicide process is employed to improve the electrical characteristics of the device's gate electrode, the resistance between the drain contact and the gate is drastically reduced, resulting in a decrease in ESD characteristics.
그러므로 살리사이드 공정을 채택하는 경우에는 ESD 특성이 저하되는 것을 막기 위하여 살리사이드가 드레인 콘택과 게이트 사이에 형성되지 않도록하는 방법이 사용되고 있다.Therefore, in the case of adopting the salicide process, a method of preventing the salicide from being formed between the drain contact and the gate is used to prevent the ESD characteristics from deteriorating.
이와 같은 공정은 다음과 같은 순서에 의해 이루어진다.This process is performed in the following order.
먼저, 도 1a에서와 같이, 반도체 기판의 Normal Tr 영역과 ESD Tr 영역상에 동일 공정으로 트랜지스터를 동시에 형성한다.First, as shown in FIG. 1A, a transistor is simultaneously formed on a normal Tr region and an ESD Tr region of a semiconductor substrate in the same process.
즉, 살리사이드층 형성 공정을 제외한 트랜지스터의 제조 공정을 Normal Tr 영역과 ESD Tr 영역의 구분없이 진행한다.That is, the transistor manufacturing process except for the salicide layer forming process is performed without distinguishing between the normal Tr region and the ESD Tr region.
반도체 기판(1)의 소자 격리 영역에 소자 격리층(2)을 형성하고 상기 소자 격리층(2)에 의해 정의된 활성 영역상에 게이트 절연막(3),게이트 전극층(4)을 형성하고 노출된 반도체 기판(1)의 표면내에 LDD 구조의 소오스/드레인을 형성하기 위한 저농도 불순물을 주입한다.The device isolation layer 2 is formed in the device isolation region of the semiconductor substrate 1, and the gate insulating layer 3 and the gate electrode layer 4 are formed and exposed on the active region defined by the device isolation layer 2. Low concentration impurity is implanted into the surface of the semiconductor substrate 1 to form the source / drain of LDD structure.
그리고 전면에 측벽 형성용 절연층을 형성하고 에치백하여 게이트 전극층(3)의 측면에 게이트 측벽(5)을 형성한다.A gate sidewall 5 is formed on the side surface of the gate electrode layer 3 by forming an insulating layer for forming sidewalls on the front surface and etching back.
이어, 게이트 측벽(5)을 포함하는 게이트 전극층(4)을 마스크로하여 고농도의 불순물을 주입하여 LDD 구조의 소오스/드레인(6)을 형성한다.Subsequently, a high concentration of impurities are implanted using the gate electrode layer 4 including the gate sidewall 5 as a mask to form a source / drain 6 having an LDD structure.
이와 같이 Normal Tr 영역과 ESD Tr 영역의 구분없이 트랜지스터의 제조 공정이 끝나면 도 1b에서 와같이, 전면에 살리사이드층의 형성을 억제하기 위한 보호 마스크층(7)을 형성한다.As described above, after the transistor manufacturing process is completed without distinguishing between the normal Tr region and the ESD Tr region, a protective mask layer 7 is formed on the entire surface to suppress the formation of the salicide layer.
그리고 도 1c에서와 같이, Normal Tr 영역상에 형성된 보호 마스크층(7)을 선택적으로 제거하여 Normal Tr 영역상의 트랜지스터들을 노출시킨다.1C, the protective mask layer 7 formed on the Normal Tr region is selectively removed to expose the transistors on the Normal Tr region.
이어, 도 1d에서와 같이, 살리사이드층 형성 공정을 진행하여 Normal Tr 영역의 트랜지스터의 게이트 전극층(4)의 상부면과 노출된 소오스/드레인 표면에 살리사이드층(8)을 형성한다.Next, as shown in FIG. 1D, the salicide layer forming process is performed to form the salicide layer 8 on the top surface of the gate electrode layer 4 and the exposed source / drain surface of the transistor in the normal Tr region.
이때, 정전기 보호용 트랜지스터 형성 영역인 ESD Tr 영역에는 보호 마스크층(7)에 의해 실리사이드층이 형성되지 않는다.At this time, the silicide layer is not formed by the protective mask layer 7 in the ESD Tr region, which is an electrostatic protection transistor formation region.
이와 같은 종래 기술의 반도체 소자의 제조 공정은 ESD 특성이 저하되는 것을 막기 위하여 살리사이드가 드레인 콘택과 게이트 사이에 형성되지 않도록하여 ESD 트랜지스터의 특성이 저하되는 것을 막는다.Such a manufacturing process of the semiconductor device of the prior art prevents the salicide from being formed between the drain contact and the gate so as to prevent the ESD property from deteriorating, thereby preventing the ESD transistor from deteriorating.
이와 같은 종래 기술의 정전기 보호용 트랜지스터 제조 공정은 ESD 트랜지스터의 형성 영역에는 살리사이드층이 형성되지 않도록 별도의 보호 마스크층을 형성하므로 다음과 같은 문제점이 있다.The conventional manufacturing process of the electrostatic protection transistor for the prior art has the following problems since the protective mask layer is formed so that the salicide layer is not formed in the formation region of the ESD transistor.
첫째, 살리사이드층의 형성을 억제하기 위한 방지용 절연막을 형성해야하므로 증착 및 포토 식각 공정이 추가되어 공정이 복잡하다.First, since the insulating film for preventing the formation of the salicide layer must be formed, the deposition and photo etching processes are added, which makes the process complicated.
둘째, 보호마스크층의 증착 공정에서 히팅 사이클이 있어 소자의 특성을 변화시킬 수 있다.Second, there is a heating cycle in the deposition process of the protective mask layer can change the characteristics of the device.
셋째, 보호 마스크층의 패턴 형성 공정시에 필드 산화막의 손실이 발생할 수 있어 접합 누설(Junction leakage)문제가 발생할 수 있다.Third, a loss of the field oxide film may occur during the pattern forming process of the protective mask layer, thereby causing a junction leakage problem.
넷째, 보호 마스크층의 패턴 형성 공정시에 활성 영역이 손상이되는 문제가 있다.Fourth, there is a problem that the active region is damaged during the pattern formation process of the protective mask layer.
다섯째, 게이트 전극층의 상부면에도 살리사이드층이 형성되지 않으므로 게이트 저항이 커진다.Fifth, since the salicide layer is not formed on the upper surface of the gate electrode layer, the gate resistance becomes large.
이는 소자의 신호 전달 특성이 저하된다는 것을 뜻한다.This means that the signal transmission characteristics of the device are degraded.
본 발명은 이와 같은 종래 기술의 ESD 트랜지스터의 문제를 해결하기 위하여 안출한 것으로, 공정을 단순화하고 살리사이드층 형성에 의한 ESD 보호 특성 저하를 막는데 적당하고록한 정전기 보호용 트랜지스터의 제조 방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the problems of the prior art ESD transistor, to provide a method of manufacturing a transistor for protecting the static electricity suitable for simplifying the process and preventing degradation of the ESD protection characteristics by forming a salicide layer. The purpose is.
도 1a내지 도 1d는 종래 기술의 ESD 트랜지스터의 공정 단면도1A-1D are process cross-sectional views of a prior art ESD transistor
도 2a내지 도 2d는 본 발명에 따른 ESD 트랜지스터의 공정 단면도2A-2D are process cross-sectional views of an ESD transistor in accordance with the present invention.
도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings
21. 반도체 기판 22. 소자 격리층21. Semiconductor substrate 22. Device isolation layer
23. P-WELL 영역 24. N-WELL 영역23. P-WELL Area 24. N-WELL Area
25. 포토레지스트층 26. ESD TR 게이트25. Photoresist Layer 26. ESD TR Gate
27. 더미 게이트 28. 사이드월 스페이서27. Dummy Gate 28. Sidewall spacer
29a.29b. 소오스/드레인 30. 살리사이드층29a.29b. Source / Drain 30. Salicide Layer
공정을 단순화하고 살리사이드층 형성에 의한 ESD 보호 특성 저하를 막는데 적당하도록한 본 발명에 따른 정전기 보호용 트랜지스터의 제조 방법은 Normal Tr 영역과 ESD Tr 영역을 포함하는 제 1 도전형 반도체 기판의 표면내에 제 2 도전형 웰 영역을 형성하고 전면에 포토레스트층을 형성하는 공정; 상기 ESD Tr 영역상의 포토레지스트층을 선택적으로 제거하고 노출된 제 2 도전형의 웰 영역의 표면내에 제 1 도전형 불순물을 주입하여 제 1 도전형 웰 영역을 형성하는 공정; 전면에 게이트 산화막,게이트 형성용 물질층을 형성하고 선택적으로 패터닝하여 Normal Tr 영역의 게이트 전극들, ESD Tr 영역의 ESD Tr 게이트와 제 1 도전형 웰 영역상의 더미 게이트를 형성하는 공정; 상기 게이트 전극들을 마스크로하여 저농도의 제 1 도전형 불순물을 주입하고 그 게이트 전극들의 측면에 게이트 측벽을 형성하는 공정; 상기 측벽을 포함하는 게이트 전극들을 마스크로하여 고농도의 제 1 도전형 불순물을 주입하여 소오스/드레인을 형성하는 공정; 상기 노출된 게이트 전극들의 상부면과 기판의 표면에 살리사이드층을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.The method of manufacturing the electrostatic protection transistor according to the present invention, which simplifies the process and is suitable for preventing the deterioration of the ESD protection characteristics by forming the salicide layer, is provided in the surface of the first conductivity type semiconductor substrate including the normal Tr region and the ESD Tr region. Forming a second conductivity type well region and forming a photorest layer over its entire surface; Selectively removing the photoresist layer on the ESD Tr region and implanting a first conductivity type impurity into the exposed surface of the second conductivity type well region to form a first conductivity type well region; Forming and selectively patterning a gate oxide film and a gate forming material layer on the entire surface to form gate electrodes in a normal Tr region, an ESD Tr gate in an ESD Tr region, and a dummy gate on a first conductivity type well region; Implanting low-concentration first conductivity type impurities using the gate electrodes as a mask and forming gate sidewalls on the sides of the gate electrodes; Forming a source / drain by injecting a high concentration of first conductivity type impurities using the gate electrodes including the sidewalls as a mask; And forming a salicide layer on upper surfaces of the exposed gate electrodes and a surface of the substrate.
이하, 첨부된 도면을 참고하여 본 발명에 따른 정전기 보호용 트랜지스터의 제조 공정에 관하여 상세히 설명하면 다음과 같다.Hereinafter, a manufacturing process of the electrostatic protection transistor according to the present invention will be described in detail with reference to the accompanying drawings.
도 2a내지 도 2d는 본 발명에 따른 ESD 트랜지스터의 공정 단면도이다.2A-2D are process cross-sectional views of an ESD transistor in accordance with the present invention.
본 발명에 따른 ESD 트랜지스터는 게이트 전극층의 일측 드레인 영역상에 더미 게이트층을 형성하여 드레인 콘택과 게이트 사이에 살리사이드층이 형성되지 않도록하여 ESD 보호 특성을 높일 수 있도록한 것입니다.In the ESD transistor according to the present invention, a dummy gate layer is formed on one side drain region of the gate electrode layer so that a salicide layer is not formed between the drain contact and the gate, thereby improving ESD protection characteristics.
이와 같은 본 발명의 ESD 트랜지스터는 먼저, 도 2a에서와 같이, N형 반도체 기판(21)의 소자 격리 영역에 소자 격리층(22)을 형성하고 P형 불순물을 주입하여 P-WELL 영역(23)을 형성한다.In the ESD transistor of the present invention, first, as shown in FIG. 2A, the device isolation layer 22 is formed in the device isolation region of the N-type semiconductor substrate 21 and P-type impurities are implanted to form the P-WELL region 23. To form.
이어, Normal Tr 영역과 ESD Tr 영역의 구분없이 전면에 포토레스트층(25)을 형성하고 ESD Tr 영역의 일부 즉, ESD Tr의 드레인 영역의 포토레지스트층(25)을 선택적으로 제거한다.Subsequently, the photorest layer 25 is formed on the entire surface without distinguishing between the normal Tr region and the ESD Tr region, and a portion of the ESD Tr region, that is, the photoresist layer 25 in the drain region of the ESD Tr region is selectively removed.
그리고 노출된 반도체 기판(ESD Tr 영역의 드레인 영역)(21)의 P-WELL 영역(23)의 표면내에 N형 불순물을 주입하여 N-WELL 영역(24)을 형성한다.The N-WELL region 24 is formed by implanting N-type impurities into the surface of the P-WELL region 23 of the exposed semiconductor substrate (drain region of the ESD Tr region) 21.
이어, 도 2b에서와 같이, Normal Tr 영역과 ESD Tr 영역의 구분없이 활성 영역상에 게이트 산화막을 형성하고 게이트 산화막상에 게이트 형성용 물질층 예를들면, 폴리 실리콘층을 형성한다.Subsequently, as shown in FIG. 2B, a gate oxide film is formed on the active region without distinguishing the normal Tr region and the ESD Tr region, and a material layer for forming a gate, for example, a polysilicon layer, is formed on the gate oxide layer.
그리고 Normal Tr 영역과 ESD Tr 영역의 구분없이 상기 게이트 형성용 물질층을 선택적으로 패터닝하여 게이트 전극을 형성한다.The gate electrode may be formed by selectively patterning the gate forming material layer without distinguishing between the normal Tr region and the ESD Tr region.
이때, ESD Tr 영역에는 ESD Tr 게이트(26)와 그 측면의 드레인 영역상의 더미 게이트(27)가 형성된다.At this time, the ESD Tr region is formed with an ESD Tr gate 26 and a dummy gate 27 on the drain region on the side thereof.
이어, 상기 게이트 전극들 즉, ESD Tr 게이트(26)와 더미 게이트(27)를 마스크로하여 저농도의 N형 불순물을 주입한다.Subsequently, a low concentration of N-type impurities are implanted using the gate electrodes, that is, the ESD Tr gate 26 and the dummy gate 27 as a mask.
그리고 도 2c에서와 같이, 상기 ESD Tr 게이트(26)와 더미 게이트(27) 그리고 Normal Tr 영역의 게이트 전극들을 포함하는 전면에 측벽 형성용 절연층을 형성하고 에치백하여 ESD Tr 게이트(26)와 더미 게이트(27) 그리고 Normal Tr 영역의 게이트 전극들의 측면에 사이드월 스페이서(28)를 형성한다.As shown in FIG. 2C, an insulating layer for forming a sidewall is formed on the front surface including the ESD Tr gate 26, the dummy gate 27, and the gate electrodes of the normal Tr region and etched back to form an ESD Tr gate 26. Sidewall spacers 28 are formed on the side surfaces of the dummy gate 27 and the gate electrodes of the normal Tr region.
이어, 사이드월 스페이서(28)를 포함하는 ESD Tr 게이트(26)와 더미 게이트(27) 그리고 Normal Tr 영역의 게이트 전극들을 마스크로하여 고농도의 N형 불순물을 주입하여 LDD(Lightly Doped Drain)구조의 소오스/드레인(29a)(29b)을 형성한다.Subsequently, a high concentration of N-type impurities are implanted using the ESD Tr gate 26 including the sidewall spacers 28, the dummy gate 27, and the gate electrodes of the normal Tr region as a mask, thereby forming a LDD structure. Source / drain 29a and 29b are formed.
이어, 도 2d에서와 같이, Normal Tr 영역과 ESD Tr 영역의 구분없이 노출된 게이트 전극들의 상부면과 기판의 표면에 살리사이드층(30)을 형성한다.Subsequently, as shown in FIG. 2D, the salicide layer 30 is formed on the top surface of the exposed gate electrodes and the surface of the substrate without distinguishing the normal Tr region and the ESD Tr region.
이와 같은 본 발명에 따른 정전기 보호용 트랜지스터의 제조 방법은 게이트와 드레인 콘택사이의 저항 특성에 의해 결정되는 ESD 보호 특성을 좋게 하기 위하여 ESD Tr의 드레인 영역상에 더미 게이트(27)를 형성하여 살리사이드층이 형성되지 않도록한 것이다.In the method of manufacturing an electrostatic protection transistor according to the present invention, the salicide layer is formed by forming a dummy gate 27 on the drain region of the ESD Tr in order to improve the ESD protection characteristic determined by the resistance characteristic between the gate and the drain contact. It will not be formed.
이와 같은 방법을 ESD Tr의 드레인 영역뿐만 아니라 소오스 영역에도 적용하는것도 가능하다.Such a method can be applied to the source region as well as the drain region of the ESD Tr.
또한, ESD Tr의 드레인 영역에 N-WELL 영역(24)을 형성하여 드레인 콘택과 게이트 전극 사이의 저항 역할을 하고 게이트와 드레인 콘택간의 전자 이동 경로로 사용하여 소자의 ESD 보호 특성을 향상시킨 것이다.In addition, the N-WELL region 24 is formed in the drain region of the ESD Tr to serve as a resistance between the drain contact and the gate electrode and to be used as an electron transfer path between the gate and the drain contact to improve the ESD protection characteristics of the device.
이와 같은 본 발명에 따른 정전기 보호용 트랜지스터의 제조 방법은 다음과 같은 효과가 있다.Such a manufacturing method of the electrostatic protection transistor according to the present invention has the following effects.
첫째, 별도의 살리사이드 방지 마스크 공정을 하지 않고 드레인 콘택과 게이트간의 저항 특성을 유지할 수 있으므로 공정을 단순화하는 효과가 있다.First, the resistance characteristics between the drain contact and the gate can be maintained without a separate salicide mask process, thereby simplifying the process.
둘째, 보호마스크층의 증착 공정을 하지 않아 히팅 사이클이 추가되지 않으므로 소자의 특성 변화를 막을 수 있다.Second, since the heating cycle is not added because the protective mask layer is not deposited, it is possible to prevent the characteristic change of the device.
이는 필드 산화막의 손실이 발생하는 것을 막아 접합 누설(Junction leakage)현상을 막고, 활성 영역이 손상되는 것을 막는다.This prevents the loss of the field oxide film and thus prevents junction leakage and damages the active region.
셋째, ESD Tr의 게이트 전극층의 상부면에는 살리사이드층이 형성되어 게이트 저항을 감소시킨다.Third, a salicide layer is formed on the upper surface of the gate electrode layer of the ESD Tr to reduce the gate resistance.
넷째, ESD Tr의 드레인 영역에 N-WELL 영역을 형성하여 드레인 콘택과 게이트 전극 사이의 저항 역할을 하고 게이트와 드레인 콘택간의 전자 이동 경로로 사용하므로 소자 크기를 줄일 수 있다.Fourth, the N-WELL region is formed in the drain region of the ESD Tr to serve as a resistance between the drain contact and the gate electrode and to be used as an electron transfer path between the gate and the drain contact, thereby reducing the device size.
이는 전체 칩 영역에서 ESD 보호 회로가 차지하는 면적을 줄이는 효과가 있다.This has the effect of reducing the area occupied by the ESD protection circuit in the entire chip area.
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| KR100369361B1 (en) * | 2001-03-30 | 2003-01-30 | 주식회사 하이닉스반도체 | Integration circuit with self-aligned silicided ESD protection transistors |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000019488A (en) | 2000-04-15 |
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