KR100336559B1 - Semiconductor device and fabricating method thereof - Google Patents
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Abstract
본 발명은 반도체장치의 제조방법에 관한 것으로서 특히, 모스 트랜지스터에 있어서 소스/드레인으로 사용되는 불순물 도핑영역을 게이트 인접부위에 깊은 졍션 깊이를 갖는 고농도 도핑영역을 형성하고 외측에 얕은 졍션 깊이를 갖는 저농도 도핑영역을 형성하여 눈사태 접합항복전압(avlanche junction breakdown voltage)을 낮추면서 드레인에서 게이트 모서리 까지의 저항을 증가시켜 그 사이의 거리에 대한 디자인룰상의 마진을 확보하도록 한 반도체장치 ESD 보호회로의 트랜지스터 및 그 제조방법에 관한 것이다. 본 발명은 제 1 도전형 반도체기판과, 반도체기판상의 소정부위에 위치하는 게이트절연막을 개재시킨 게이트와, 게이트와 게이트절연막을 절연시키는 측벽스페이서와, 측벽스페이서 양측 하단의 반도체기판에 형성된 제 2 도전형 고농도 도핑영역과, 제 2 도전형 고농도 도핑영역에 접하며 반도체기판에 형성된 제 2 도전형 저농도 도핑영역을 포함하여 이루어진다. 또한, 본 발명에 따른 반도체장치의 제조방법은 제 1 도전형 반도체기판의 소정부위에 게이트절연막을 개재시킨 게이트와 게이트 하단 모서리에 대응하는 반도체기판의 소정부위에 제 2 도전형 고농도 도핑영역을 형성하는 단계와, 제 2 도전형 고농도 도핑영역을 덮으며 게이트를 절연시키는 측벽스페이서를 게이트와 상기 게이트절연막의 측면에 형성하는 단계와, 제 2 도전형 고농도 도핑영역과 접하는 제 2 도전형 저농도 도핑영역을 반도체기판의 소정부위에 형성하는 단계를 포함하여 이루어진다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device. In particular, an impurity doped region, which is used as a source / drain in a MOS transistor, forms a high concentration doped region having a deep junction depth near a gate and a low concentration having a shallow junction depth outside. A transistor of a semiconductor device ESD protection circuit which forms a doped region to reduce the avalanche junction breakdown voltage and increases the resistance from the drain to the edge of the gate to secure a margin on the design rule for the distance therebetween; It relates to a manufacturing method. The present invention provides a semiconductor substrate comprising a first conductive semiconductor substrate, a gate interposed between a gate insulating film positioned at a predetermined portion on the semiconductor substrate, sidewall spacers that insulate the gate and the gate insulating film, and second conductive layers formed on the semiconductor substrates at both lower ends of the sidewall spacers. And a second conductivity type doped region in contact with the second conductivity type doped region and formed in the semiconductor substrate. In addition, in the method of manufacturing a semiconductor device according to the present invention, a second conductive high concentration doped region is formed in a predetermined portion of the gate and a lower portion of the semiconductor substrate corresponding to the gate lower edge by interposing a gate insulating film at a predetermined portion of the first conductive semiconductor substrate. Forming a sidewall spacer on the side of the gate and the gate insulating layer, the sidewall spacer covering the second conductivity type high concentration doped region and insulating the gate; and the second conductivity type low concentration doped region in contact with the second conductivity type high concentration doped region. Forming a predetermined portion of the semiconductor substrate.
Description
본 발명은 반도체장치의 제조방법에 관한 것으로서 특히, 모스 트랜지스터에 있어서 소스/드레인으로 사용되는 불순물 도핑영역을 게이트 인접부위에 깊은 졍션 깊이를 갖는 고농도 도핑영역을 형성하고 외측에 얕은 졍션 깊이를 갖는 저농도 도핑영역을 형성하여 눈사태 접합항복전압(avlanche junction breakdown voltage)을 낮추면서 드레인에서 게이트 모서리 까지의 저항을 증가시켜 그 사이의 거리에 대한 디자인룰상의 마진을 확보하도록 한 반도체장치 ESD 보호회로의 트랜지스터 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device. In particular, an impurity doped region, which is used as a source / drain in a MOS transistor, forms a high concentration doped region having a deep junction depth near a gate and a low concentration having a shallow junction depth outside. A transistor of a semiconductor device ESD protection circuit which forms a doped region to reduce the avalanche junction breakdown voltage and increases the resistance from the drain to the edge of the gate to secure a margin on the design rule for the distance therebetween; It relates to a manufacturing method.
반도체장치의 입출력단자는 ESD(electrostatic discharge) 등의 과도전압 인가시 얇은 게이트산화막으로 인한 항복전압(breakdown voltage)의 저하 등에 따라 소자들이 파괴되기 쉽다. 즉, 드레인영역이 저저항의 실리사이드층을 갖는다면 인가되는 전압이 고루 분산되지 않고 LDD(Lightly Doped Drain)영역에 집중되어 반도체소자가 파괴된다.The input / output terminals of the semiconductor device are susceptible to breakdown due to a drop in breakdown voltage due to a thin gate oxide film when transient voltage such as ESD (electrostatic discharge) is applied. That is, if the drain region has a low resistance silicide layer, the applied voltage is not evenly distributed and is concentrated in the LDD (Lightly Doped Drain) region to destroy the semiconductor device.
그러므로, 입출력단자에 소오스 및 드레인영역으로 이용되는 불순물영역의 저항을 크게하여 인가되는 전압을 고루 분산시켜 정전방전 파괴를 방지하는 ESD 보호 트랜지스터를 형성하였다.Therefore, an ESD protection transistor is formed to prevent electrostatic discharge breakdown by increasing the resistance of the impurity region used as the source and drain regions in the input / output terminals to evenly distribute the applied voltage.
입출력보호회로(input/output protection circuit)의 NMOS 트랜지스터에서 DCG(drain contact to gate) 간격은 ESD 보호회로의 성능에 큰 영향을 준다. 일반적으로 살리사이드를 형성하지 않는 소자제조공정에서 DCG 간격은 4 - 5 ㎛ 로 형성하므로서 DCG 간격에 ESD 펄스가 인가될 때 충분히 안정된 저항을 제공하여 전류가 한 곳에 밀집되지 않게 효과적으로 분산시킨다. 그러나 DCG 간격이 작아지게되면 충분한 저항을 제공할 수 없게 된다.In the NMOS transistors of input / output protection circuits, the drain contact to gate (DCG) spacing greatly affects the performance of the ESD protection circuit. In general, in the device manufacturing process that does not form salicide, the DCG interval is formed to be 4-5 μm, thereby providing a sufficiently stable resistance when an ESD pulse is applied to the DCG interval, thereby effectively dispersing the current in one place. However, if the DCG gap becomes smaller, it will not be able to provide sufficient resistance.
도 1a 내지 도 1d는 종래 기술에 따른 반도체장치 ESD 보호회로의 트랜지스터 제조공정 단면도이다.1A to 1D are cross-sectional views of a transistor manufacturing process of a semiconductor device ESD protection circuit according to the prior art.
도 1a를 참조하면, 제 1 도전형인 p형 웰(11)이 형성된 반도체기판인 실리콘기판(10) 상에 게이트절연막 형성용 산화막을 열산화(thermal oxidation)로 형성한다.Referring to FIG. 1A, an oxide film for forming a gate insulating film is formed by thermal oxidation on a silicon substrate 10, which is a semiconductor substrate on which a p-type well 11 of a first conductivity type is formed.
산화막 상에 게이트를 형성하기 위한 도핑된 폴리실리콘 등의 도전층을 화학기상증착법으로 증착하여 형성한다.A conductive layer, such as doped polysilicon, for forming a gate on the oxide film is deposited by chemical vapor deposition.
그리고, 도전층 상에 감광막을 도포한 다음 노광 및 현상으로 감광막패턴(도시안함)을 형성하고, 이로부터 보호되지 않는 부위의 도전층과 산화막을 건식식각으로 차례로 제거하여 잔류한 도전층과 산화막으로 이루어진 게이트(13) 및 그 저면부에 게이트절연막(12)을 각각 형성한 후, 감광막패턴을 제거한다.Then, a photosensitive film is coated on the conductive layer, and then a photosensitive film pattern (not shown) is formed by exposure and development, and the conductive layer and the oxide film of the unprotected portion are sequentially removed by dry etching to the remaining conductive layer and the oxide film. After the gate insulating film 12 is formed on the gate 13 and the bottom thereof, the photoresist pattern is removed.
도 1b를 참조하면, 저농도 도핑영역을 형성하기 위하여 게이트(13)를 마스크로 이용하는 불순물 이온주입을 상기 구조가 형성된 기판(10) 전면에 실시한다. 이때, 이온주입되는 불순물의 도전형은 p형 웰(11)에 n형 소자가 형성되므로 P 또는 As 등의 n형 이온들로 실시하여 저농도 이온매몰층(14)(이후 저농도 도핑영역이라 함)을 형성하며, 이러한 이온매몰층은 이후 열공정 등을 통하여 저농도 도핑영역(14)을 형성한다.Referring to FIG. 1B, impurity ion implantation using the gate 13 as a mask is performed on the entire surface of the substrate 10 having the structure to form a lightly doped region. At this time, since the n-type element is formed in the p-type well 11, the ion-implanted impurity conducts n-type ions such as P or As so as to form a low concentration ion buried layer 14 (hereinafter referred to as a low concentration doped region). The ion buried layer then forms a low concentration doped region 14 through a thermal process or the like.
도 1c를 참조하면, 저농도 도핑영역(14)이 형성된 반도체기판(10) 상에 게이트 측벽스페이서를 형성하기 위하여 질화막 또는 산화막으로 절연막을 화학기상증착법으로 형성한다. 그리고, 증착된 절연막에 비등방성식각으로 에치백(etch back)을 실시하여 게이트(13) 및 게이트절연막(12) 측면에 잔류한 절연막으로 이루어진 측벽스페이서(15)를 형성한다. 이때, 기판(10) 표면 내지는 제 1 도전형 웰(16)의 표면을 식각정지층으로 이용한다.Referring to FIG. 1C, in order to form gate sidewall spacers on the semiconductor substrate 10 on which the lightly doped region 14 is formed, an insulating film is formed by a chemical vapor deposition method using a nitride film or an oxide film. The sidewall spacer 15 made of an insulating film remaining on the side of the gate 13 and the gate insulating film 12 is formed by etching back the deposited insulating film by anisotropic etching. At this time, the surface of the substrate 10 or the surface of the first conductivity type well 16 is used as an etch stop layer.
도 1d를 참조하면, 고농도 도핑영역을 형성하기 위하여 게이트(13) 및 측벽스페이서(15)를 마스크로 이용하는 불순물 이온주입을 상기 구조가 형성된 기판(10) 전면에 실시한다. 이때, 이온주입되는 불순물의 도전형은 p형 웰(11)에 n형 소자가 형성되므로 P 또는 As 등의 n형 이온들로 실시하여 고농도 이온매몰층(16)(이후 고농도 도핑영역이라 함)을 형성하며, 이러한 이온매몰층은 이후 열공정 등을 통하여 고농도 도핑영역(16)을 형성한다.Referring to FIG. 1D, impurity ion implantation using the gate 13 and the sidewall spacer 15 as a mask is performed on the entire surface of the substrate 10 having the structure to form a highly doped region. At this time, since the n-type element is formed in the p-type well 11, the ion-implanted impurity conducts n-type ions such as P or As to form a high concentration ion buried layer 16 (hereinafter referred to as a high concentration doped region). The ion buried layer then forms a highly doped region 16 through a thermal process or the like.
이와 같이 형성된 트랜지스터의 드레인에 해당하는 고농도 도핑영역(16)에는 이후 ESD 보호회로의 입출력패드에 연결되어 고전압이 인가되는 부위이다.The high concentration doped region 16 corresponding to the drain of the transistor formed as described above is a portion that is connected to the input / output pad of the ESD protection circuit to which a high voltage is applied.
반도체장치의 ESD 보호회로의 NMOS 트랜지스터에서 DCG(drain contact to gate space)는 정전방전회로(electrostatic discharge circuit) 설계시의 디자인 룰(design rule)에 커다란 영향을 끼친다. 일반적으로 살리사이드를 형성하지 아니하는 경우에는 DCG 공간을 4 - 5 ㎛ 정도로 설계하므로서 DCG 공간에 ESD 펄스가 인가될 때 충분히 안정된 저항을 제공하여 전류가 한 곳에 밀집되지 아니하므로서 효과적으로 전류를 분산시키고 있다. 이때 DCG 거리가 작아질 경우 충분한 저항이 제공되지 아니한다.In the NMOS transistor of the ESD protection circuit of the semiconductor device, the drain contact to gate space (DCG) has a great influence on the design rule when designing an electrostatic discharge circuit. In general, when the salicide is not formed, the DCG space is designed to be about 4 to 5 μm, thereby providing a sufficiently stable resistance when an ESD pulse is applied to the DCG space, thereby effectively distributing the current because the current is not concentrated in one place. . In this case, when the DCG distance becomes small, sufficient resistance is not provided.
입출력보호회로의 동작을 살펴보면, ESD 펄스가 입력핀(도시안함)을 통하여 드레인(16)에 인가되면 기생 바이폴라 트랜지스터가 턴온(turn on)되어 ESD 펄스를 분산시켜준다.Referring to the operation of the input / output protection circuit, when the ESD pulse is applied to the drain 16 through the input pin (not shown), the parasitic bipolar transistor is turned on to distribute the ESD pulse.
일반적으로 ESD에 대하여 DCG 간격이 매우 큰 영향을 끼친다.In general, DCG spacing has a very significant effect on ESD.
이러한 이에스디 보호회로의 동작을 살펴보면 다음과 같다.The operation of the ESD protection circuit is as follows.
드레인(16)으로 ESD가 인가되면 눈사태접합 항복(avalanche junction breakdown)에 의한 전자-정공으로 이루어진 한 쌍의 캐리어가 다수 발생하고, 이중 정공(hole)에 의하여 기판 즉 벌크(bulk)의 포텐샬(potential)이 증가하게 된다.When ESD is applied to the drain 16, a plurality of pairs of carriers consisting of electron-holes due to avalanche junction breakdown are generated, and the potential of the substrate, or bulk, is due to the double holes. ) Will increase.
벌크의 포텐샬 증가로 드레인/벌크/소스가 npn형의 바이폴라 동작을 하여 ESD 전류를 방전시킨다.The bulk potential increase causes the drain / bulk / source to perform npn-type bipolar operation to discharge the ESD current.
상술한 바와 같이 종래의 반도체장치 및 그 제조방법에 따른 ESD 보호 소자에서는 플러스 전압의 이에스디 차지가 인가되면 n+ / p웰 졍션의 항복전압의 발생으로 이에스디 보호회로가 동작을 개시하므로 n+ / p웰 졍션의 파괴현상이 발생하기 쉽고 VCC/VSS가 각각 인가된 후 입력단에 + / - 서지(surge)전압이 인가되면 npn 바이폴라 트렌지스터 작동에 의한 급격한 전류가 p웰 / n웰 의 전압을 상승 / 하강시켜 래치-엎(latch-up) 현상을 유발하기 쉬운 문제점이 있다.As described above, in the ESD protection device according to the conventional semiconductor device and the manufacturing method thereof, when the ESD voltage of the positive voltage is applied, the ESD protection circuit starts operation due to the breakdown voltage of the n + / p well junction, and thus n + / p. When the well junction is easily broken and VCC / VSS is applied, and + /-surge voltage is applied to the input terminal, the sudden current caused by npn bipolar transistor operation raises / falls the voltage of p well / n well. There is a problem that it is easy to cause a latch-up phenomenon.
또한, 드레인에서 게이트 모서리까지의 거리를 증가시켜 저항을 증가시키는 방법은 한계가 있고 디자인 룰에 있어서도 불리한 문제점이 있다.In addition, the method of increasing the resistance by increasing the distance from the drain to the edge of the gate is limited and disadvantageous in design rules.
따라서, 본 발명의 목적은 ESD 보호회로의 모스 트랜지스터에 있어서 드레인 콘택 부위와 게이트 사이의 불순물확산영역에서 저항을 증가시키기 위하여 소스/드레인으로 사용되는 불순물 도핑영역을 게이트 인접부위에 깊은 졍션 깊이를 갖는 고농도 도핑영역을 형성하고 외측에 얕은 졍션 깊이를 갖는 저농도 도핑영역을 형성하여 눈사태 접합항복전압(avalanche junction breakdown voltage)을 낮추면서 드레인에서 게이트 모서리 까지의 저항을 증가시켜 그 사이의 거리에 대한 디자인룰상의 마진을 확보하도록 한 반도체장치 ESD 보호회로의 트랜지스터 및 그 제조방법을 제공하는데 있다.Accordingly, an object of the present invention is to provide a dopant doping region, which is used as a source / drain, to increase resistance in an impurity diffusion region between a drain contact portion and a gate in a MOS transistor of an ESD protection circuit having a deep junction depth near a gate portion. Design a high concentration doping region and a low concentration doping region with a shallow junction depth on the outside to reduce the avalanche junction breakdown voltage and increase the resistance from the drain to the edge of the gate to increase the resistance between them. The present invention provides a transistor of a semiconductor device ESD protection circuit and a method of manufacturing the same to ensure a margin of a phase.
상기 목적들을 달성하기 위한 본 발명에 따른 반도체장치는 제 1 도전형 반도체기판과, 반도체기판상의 소정부위에 위치하는 게이트절연막을 개재시킨 게이트와, 게이트와 게이트절연막을 절연시키는 측벽스페이서와, 측벽스페이서 양측 하단의 반도체기판에 형성된 제 2 도전형 고농도 도핑영역과, 제 2 도전형 고농도 도핑영역에 접하며 반도체기판에 형성된 제 2 도전형 저농도 도핑영역을 포함하여 이루어진다.A semiconductor device according to the present invention for achieving the above objects comprises a first conductive semiconductor substrate, a gate interposed between the gate insulating film located at a predetermined portion on the semiconductor substrate, sidewall spacers for insulating the gate and the gate insulating film, sidewall spacers And a second conductive high concentration doped region formed in the semiconductor substrate at lower ends of the two sides, and a second conductive low concentration doped region formed in the semiconductor substrate in contact with the second conductive high concentration doped region.
또한 본 발명에 따른 반도체장치의 제조방법은 제 1 도전형 반도체기판의 소정부위에 게이트절연막을 개재시킨 게이트와 게이트 하단 모서리에 대응하는 반도체기판의 소정부위에 제 2 도전형 고농도 도핑영역을 형성하는 단계와, 제 2 도전형 고농도 도핑영역을 덮으며 게이트를 절연시키는 측벽스페이서를 게이트와 상기 게이트절연막의 측면에 형성하는 단계와, 제 2 도전형 고농도 도핑영역과 접하는 제 2 도전형 저농도 도핑영역을 반도체기판의 소정부위에 형성하는 단계를 포함하여 이루어진다.In addition, in the method of manufacturing a semiconductor device according to the present invention, a second conductive high concentration doped region is formed in a predetermined portion of a gate and a lower portion of a semiconductor substrate corresponding to a gate lower edge by interposing a gate insulating film in a predetermined portion of the first conductive semiconductor substrate. Forming a sidewall spacer on the side of the gate and the gate insulating film covering the second conductive high concentration doped region and insulating the gate; and forming a second conductive low concentration doped region in contact with the second conductive high concentration doped region. And forming a predetermined portion of the semiconductor substrate.
또한, 본 발명에 따른 반도체장치의 제조방법은 제 1 도전형 반도체기판상에 절연막과 도전층을 차례로 형성하는 단계와, 절연막의 소정부위가 노출되도록 도전층의 소정부위를 제거하여 잔류한 도전층으로 게이트와 게이트를 포함하며 제 2 도전형 고농도 도핑영역을 정의하는 이온주입 마스크를 형성하는 단계와, 이온주입 마스크를 이용한 이온주입을 상기 제 2 도전형 불순물 이온들을 사용하여 실시하여 노출된 절연막 하부의 반도체기판에 제 2 고농도 도핑영역을 형성하는 단계와, 게이트를 제외한 이온주입 마스크를 제거하는 단계와, 게이트로 보호되지 않는 절연막을 제거하여 게이트절연막을 형성하는 단계를 더 포함하여 이루어진다.In addition, the method of manufacturing a semiconductor device according to the present invention includes the steps of sequentially forming an insulating film and a conductive layer on a first conductive semiconductor substrate, and removing a predetermined portion of the conductive layer so that a predetermined portion of the insulating film is exposed. Forming an ion implantation mask including a gate and a gate and defining a second conductivity type doped region; and performing ion implantation using an ion implantation mask using the second conductivity type impurity ions. Forming a second heavily doped region on the semiconductor substrate, removing an ion implantation mask except for the gate, and removing the insulating film not protected by the gate to form a gate insulating film.
도 1a 내지 도 1d는 종래 기술에 따른 반도체장치 ESD 보호회로의 트랜지스터 제조공정 단면도1A to 1D are cross-sectional views of a transistor manufacturing process of a semiconductor device ESD protection circuit according to the prior art.
도 2a 내지 도2e는 본 발명에 따른 반도체장치 ESD 보호회로의 트랜지스터 제조공정 단면도2A to 2E are cross-sectional views of a transistor manufacturing process of a semiconductor device ESD protection circuit according to the present invention.
도 3은 본 발명에 따라 제조된 반도체장치 ESD 보호회로의 트랜지스터 단면도3 is a cross-sectional view of a transistor of a semiconductor device ESD protection circuit manufactured in accordance with the present invention.
본 발명은 게이트 측벽스페이서 하단의 기판부위의 드레인영역을 고농도 도핑영역을 형성하고 측벽스페이서가 위치하지 않는 드레인영역을 저농도 도핑영역으로 형성한 트랜지스터의 구조와 그 제조방법을 제공하여 ESD 보호회로에 적합하도록 구성하며, 이때, 제조공정은 다음과 같다.The present invention is suitable for ESD protection circuits by providing a structure of a transistor in which a high concentration doped region is formed in the drain region of the substrate portion below the gate sidewall spacer, and a low concentration doped region in which the drain region in which the sidewall spacer is not located is formed. In this case, the manufacturing process is as follows.
제 1 도전형 웰이 형성된 실리콘기판에 게이트절연막을 개재시킨 게이트전극과 마스크를 동일 도전층을 패터닝하여 형성한 다음, 이들을 이온주입 마스크로 이용하여 게이트 모서리 하단 부위의 웰에만 제 2 도전형 고농도 도핑영역을 형성한 후 , 마스크를 제거하고 게이트 측벽스페이서를 형성하고, 나머지 노출된 웰영역에 저농도 도핑영역을 형성한다.A gate electrode and a mask having a gate insulating film interposed therebetween are formed on a silicon substrate on which the first conductive well is formed, and then the same conductive layer is patterned. After forming the region, the mask is removed, a gate sidewall spacer is formed, and a lightly doped region is formed in the remaining exposed well region.
MOS 트랜지스터의 게이트전극은 얇은 산화막을 절연체로하여 소자의 다른 부분과 하나의 캐패시터를 구성하게 된다. 이 캐패시터의 양단에 걸린 전압이 일정 값을 넘어서게 되면 절연막에는 과도한 크기의 전장이 형성되게 되고 비가역적인 파괴현상이 일어나게 된다. 모스 트랜지스터에서 산화막이 견딜 수 있는 최대 전계의 크기는 6 MV/cm 이고 이를 50 nm정도의 두께를 갖는 구조로 환산하면 30 V 정도가 된다. 이 정도 크기의 전압은 회로주변에서 발생하는 미세한 양의 정전기에 의해서도 매우 쉽게 형성될 수 있다.The gate electrode of the MOS transistor has a thin oxide film as an insulator and forms one capacitor with the other part of the device. If the voltage across the capacitor exceeds a certain value, an excessively large electric field is formed in the insulating film, and irreversible breakage occurs. The maximum electric field that an oxide film can withstand in a MOS transistor is 6 MV / cm, which is about 30 V when converted into a structure having a thickness of about 50 nm. Voltages of this magnitude can be very easily formed by minute amounts of static electricity generated around the circuit.
트랜지스터를 파괴할 수 있는 전하의 양은 앞의 수치에서 본 바와 같이 매우 작은 값이므로 모스회로에서는 입구단자에 걸리는 전압을 일정범위 내로 유지하기 위한 목적과 또한 정전파괴현상이 일어나지 아니하도록 보호회로가 필요하게 된다.Since the amount of charge that can destroy the transistor is very small as seen in the previous figures, the MOS circuit requires a protection circuit to maintain the voltage across the inlet terminal within a certain range and to prevent electrostatic breakdown. do.
정전현상이 매우 짧은 시간동안 계속되며 그 전압값이 매우 높으면 회로에 흐르는 전류밀도의 피크값 역시 높아지게 된다. 이때 ESD로 부터 내부회로로 연결되는 배선통로에 저항을 확산영역으로 형성하고 이 저항이 금속과 확산영역의 접점을 통하여 패드에 연결되어 있으면 이 접점에서 과다한 열이 발생하게 되고 금속인 알루미늄과 실리콘 사이에 합금현상이 일어나 pn 접합이 상하게 되고 단락이 일어나게 된다. 또한 전류밀도가 아주 높게 되면 전자이동현상(electromigration)이 발생하게 된다.The outage lasts for a very short time, and if the voltage is very high, the peak value of the current density flowing through the circuit is also high. At this time, if a resistance is formed as a diffusion region in the wiring path connected from the ESD circuit to the internal circuit, and this resistance is connected to the pad through the contact between the metal and the diffusion region, excessive heat is generated at this contact, and the metal between aluminum and silicon An alloying phenomenon occurs at the pn junction, resulting in damage to the pn junction. In addition, when the current density is very high, electromigration occurs.
입출력보호회로(input/output protection circuit)의 NMOS 트랜지스터에서 DCG(drain contact to gate) 간격은 ESD 보호회로의 성능에 큰 영향을 준다.In the NMOS transistors of input / output protection circuits, the drain contact to gate (DCG) spacing greatly affects the performance of the ESD protection circuit.
따라서, 본 발명에서는 DCG 간격을 확보하고 고농도 도핑영역 보다 저농도 도핑영역의 길이를 길게 형성하여 DCG 간격에 ESD 펄스가 인가될 때 충분히 안정된 저항을 제공하여 전류가 한 곳에 밀집되지 않게 효과적으로 분산시킨다.Therefore, in the present invention, the DCG interval is secured and the length of the lightly doped region is longer than that of the heavily doped region to provide a sufficiently stable resistance when an ESD pulse is applied to the DCG interval, thereby effectively distributing the current in one place.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도2e는 본 발명에 따른 반도체장치 ESD 보호회로의 트랜지스터 제조공정 단면도이다.2A to 2E are cross-sectional views of a transistor manufacturing process of a semiconductor device ESD protection circuit according to the present invention.
도 2a를 참조하면, 포토레지스트를 반도체기판인 실리콘기판(20)의 전면에 도포한 후 사진공정을 실시하여 p 웰 형성부위를 제외한 나머지 부위에 포토레지스트 패턴(도시 안됨)을 형성한 다음 이 포토레지스트 패턴을 이온주입 마스크로 이용한 저농도 이온주입을 p 형 불순물을 사용하여 실시하여 p 형 불순물 매립층을 형성한 후 이 포토레지스트 패턴을 제거한다.Referring to FIG. 2A, a photoresist is applied to the entire surface of the silicon substrate 20, which is a semiconductor substrate, followed by a photographic process to form a photoresist pattern (not shown) on the remaining portions except for the p well forming portion. Low concentration ion implantation using a resist pattern as an ion implantation mask is performed using p-type impurities to form a p-type impurity buried layer and then the photoresist pattern is removed.
그리고, 도시되지는 않았지만, 다시 n 웰 형성을 위한 포토레지스트패턴을 기판위에 형성한 다음 이를 마스크로 이용한 저농도 이온주입을 실시하여 n 형 불순물 매립층(도시안함)을 형성한 후 그 포토레지스트 패턴을 제거한다.Although not shown, a photoresist pattern for forming an n well is formed on the substrate, and then a low concentration ion implantation using the mask is used to form an n-type impurity buried layer (not shown), and then the photoresist pattern is removed. do.
그 다음 매립된 불순물 이온을 충분히 확산시키기 위한 어닐링을 실시하여 p 웰(21)과 n 웰(도시안함)을 형성한 후, 형성될 트랜지스터의 문턱전압을 조절하기 위한 이온주입을 각각 p 웰(21) 및 n 웰에 실시한다.Then, annealing is performed to sufficiently diffuse the buried impurity ions to form the p well 21 and the n well (not shown), and then ion implants for controlling the threshold voltage of the transistor to be formed are respectively applied to the p well 21. ) And n wells.
그리고, p웰(21)을 포함하는 노출된 기판(20)의 표면을 열산화(thermal oxidation)시켜 게이트절연막(22)용 산화막(22)을 형성한 후, 산화막(22) 위에 도전층을 불순물이 도핑된 폴리실리콘 등을 화학기상증착법 등으로 증착하여 형성한다.Then, the surface of the exposed substrate 20 including the p well 21 is thermally oxidized to form the oxide film 22 for the gate insulating film 22, and then the conductive layer is impurity on the oxide film 22. The doped polysilicon or the like is deposited by chemical vapor deposition or the like.
도전층상에 감광막을 도포한 다음 게이트 및 고농도 도핑영역 형성용 마스크를 이용한 노광 및 현상을 실시하여 게이트영역을 정의하는 동시에 게이트영역에 접하며 고농도 도핑영역을 정의하는 감광막패턴을 형성한다. 즉, 감광막패턴에 의하여 노출되는 도전층 부위는 고농도 도핑영역이 형성될 부위로서 이 부위에 의하여 게이트영역이 동시에 정의된다.The photosensitive film is coated on the conductive layer, followed by exposure and development using a gate and a mask for forming a high concentration doped region to form a photoresist pattern defining a gate region and contacting the gate region and defining a high concentration doped region. That is, the conductive layer portion exposed by the photoresist pattern is a portion where the highly doped region is to be formed, and the gate region is simultaneously defined by the portion.
그리고, 감광막패턴을 식각마스크로 이용하는 비등방성식각을 노출된 도전층에 실시하여 고농도 도핑영역이 될 p웰(21)의 상부에 위치한 게이트절연막(22) 부위를 노출시킨 후 , 감광막패턴을 산소 애슁(O2ashing) 등으로 제거한다.Then, anisotropic etching using the photoresist pattern as an etch mask is performed on the exposed conductive layer to expose the gate insulating layer 22 located on the upper portion of the p well 21 to be a high concentration doping region. Remove it with (O 2 ashing).
따라서, 잔류한 도전층(230,231)은 식각으로 형성된 트렌치(H)에 의하여 게이트(231)와 함께 고농도 도핑영역 형성용 이온주입 마스크(230)로 이용된다.Therefore, the remaining conductive layers 230 and 231 are used as the ion implantation mask 230 for forming a highly doped region together with the gate 231 by the trench H formed by etching.
도 2b를 참조하면, 잔류한 도전층(230,231)을 이온주입 마스크로 이용한 이온주입을 P 또는 As 등의 n형 이온을 불순물로 사용하여 노출된 게이트절연막(22)을 통하여 기판의 p웰(21)에 고농도 이온매몰층을 형성하여 고농도 도핑영역(24)을 형성한다. 즉, 종래의 LDD(lightly doped drain) 구조를 갖는 트랜지스터가 게이트 모서리 하단부에 저농도 도핑영역을 갖는 것과 달리, 본 발명에 따른 게이트(231)에는 고농도 도핑영역(24)이 위치하게 된다. 이때, 고농도 도핑영역(24)은 고농도 이온매몰층을 이후 열공정 등의 확산공정을 통하여 형성된다.Referring to FIG. 2B, the p wells 21 of the substrate are exposed through the gate insulating film 22 exposed by using ion implantation using the remaining conductive layers 230 and 231 as ion implantation masks as n impurities such as P or As. ), A high concentration doping region 24 is formed by forming a high concentration ion buried layer. That is, unlike the conventional transistor having a lightly doped drain (LDD) structure having a low concentration doped region at the bottom edge of the gate, the high concentration doped region 24 is positioned in the gate 231 according to the present invention. In this case, the highly doped region 24 is formed through a diffusion process such as a thermal process after the high concentration ion buried layer.
도 2c를 참조하면, 잔류한 도전층(230,231) 및 산화막에서 게이트(231)와 게이트절연막(220)을 제외한 부위를 선택적 식각으로 제거한다. 따라서, 기판의 p웰(21)에는 게이트절연막(220)을 개재시킨 게이트(231)와 게이트절연막(220) 하단부에 위치하는 고농도 도핑영역(24)이 형성된다. 이때, 고농도 도핑영역(24)은 가파른 졍션(abrupt junction) 형태로 형성되어 눈사태접합항복전압(avalanche junction breakdown voltage)을 낮추어 ESD 보호회로의 보호특성을 개선하게 된다.Referring to FIG. 2C, portions of the remaining conductive layers 230 and 231 and the oxide except for the gate 231 and the gate insulating layer 220 are removed by selective etching. Therefore, the gate 231 having the gate insulating film 220 interposed therebetween and the highly doped region 24 positioned at the lower end of the gate insulating film 220 are formed in the p well 21 of the substrate. At this time, the high concentration doped region 24 is formed in a steep junction (abrupt junction) form to lower the avalanche junction breakdown voltage (improved) to improve the protection characteristics of the ESD protection circuit.
도 2d를 참조하면, 게이트(231)와 p웰(24)를 포함하는 기판의 표면에 질화막 또는 산화막을 화학기상증착으로 증착하여 절연막을 형성한다. 이때, 증착되는 절연막의 두께는 형성된 고농도 도핑영역(24)의 폭 정도를 갖도록 한다.Referring to FIG. 2D, an insulating film is formed by depositing a nitride film or an oxide film by chemical vapor deposition on the surface of the substrate including the gate 231 and the p well 24. At this time, the thickness of the insulating film to be deposited is to have the width of the high concentration doped region 24 formed.
그리고, 절연막에 에치백 공정을 실시하여 게이트(231)와 게이트절연막(220) 측면에 잔류한 절연막으로 이루어진 게이트 측벽스페이서(sidewall spacer,25)를 형성한다.An etch back process is performed on the insulating film to form a gate sidewall spacer 25 made of the insulating film remaining on the side of the gate 231 and the gate insulating film 220.
도 2e를 참조하면, 게이트(231)와 게이트 측벽스페이서(25)를 이온주입 마스크로 이용하는 이온주입을 n형 불순물인 P 또는 As 등을 사용하여 노출된 기판의 표면에실시하여 저농도 이온매몰층을 형성한 후 이를 확산시켜 저농도 도핑영역(26)을 형성한다. 따라서, 게이트에서 드레인 끝단에 해당하는 거리에 있어서, 저농도 도핑영역(26)이 차지하는 비율이 고농도 도핑영역(24)이 차지하는 거리 보다 높아 전체적인 저항증가를 가져온다.Referring to FIG. 2E, a low concentration ion buried layer is formed by performing ion implantation using the gate 231 and the gate sidewall spacer 25 as an ion implantation mask on the surface of an exposed substrate using P or As, which is an n-type impurity. After forming, it is diffused to form a low concentration doped region 26. Therefore, in the distance corresponding to the drain end from the gate, the ratio of the low concentration doped region 26 is higher than the distance of the high concentration doped region 24, resulting in an overall increase in resistance.
도 3은 본 발명에 따라 제조된 반도체장치 ESD 보호회로의 트랜지스터 단면도이다.3 is a cross-sectional view of a transistor of a semiconductor device ESD protection circuit manufactured in accordance with the present invention.
도 3을 참조하면, 반도체기판인 실리콘기판(20)의 소정부위에 p형 웰(21)이 형성되어 있고, 이러한 p형 웰(21) 상에는 게이트절연막(220)을 개재시킨 게이트(231)가 형성되어 있다.Referring to FIG. 3, a p-type well 21 is formed in a predetermined portion of a silicon substrate 20, which is a semiconductor substrate, and a gate 231 having a gate insulating film 220 interposed thereon is formed on the p-type well 21. Formed.
게이트(231)와 게이트절연막(220) 측면에는 산화막 또는 질화막 등의 절연물질로 이루어진 게이트 측벽스페이서(25)가 게이트를 측면에서 절연시키고 있으며, 측벽스페이서(25) 하부의 p웰(21)에는 n형 불순물이 고농도로 도핑된 고농도 도핑영역(24)이 위치하고, 고농도 도핑영역(24)과 측방향으로 접하는 p웰(21)에는 동일한 불순물로 도핑된 저농도 도핑영역(26)이 접합을 이루고 있다.A gate sidewall spacer 25 made of an insulating material such as an oxide film or a nitride film is insulated from the side of the gate 231 and the gate insulating layer 220, and n is formed in the p well 21 under the sidewall spacer 25. A high concentration doped region 24 doped with a high concentration of dopant impurities is located, and a low concentration doped region 26 doped with the same impurity is joined to the p well 21 which is laterally contacted with the high concentration doped region 24.
이때, 각각의 도핑영역(24,26)은 고농도 도핑영역(24) 보다 저농도 도핑영역(26)의 길이가 길기 때문에 동일한 디자인 룰상의 디멘션(dimension)을 갖는 종래의 드레인 영역에서 보다 더 높은 저항을 갖게된다.At this time, since each of the doped regions 24 and 26 has a longer length of the lightly doped region 26 than the heavily doped region 24, the doped regions 24 and 26 have a higher resistance than the conventional drain regions having dimensions on the same design rule. Will have
또한, 게이트 하단부에 게이트에 인접하여 형성된 고농도 도핑영역(24)의 깊이가 깊고, 고농도 도핑영역(24)에 연결된 저농도 도핑영역(26)의 깊이는 상대적으로 얕게 형성되었으므로 눈사태 접합항복전압(avalanche junction breakdown voltage)을 낮추어 ESD 보호특성을 개선시킨다.In addition, since the depth of the highly doped region 24 formed at the lower end of the gate adjacent to the gate is deep and the depth of the lightly doped region 26 connected to the heavily doped region 24 is relatively shallow, the avalanche junction breakdown voltage Lower breakdown voltage improves ESD protection.
이렇게 완성된 ESD 보호회로의 NMOS 트랜지스터의 동작은 다음과 같다.The operation of the NMOS transistor of the ESD protection circuit thus completed is as follows.
저농도 도핑영역(26)에 정전방전(ESD) 펄스가 인가되면, 그 펄스는 DCG 즉 드레인 콘택부위에서 게이트(231) 까지의 공간, 다시 말하면 저농도로 도핑되어 저항이 증가된 영역을 거치며, 기생 바이폴라 트랜지스터(NPN bipolar transistor)를 턴온(turn on)시켜 ESD 펄스를 그라운드된 다른 저농도 도핑영역(26) 쪽으로 빠지게 된다. 이때 DCG 부위가 대부분 저농도로 도핑되어 안정된 저항을 제공하므로 ESD 보호회로의 성능을 향상시킨다.When an electrostatic discharge (ESD) pulse is applied to the lightly doped region 26, the pulse passes through the space from the drain contact region to the gate 231, that is, the lightly doped region, where the resistance is increased, and the parasitic bipolar The transistor (NPN bipolar transistor) is turned on to cause the ESD pulse to fall towards the other low concentration doped region 26 grounded. At this time, most of the DCG part is doped at low concentration to provide stable resistance, which improves the performance of the ESD protection circuit.
따라서, 본 발명에서는 드레인 졍션의 모서리가 급격히 경사진 프로필을 갖는 졍션으로 형성되므로 사태접합 항복전압을 낮추어 ESD 보호특성을 개선하며, 또한 드레인에서 게이트 모서리까지의 DCG 공간에 안정된 저항을 구현하여 ESD 회로의 성능을 향상시킬 수 있으며, 따라서, 디자인 룰에 따른 ESD 회로의 DCG 디멘션을 더욱 작게 형성할 수 있으므로 입출력 보호회로의 크기를 감소시킬 수 있는 장점이 있다.Therefore, in the present invention, the edge of the drain section is formed as a section having a sharply inclined profile, thereby reducing the breakdown junction breakdown voltage to improve the ESD protection characteristics, and also by implementing a stable resistance in the DCG space from the drain to the gate edge, the ESD circuit. It is possible to improve the performance of, and thus, the DCG dimension of the ESD circuit according to the design rule can be formed smaller, there is an advantage that can reduce the size of the input and output protection circuit.
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5293057A (en) * | 1992-08-14 | 1994-03-08 | Micron Technology, Inc. | Electrostatic discharge protection circuit for semiconductor device |
| JPH07142726A (en) * | 1993-11-19 | 1995-06-02 | Oki Electric Ind Co Ltd | Manufacture of field effect transistor |
| US5777368A (en) * | 1996-05-13 | 1998-07-07 | Winbond Electronics Corp. | Electrostatic discharge protection device and its method of fabrication |
| US5858848A (en) * | 1997-10-24 | 1999-01-12 | Advanced Micro Devices, Inc. | Semiconductor fabrication employing self-aligned sidewall spacers laterally adjacent to a transistor gate |
-
1999
- 1999-10-05 KR KR1019990042811A patent/KR100336559B1/en not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5293057A (en) * | 1992-08-14 | 1994-03-08 | Micron Technology, Inc. | Electrostatic discharge protection circuit for semiconductor device |
| JPH07142726A (en) * | 1993-11-19 | 1995-06-02 | Oki Electric Ind Co Ltd | Manufacture of field effect transistor |
| US5777368A (en) * | 1996-05-13 | 1998-07-07 | Winbond Electronics Corp. | Electrostatic discharge protection device and its method of fabrication |
| US5858848A (en) * | 1997-10-24 | 1999-01-12 | Advanced Micro Devices, Inc. | Semiconductor fabrication employing self-aligned sidewall spacers laterally adjacent to a transistor gate |
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| E902 | Notification of reason for refusal | ||
| N231 | Notification of change of applicant | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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Payment date: 20110429 Year of fee payment: 10 |
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| LAPS | Lapse due to unpaid annual fee |