KR100369863B1 - Transistor in ESD protection circuit and method for manufacturing the same - Google Patents
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Abstract
본 발명은 이에스디(Electro Static Discharge : ESD) 보호 회로의 트랜지스터 및 그의 제조 방법에 관한 것으로, 특히 국부적 에피택셜층 성장 공정을 사용하여 요철 형태의 드레인 영역을 형성하므로서, 공정 횟수를 줄이고, 드레인 영역 전체의 실리사이드 형성을 방지하고 ESD 보호 회로에서 요하는 드레인 저항을 확보하며 드레인 영역의 면적의 증가로 인하여 열방출을 증가시켜 ESD 특성을 향상시키는 기술이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a transistor of an Electro Static Discharge (ESD) protection circuit and a method of manufacturing the same, and in particular, by forming a concave-convex drain region using a local epitaxial layer growth process, the number of processes is reduced, and the drain region This technology prevents the formation of silicides overall, secures drain resistance required by ESD protection circuits, and improves ESD characteristics by increasing heat dissipation due to an increase in the area of the drain region.
Description
본 발명은 이에스디(Electro Static Discharge : ESD) 보호 회로의 트랜지스터 및 그의 제조 방법에 관한 것으로, 특히 국부적 에피택셜(Epitaxial) 층 성장 공정으로 요철(凹凸) 형상을 갖는 드레인 영역을 형성하여 ESD 보호 회로의 전기적 특성을 향상시키는 ESD 보호 회로의 트랜지스터 및 그의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a transistor of an Electro Static Discharge (ESD) protection circuit and a method of manufacturing the same. In particular, an ESD protection circuit is formed by forming a drain region having an uneven shape by a local epitaxial layer growth process. The present invention relates to a transistor of an ESD protection circuit and a method of manufacturing the same.
도 1은 일반적인 ESD 보호 회로를 나타낸 블록도이고, 도 2는 일반적인 ESD의 파괴 전압을 나타낸 도면이다.1 is a block diagram illustrating a general ESD protection circuit, and FIG. 2 is a diagram illustrating a breakdown voltage of a general ESD.
일반적으로 반도체 장치에 있어서, ESD 보호 회로는 약 200 ~ 2000 V의 정전기 등으로부터 내부회로가 파괴되는 것을 막기 위한 보호 회로이다.In general, in a semiconductor device, an ESD protection circuit is a protection circuit for preventing internal circuits from being destroyed from static electricity of about 200 to 2000V.
즉, ESD 보호 회로는 도 1에서와 같이, ESD 보호 회로(2)를 패드(1)와 메인칩(Main Chip)(3) 사이의 입력 핀에 구성하여 메인칩(3)의 내부로 가해지는 ESD를적절한 경로로 방전시키므로 입력 단과 출력 단에 걸리는 전압을 일정 범위 내로 유지되도록 하고 정전파괴 현상이 일어나지 않도록 입력 단 및 출력 단을 보호한다.That is, as shown in FIG. 1, the ESD protection circuit configures an ESD protection circuit 2 on an input pin between the pad 1 and the main chip 3 to be applied to the inside of the main chip 3. By discharging ESD in the proper path, the voltage across the input and output stages is kept within a certain range, and the input and output stages are protected from electrostatic breakdown.
현재 반도체 제품들은 회로동작 속도를 증가시키기 위해 셀리사이드 (Salicide) 공정을 사용하고 있으나, ESD 보호 회로는 파괴 전압이 다른 회로보다 높기 때문에 안정적인 회로 동작을 위한 저항이 필요하다.상기 저항을 갖기 위해서 또는 셀리사이드층이 형성된 경우(A)와 셀리사이드층이 형성되지 않는 경우(B) 각각의 파괴전압을 도시한 도 2에서와 같이, 셀리사이드층이 형성되면 ESD의 파괴전압이 급격히 감소되기 때문에 ESD 보호 회로에는 상기 셀리사이드층이 형성되지 않도록 셀리사이드 보호 공정이 필요하다.Currently, semiconductor products use a salicide process to increase the circuit operation speed, but the ESD protection circuit requires a resistor for stable circuit operation because the breakdown voltage is higher than that of other circuits. As shown in FIG. 2 showing the breakdown voltages of the case where the cellicide layer is formed (A) and the case where the cellicide layer is not formed (B), the breakdown voltage of the ESD is rapidly reduced when the cellicide layer is formed. The protection circuit requires a celicide protection process so that the celicide layer is not formed.
도 3은 종래의 ESD 보호 회로의 트랜지스터를 나타낸 구조 단면도이다.3 is a structural cross-sectional view showing a transistor of a conventional ESD protection circuit.
종래의 ESD 보호 회로의 트랜지스터는 도 3에서와 같이, 격리 영역의 p형 반도체 기판(11)에 형성되는 필드 산화막(12), 상기 활성 영역의 반도체 기판(11)상에 게이트 산화막(13)을 개재하며 형성되는 게이트 전극(14), 상기 게이트 전극(14) 측벽에 형성되는 산화막 스페이서(16), 상기 산화막 스페이서(16)를 포함한 게이트 전극(14) 양측의 반도체 기판(11) 표면내에 제 1, 제 2 불순물 영역(15,17)으로 엘디디(Lightly Doped Drain : LDD) 구조를 갖으며 형성되는 소오스/드레인 불순물 영역으로 구성된다.A transistor of a conventional ESD protection circuit includes a field oxide film 12 formed on an p-type semiconductor substrate 11 in an isolation region, and a gate oxide film 13 on a semiconductor substrate 11 in the active region, as shown in FIG. A first inside the surface of the semiconductor substrate 11 on both sides of the gate electrode 14 formed between the gate electrode 14, the oxide spacer 16 formed on the sidewall of the gate electrode 14, and the gate electrode 14 including the oxide spacer 16. The second impurity regions 15 and 17 are formed of source / drain impurity regions having an LDD structure.
여기서, 상기 ESD 보호 회로의 트랜지스터 이외 영역의 게이트 전극(14)과 소오스/드레인 불순물 영역의 표면부에 셀리사이드층이 형성된다.In this case, a celicide layer is formed on the surface of the gate electrode 14 and the source / drain impurity region of the non-transistor region of the ESD protection circuit.
도 4a 내지 도 4b는 종래 기술에 따른 ESD 보호 회로의 트랜지스터의 제조방법을 나타낸 공정 단면도이고, 도 5는 종래 기술에 따른 ESD 보호 회로의 트랜지스터의 누설 전류 증가를 나타낸 도면이다.4A to 4B are cross-sectional views illustrating a method of manufacturing a transistor of an ESD protection circuit according to the prior art, and FIG. 5 is a diagram illustrating an increase in leakage current of a transistor of the ESD protection circuit according to the prior art.
종래 기술에 따른 ESD 보호 회로의 트랜지스터의 제조 방법은 도 4a에서와 같이, p형 반도체 기판(11)상의 격리 영역에 일반적인 에스티아이(Shallow Trench Isolation : STI) 방법에 의해 필드 산화막(12)을 형성한다.In the method of manufacturing a transistor of an ESD protection circuit according to the related art, as shown in FIG. 4A, the field oxide film 12 is formed by a general shallow trench isolation (STI) method in an isolation region on the p-type semiconductor substrate 11. .
그리고, 상기 반도체 기판(11)상에 열산화 공정으로 제 1 산화막을 성장시킨 다음, 상기 제 1 산화막상에 다결정 실리콘과 제 1 감광막(도시하지 않음)을 차례로 형성한다.Then, a first oxide film is grown on the semiconductor substrate 11 by a thermal oxidation process, and then polycrystalline silicon and a first photosensitive film (not shown) are sequentially formed on the first oxide film.
이어 상기 제 1 감광막을 게이트 전극이 형성될 부위에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 1 감광막을 마스크로 상기 다결정 실리콘과 제 1 산화막을 선택적으로 식각하여 게이트 산화막(13) 및 게이트 전극(14)을 형성하고, 상기 제 1 감광막을 제거한다.Subsequently, after selectively exposing and developing the first photoresist film so as to remain only at a portion where a gate electrode is to be formed, the polycrystalline silicon and the first oxide film are selectively etched using the selectively exposed and developed first photoresist film as a gate oxide film ( 13) and gate electrode 14 are formed, and the first photosensitive film is removed.
도 4b에서와 같이, 상기 게이트 전극(14)을 마스크로 전면에 저농도 n형 불순물 이온의 주입 및 드라이브 인(Drive in) 확산함으로써 제 1 불순물 영역(15)을 형성한 다음, 상기 게이트 전극(14)을 포함한 전면에 산화막을 형성하고, 상기 산화막을 에치백(Etch-back)하여 상기 게이트 전극(14) 측벽에 산화막 스페이서(16)를 형성한다.As shown in FIG. 4B, the first impurity region 15 is formed by implanting and driving in low concentration n-type impurity ions onto the entire surface with the gate electrode 14 as a mask, and then forming the first impurity region 15. An oxide film is formed on the entire surface including the () and the oxide film is etched back to form an oxide spacer 16 on the sidewall of the gate electrode 14.
그리고, 상기 게이트 전극(14)과 산화막 스페이서(16)를 마스크로 고농도 n형 불순물 이온의 주입 및 드라이브 인 확산함으로써 제 2 불순물 영역(17)을 형성한다. 여기서 상기 형성된 제 1, 제 2 불순물 영역(15,17)으로 상기 게이트 전극(14) 양측의 반도체 기판(11) 표면내에 LDD 구조의 소오스/드레인 불순물 영역을 형성한다.The second impurity region 17 is formed by implanting and driving in high concentration n-type impurity ions using the gate electrode 14 and the oxide film spacer 16 as a mask. The first and second impurity regions 15 and 17 are formed to form source / drain impurity regions of the LDD structure in the surface of the semiconductor substrate 11 on both sides of the gate electrode 14.
여기서, 상기 ESD 보호 회로의 트랜지스터 이외 영역의 게이트 전극(14)과 소오스/드레인 불순물 영역의 표면부에 셀리사이드층을 형성한다.In this case, a cellicide layer is formed on the surface of the gate electrode 14 and the source / drain impurity region in the region other than the transistor of the ESD protection circuit.
상술한 바와 같이, ESD 보호 회로에는 상기 셀리사이드층(18)이 형성되지 않도록 하기 위한 셀리사이드 보호 공정과 부과된 전세 공정 등에 의해 상기 필드 산화막(12)이 과도 식각되어 도 5에서와 같이 누설 전류가 증가(B)한다.As described above, in the ESD protection circuit, the field oxide layer 12 is excessively etched by a celicide protection process and an imposed charter process to prevent the formation of the celicide layer 18, and thus, a leakage current as shown in FIG. Increases (B).
그러나 종래의 ESD 보호 회로의 트랜지스터 및 그의 제조 방법은 파괴 전압에 대해 회로의 안정적인 동작에 필요한 저항 확보를 위한 셀리사이드 보호 공정과 전세 공정 등이 부과되므로, 공정 횟수가 증가되어 생산비용이 증가하고 상기 부과된 공정에 의해 상기 필드 산화막이 과도 식각되어 누설 전류가 증가되므로 ESD 보호 회로의 동작 특성이 저하되는 문제점이 있다.However, the transistor of the conventional ESD protection circuit and a method of manufacturing the same are imposed with a selside protection process and a charter process for securing the resistance necessary for the stable operation of the circuit against the breakdown voltage, so that the number of processes increases and the production cost increases. Since the field oxide film is excessively etched by the applied process to increase the leakage current, the operation characteristic of the ESD protection circuit is degraded.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 국부적 에피택셜층 성장 공정을 사용하여 요철 형상 드레인 영역을 형성하므로, 드레인 영역 전체의 실리사이드 형성을 방지하여 ESD 보호 회로에서 요하는 드레인 저항을 확보하고 누설 전류를 방지하며 또한 드레인 영역의 면적 증가로 열방출을 증가시키는 ESD 보호 회로의 트랜지스터 및 그의 제조 방법을 제공하는데 그 목적이 있다.In order to solve the above problems, the present invention is to form a concave-convex drain region using a local epitaxial layer growth process, thereby preventing silicide formation of the entire drain region to secure drain resistance required in an ESD protection circuit. It is an object of the present invention to provide a transistor of an ESD protection circuit which prevents leakage current and increases heat dissipation by increasing the area of the drain region, and a method of manufacturing the same.
도 1은 일반적인 ESD 보호 회로를 나타낸 블록도1 is a block diagram showing a typical ESD protection circuit.
도 2는 일반적인 ESD의 파괴 전압을 나타낸 도면Figure 2 shows the breakdown voltage of a typical ESD
도 3은 종래의 ESD 보호 회로의 트랜지스터를 나타낸 구조 단면도3 is a structural cross-sectional view showing a transistor of a conventional ESD protection circuit.
도 4a 내지 도 4b는 종래 기술에 따른 ESD 보호 회로의 트랜지스터의 제조 방법을 나타낸 공정 단면도4A to 4B are cross-sectional views illustrating a method of manufacturing a transistor of an ESD protection circuit according to the prior art.
도 5는 종래 기술에 따른 ESD 보호 회로의 트랜지스터의 누설 전류 증가를 나타낸 도면5 is a diagram illustrating an increase in leakage current of a transistor of an ESD protection circuit according to the related art.
도 6은 본 발명의 실시 예에 따른 ESD 보호 회로의 트랜지스터를 나타낸 구조 단면도6 is a cross-sectional view illustrating a transistor of an ESD protection circuit according to an embodiment of the present invention.
도 7a 내지 도 7e는 본 발명의 실시 예에 따른 ESD 보호 회로의 트랜지스터의 제조 방법을 나타낸 공정 단면도7A to 7E are cross-sectional views illustrating a method of manufacturing a transistor of an ESD protection circuit according to an embodiment of the present invention.
도 8은 일반적인 트렌지스터를 나타낸 구조 단면도8 is a structural cross-sectional view showing a general transistor
도 9는 도 8의 Ⅰ-Ⅰ선상의 불순물 이온의 주입 농도에 따른 드레인 전류를 나타낸 도면FIG. 9 is a view illustrating drain current according to implantation concentration of impurity ions on the line I-I of FIG. 8;
< 도면의 주요부분에 대한 부호의 설명 ><Description of Symbols for Major Parts of Drawings>
31 : 반도체 기판 32 : 필드 산화막31 semiconductor substrate 32 field oxide film
33 : 게이트 산화막 34 : 게이트 전극33: gate oxide film 34: gate electrode
35 : 제 1 불순물 영역 36 : 산화막 스페이서35 first impurity region 36 oxide film spacer
37 : 제 2 불순물 영역 38 : 질화막37: second impurity region 38: nitride film
39 : 제 2 감광막 40 : 에피택셜층39: second photosensitive film 40: epitaxial layer
41 : 실리사이드층 42 : 소오스 영역41: silicide layer 42: source region
43 : 드레인 영역43: drain region
본 발명의 ESD 보호 회로의 트랜지스터는,반도체 기판상에 게이트 절연막을 개재하고 측벽에 절연막 스페이서가 구비되는 게이트 전극과,상기 게이트 전극 일측의 반도체 기판 표면에 형성되는 소오스 영역과,상기 게이트 전극 타측의 반도체 기판에 드레인 영역이 형성되되, 상기 게이트 전극 타측의 반도체 기판상에 돌출되어 형성된 에피택셜층이 구비된 드레인 영역과,상기 게이트 전극과 소오스 영역 및 에피택셜층의 표면에 형성되는 셀리사이드층을 포함하여 구성됨을 특징으로 한다.The transistor of the ESD protection circuit of the present invention comprises a gate electrode having a gate insulating film on a semiconductor substrate and having an insulating film spacer on a sidewall thereof, a source region formed on a surface of the semiconductor substrate on one side of the gate electrode, and the other side of the gate electrode. A drain region having a drain region formed in the semiconductor substrate, the drain region having an epitaxial layer protruding from the semiconductor substrate on the other side of the gate electrode, and a celicide layer formed on a surface of the gate electrode, the source region, and the epitaxial layer; Characterized in that configured to include.
본 발명의 ESD 보호 회로의 트랜지스터의 제조 방법은,반도체 기판상에 게이트 절연막을 개재하고 측벽에 절연막 스페이서를 구비한 게이트 전극을 형성하는 단계와,상기 게이트 전극 양측의 반도체 기판 표면에 소오스 영역과 제 1 드레인 영역을 형성하는 단계와,상기 게이트 전극을 포함한 반도체 기판상에 상기 제 1 드레인 영역에서 에피택셜층이 형성될 부위를 정의하는 질화막 패턴을 형성하는 단계와,상기 질화막 패턴을 마스크로 반도체 기판상에 에피택셜층을 성장시켜 제 2 드레인 영역을 형성하는 단계와,상기 질화막 패턴을 제거하고, 상기 게이트 전극과 소오스 전극 및 에피택셜층의 표면에 실리사이드층을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.According to an aspect of the present invention, there is provided a method of manufacturing a transistor of an ESD protection circuit, the method comprising: forming a gate electrode having a gate insulating film on a semiconductor substrate and having an insulating film spacer on a sidewall thereof; Forming a first drain region, forming a nitride film pattern defining a portion in which the epitaxial layer is to be formed in the first drain region on the semiconductor substrate including the gate electrode, and using the nitride film pattern as a mask Forming a second drain region by growing an epitaxial layer on the substrate; removing the nitride layer pattern; and forming a silicide layer on surfaces of the gate electrode, the source electrode, and the epitaxial layer. It is done.
상기와 같은 본 발명에 따른 ESD 보호 회로의 트랜지스터 및 그의 제조 방법의 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.Referring to the accompanying drawings, a preferred embodiment of the transistor and the manufacturing method of the ESD protection circuit according to the present invention as described above in detail as follows.
도 6은 본 발명의 실시 예에 따른 ESD 보호 회로의 트랜지스터를 나타낸 구조 단면도이다.6 is a cross-sectional view illustrating a transistor of an ESD protection circuit according to an embodiment of the present invention.
본 발명의 실시 예에 따른 ESD 보호 회로의 트랜지스터는 도 6에서와 같이, 격리 영역의 p형 반도체 기판(31)에 형성되는 필드 산화막(32), 상기 활성 영역의 반도체 기판(31)상에 게이트 산화막(33)을 개재하며 형성되는 게이트 전극(34), 상기 게이트 전극(34) 측벽에 형성되는 산화막 스페이서(36), 상기 산화막 스페이서(36)를 포함한 게이트 전극(34) 제 1 일측의 반도체 기판(31) 표면내에 제 1, 제 2 불순물 영역(35,37)으로 LDD 구조를 갖으며 형성되는 소오스 영역(42), 상기 산화막 스페이서(36)를 포함한 게이트 전극(34) 제 2 일측의 반도체 기판(31) 표면내에 형성된 제 1, 제 2 불순물 영역(35,37)과 상기 산화막 스페이서(36)를 포함한 게이트 전극(34) 제 2 일측의 반도체 기판(31)상에 요철 형상으로 형성된 에피택셜층(40)이 구비된 드레인 영역(43) 및 상기 게이트 전극(34)과 소오스 영역(42) 및 에피택셜층(40)의 표면부에 형성되는 셀리사이드층(41)으로 구성된다.As shown in FIG. 6, a transistor of an ESD protection circuit according to an exemplary embodiment of the present invention has a field oxide film 32 formed on an p-type semiconductor substrate 31 in an isolation region, and a gate on the semiconductor substrate 31 in the active region. The semiconductor substrate on the first side of the gate electrode 34 formed through the oxide film 33, the oxide spacer 36 formed on the sidewall of the gate electrode 34, and the gate electrode 34 including the oxide spacer 36. (31) A semiconductor substrate on the second side of the gate electrode 34 including the oxide spacer 36 and the source region 42 formed with the LDD structure as the first and second impurity regions 35 and 37 in the surface thereof. (31) An epitaxial layer formed in a concave-convex shape on the semiconductor substrate 31 on the second side of the gate electrode 34 including the first and second impurity regions 35 and 37 formed in the surface and the oxide film spacer 36. Drain region 43 and gate electrode 34 provided with 40 Consists Salle side layer 41 is formed on a surface portion of the source region 42 and the epitaxial layer 40.
도 7a 내지 도 7e는 본 발명의 실시 예에 따른 ESD 보호 회로의 트랜지스터의 제조 방법을 나타낸 공정 단면이고, 도 8은 일반적인 트렌지스터를 나타낸 구조 단면도이며, 도 9는 도 8의 Ⅰ-Ⅰ선상의 불순물 이온의 주입 농도에 따른 드레인 전류를 나타낸 도면이다.7A to 7E are cross-sectional views illustrating a method of manufacturing a transistor of an ESD protection circuit according to an exemplary embodiment of the present invention, FIG. 8 is a cross-sectional view illustrating a general transistor, and FIG. 9 is an impurity on the line I-I of FIG. 8. It is a figure which shows the drain current according to the ion implantation concentration.
본 발명의 실시 예에 따른 ESD 보호 회로의 트랜지스터의 제조 방법은 도 7a에서와 같이, p형 반도체 기판(31)상의 격리 영역에 일반적인 STI 방법에 의해 필드 산화막(32)을 형성한다.In the method of manufacturing a transistor of an ESD protection circuit according to an exemplary embodiment of the present invention, as shown in FIG. 7A, the field oxide layer 32 is formed in the isolation region on the p-type semiconductor substrate 31 by a general STI method.
그리고, 상기 반도체 기판(31)상에 열산화 공정으로 제 1 산화막을 성장시킨 다음, 상기 제 1 산화막상에 다결정 실리콘과 제 1 감광막(도시하지 않음)을 차례로 형성한다.Then, a first oxide film is grown on the semiconductor substrate 31 by a thermal oxidation process, and then polycrystalline silicon and a first photosensitive film (not shown) are sequentially formed on the first oxide film.
이어 상기 제 1 감광막을 게이트 전극이 형성될 부위에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 1 감광막을 마스크로 상기다결정 실리콘과 제 1 산화막을 선택적으로 식각하여 게이트 산화막(33) 및 게이트 전극(34)을 형성하고, 상기 제 1 감광막을 제거한다.Subsequently, after selectively exposing and developing the first photoresist film so as to remain only at a portion where a gate electrode is to be formed, the polycrystalline silicon and the first oxide film are selectively etched using the selectively exposed and developed first photoresist film as a gate oxide film ( 33) and the gate electrode 34, and the first photosensitive film is removed.
도 7b에서와 같이, 상기 게이트 전극(34)을 마스크로 전면에 저농도 n형 불순물 이온의 주입 및 드라이브 인(Drive in) 확산함으로써 제 1 불순물 영역(35)을 형성한 다음, 상기 게이트 전극(34)을 포함한 전면에 산화막을 형성하고, 상기 산화막을 에치백하여 상기 게이트 전극(34) 측벽에 산화막 스페이서(36)를 형성한다.As shown in FIG. 7B, the first impurity region 35 is formed by implanting and driving in low concentration n-type impurity ions onto the entire surface using the gate electrode 34 as a mask, and then forming the first impurity region 35. An oxide film is formed on the entire surface including the (), and the oxide film is etched back to form an oxide spacer 36 on the sidewall of the gate electrode 34.
그리고, 상기 게이트 전극(34)과 산화막 스페이서(36)를 마스크로 고농도 n형 불순물 이온의 주입 및 드라이브 인 확산함으로써 제 2 불순물 영역(37)을 형성한다.The second impurity region 37 is formed by implanting and driving in high concentration n-type impurity ions using the gate electrode 34 and the oxide film spacer 36 as a mask.
도 7c에서와 같이, 상기 게이트 전극(34)을 포함한 전면에 질화막(38)과 제 2 감광막(39)을 차례로 형성한다.As shown in FIG. 7C, the nitride film 38 and the second photosensitive film 39 are sequentially formed on the entire surface including the gate electrode 34.
이어 상기 제 2 감광막(39)을 상기 드레인 영역에서 실리사이드층이 형성될 부위에만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 2 감광막(39)을 마스크로 상기 질화막(38)을 선택적으로 식각한다.Subsequently, the second photoresist layer 39 is selectively exposed and developed so as to be removed only at a portion where the silicide layer is to be formed in the drain region, and then the nitrided layer 38 is formed using the selectively exposed and developed second photoresist layer 39 as a mask. Selectively etch).
도 7d에서와 같이, 상기 제 2 감광막(39)을 제거한 다음, 상기 드레인 영역의 반도체 기판(31)상에 상기 질화막(38)을 마스크로 에피택셜층(40)을 국부적으로 성장시킨다.As shown in FIG. 7D, after the second photoresist film 39 is removed, the epitaxial layer 40 is locally grown using the nitride film 38 as a mask on the semiconductor substrate 31 in the drain region.
여기서, 상기 에피택셜층(40)의 형성을 위한 상기 반도체 기판(31)의 노출영역은 0.5 ∼ 0.05㎛이고, 상기 에피택셜층(40)의 높이는 0.05 ∼ 0.2㎛이며, 상기 에피택셜층(40)을 5 ∼ 20개 형성한다.Here, the exposed area of the semiconductor substrate 31 for the formation of the epitaxial layer 40 is 0.5 to 0.05㎛, the height of the epitaxial layer 40 is 0.05 to 0.2㎛, the epitaxial layer 40 ) 5 to 20 pieces are formed.
그리고, 상기 에피택셜층(40)의 국부적 성장 공정으로 요철 형상의 드레인 영역을 형성하며, 도 8 및 도 9에서와 같이, 상기 산화막 스페이서(36) 부위(F)의 도핑 농도가 일반적인 트랜지스터보다 에피택셜층을 구비한 드레인이 형성된 트랜지스터에서 낮기 때문에 종래의 드레인 영역보다 저항이 증가하여 드레인 전류가 감소된다.In addition, an uneven drain region is formed by a local growth process of the epitaxial layer 40. As shown in FIGS. 8 and 9, the doping concentration of the portion F of the oxide spacer 36 is greater than that of a general transistor. Since the drain with the lateral layer is low in the transistor in which the drain is formed, the resistance is increased compared to the conventional drain region, and the drain current is reduced.
도 7e에서와 같이, 상기 에피택셜층(40)을 포함한 전면에 금속층을 형성하고, 전면을 열처리하면 상기 금속층과 실리콘이 반응을 일으켜 상기 게이트 전극(34)과 소오스 영역(42) 및 상기 에피택셜층(40)의 표면부에 실리사이드층(41)을 발생시킨 후, 상기 금속층을 제거한다.여기서, 상기 형성된 제 1, 제 2 불순물 영역(35,37)으로 상기 산화막 스페이서(36)를 포함한 게이트 전극(34) 제 1 일측의 반도체 기판(31) 표면내에 LDD 구조의 소오스 영역(42)을 형성한다.그리고, 상기 제 1, 제 2 불순물 영역(35,37)과 요철 형상으로 형성된 에피택셜층(40)으로 상기 산화막 스페이서(36)를 포함한 게이트 전극(34) 제 2 일측의 반도체 기판(31)에 드레인 영역(43)을 형성한다.As shown in FIG. 7E, when the metal layer is formed on the entire surface including the epitaxial layer 40 and the front surface is heat-treated, the metal layer and silicon react to form the gate electrode 34, the source region 42, and the epitaxial layer. After the silicide layer 41 is generated on the surface of the shir layer 40, the metal layer is removed. Here, the gate including the oxide spacers 36 as the formed first and second impurity regions 35 and 37 is formed. The source region 42 of the LDD structure is formed in the surface of the semiconductor substrate 31 on the first side of the electrode 34. An epitaxial layer formed in the uneven shape with the first and second impurity regions 35 and 37. A drain region 43 is formed in the semiconductor substrate 31 on the second side of the gate electrode 34 including the oxide spacer 36.
본 발명의 ESD 보호 회로의 트랜지스터 및 그의 제조 방법은 국부적 에피택셜층 성장 공정을 사용하여 요철 형태의 드레인 영역을 형성하므로서, 공정 횟수를 줄이고, 드레인 영역 전체의 실리사이드 형성을 방지하고 ESD 보호 회로에서 요하는 드레인 저항을 확보하며 드레인 영역의 면적의 증가로 인하여 열방출을 증가시켜 ESD 특성을 향상시키는 효과가 있다.The transistor of the ESD protection circuit of the present invention and a method of manufacturing the same use a local epitaxial layer growth process to form a concave-convex drain region, thereby reducing the number of processes, preventing silicide formation of the entire drain region, and The drain resistance is ensured, and heat dissipation is increased due to an increase in the area of the drain region, thereby improving ESD characteristics.
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