KR100288035B1 - 플립칩 접속방법, 플립칩 접속 구조체 및 그것을 사용한 전자기기 - Google Patents

플립칩 접속방법, 플립칩 접속 구조체 및 그것을 사용한 전자기기 Download PDF

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도요키 아사다
요시오 오제키
야스오 아마노
구니오 마츠모토
야스히로 나리카와
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가나이 쓰도무
가부시끼가이샤 히다치 세이사꾸쇼
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Abstract

전기적 접속을 얻기 위해 반도체 집적회로(IC)칩을 회로기판에 직접 페이스 다운으로 실장한 방법 및 그것을 사용한 전자기기에 관한 것으로서, 돌기전극의 높 이변동을 흡수하거나 또는 보상하여 신규한 구성을 갖는 플립칩 접속 구조체/방법 및 그것을 사용한 전자기기를 제공하기 위해, 제1 전극을 갖는 제1 조성물, 제1 전 극에 대응하는 제2 전극을 갖는 제2 조성물 및 제1 및 제2 전극의 양쪽의 적어도 일부 사이에 개재되고 제1 및 제2 전극에 인접하여 배치된 도전성 페이스트를 포함 하고, 도전성 페이스트는 제1 전극과 제2 전극 사이의 전기적 접속을 높이기 위한 도전입자를 내포하고, 제1 및 제2 전극 사이에 개재된 도전성 페이스트내의 도전입 자의 밀도는 제1 및 제2전극에 인접하여 배치된 도전성 페이스트내의 도전입자의 밀도보다 큰 것으로 하였다.
이와 같이 하는 것에 의해, 반도체IC소자(1)과 유기회로기판(6)의 플립칩 구조체의 형성에 있어서 안정된 저접속저항 접속 구조체를 기판용 특수재료나 특수공 정을 사용하는 일 없이 고효율로 형성할 수 있으므로, 디지탈 및 아날로그 IC 칩등 에 광범위하게 적용할 수 있는 저렴한 플립칩 구조체를 실현할 수 있다는 효과가 얻어 진다.

Description

플립칩 접속방법, 플립칩 접속 구조체 및 그것을 사용한 전자기기
본 발명은 일반적으로 전기적 접속을 얻기 위해 반도체 집적회로(IC) 칩을 회로기판에 직접 페이스다운(face-down)으로 실장하는 방법 및 그것을 사용한 전자 기기에 관한 것이다. 특히, 본 발명은 기판(예를 들면, 프린트 회로기판)과 플립칩 IC 사이의 접속을 실행하는 특유하고 신규한 전기적 접속 구성/방법에 관한 것이 다.
전자기기의 조립에는 흔히 납땜이 사용되고 있지만, 일반적으로 IC패키지상의 접속단자의 수는 증가하는 반면, IC패키지 사이즈는 감소한다. 그 결과, IC 패키지의 단자의 피치 또는 공간은 납땜기술에 있어서 미세한 전극에 정밀도 좋게 땜납을 마련할 수 없는 포인트(예를 들면 130㎛)로 감소하여 납땜에 의한 조립은 양품률의 점에서 보아 매우 곤란하거나 또는 신뢰할 수 없게 되었다.
그래서, 반도체 IC를 직접 기판상에 탑재하는 접속기술이 개발되고 있다.
특히, 반도체 IC의 능동소자측을 기판에 대해 아래쪽으로 탑재하는 플립칩 실장방 법이 전기적 특성 및 실장밀도를 향상시키기 위한 유력한 방법이다. 예를 들면, 일본국 특허공고공보 평성6-66355호에는 반도체 IC칩의 단자전극에 돌기전극을 형성하고, 접속접점과 기판상의 전극 사이에 도전성 접작체가 개재된 방법이 기재되어 있다. 또한, 일본국 특허공고공보 평성8-2574369호에는 플립칩 접속구조의 반도체 IC칩과 회로기판 사이에 충전하는 수지의 경화수축에 의해서 도전입자 사이의 도전성을 높여 전기적 접속의 안정성을 높이는(향상시키는) 방법이 기재되어 있다.
그러나, 도전입자를 사용한 상기의 전기적 접속에서는 반도체 IC소자의 돌기 전극과 유기회로기판 사이의 전기적인 접속저항이 변동해 버린다는 큰 문제를 갖는다. 따라서, 각 접속점의 신뢰성 수준도 변동하게 되어, 그와 같은 방법은 단자 수의 증대 또는 적용범위의 확대에 적합하지 않다.
이 접속저항의 변동은 반도체 IC소자가 갖는 돌기전극의 높이변동이 하나의 원인이라 고려되며, 예를 들면 높이가 변동하기 때문에 이 돌기전극은 기판전극과 변동접속압력을 갖는다. 따라서, 돌기전극과 전극 사이에 도전성 페이스트를 개재시키고 있어도 충분한 접속 신뢰성은 얻어지지 않는다. 접속저항의 변동을 억제하기 위해서는 돌기전극의 높이 변동을 억제하거나 보상하는 것이 중요하다.
이것은 도전성 페이스트를 개재시키지 않는 경우에도 마찬가지이다.
상기 돌기전극의 높이 변동을 억제하는 방법으로서는 예를 들면 일본국 특허공개공보 평성8-111437호에 개시되어 있는 바와 같이, 반도체 IC소자를 기판상에 탑재할 때에 돌기전극, 기판 또는 기판전극을 가압해서 변형시키고, 이 변형에 의 해서 상기 변동을 흡수시키거나 보상시킨 것이다. 그러나, 상기의 방법으로 변형시키고자 한 경우에는 50g/핀의 압력이 필요하게 되므로, 더욱 많은 핀으로 될수록 더욱 많은 가압이 필요하게 된다. 따라서, 반도체 IC소자와 회로기판이 파손될 수 있다. 예를 들면, 200핀을 갖는 반도체 IC소자를 실장하는 경우, 50×200g=10kg의 압력(가압력)이 필요하게 된다. 현상의 제품에서는 그와 같은 압력에 견딜 수 없으므로, 상기의 공보 평성8-111437호에서의 압력을 사용할 수 없다.
이것은 와이어범프 구성을 사용하는 제품 등의 비교적 변형하기 쉬운 제품에 대해 서도 마찬가지이다.
또 다른 종래기술로서, 일본국 특허공고공보 평성7-50726호, 일본국 특허공개공보 평성9-107003호, 유스케 와다 저 "A NEW Circuit Substrate For MCM-L", PP. 59-64, ICEMCM '95, T. 구사가야 외 저 "Flip Chip Mounting Using Stud Bumps And Adhesives For Encapsulation", pp. 238-246, ICEMM Proceedings '93, Y. 도무 라 외 저 'Chip-On-Board Mounting Technology Using Stud-Bump-Bonding Technique", pp. 90-97 National Technical Report Vol. 39, No. 2, Apr. 1993, Y.나카무라 외 저 "Advanced LSI Package Using Stud-Bump-Bonding Technology〈CSP(Chip Size Package〉", pp. 302-307, ICEMCM '95, K. 마츠다 외 저 "Simple Method For Flip-Chip Bonding On A Resin Substrate", pp 92-97, 1997 International Conference On Multichip Modules, K. 다나카 저 "A Fine-Pitch Lead-Less-Chip Assembly Technology With The Built-Up PCB", pp. 369-374 ICEMCM '96 Proceedings, J. G. Aday 외 저 "A Comparative Analysis 0f High Density PWB Technologies", pp. 239-244, ICEMCM '96 Proceedings 등이 있다.
제1도의 (a)∼제1도의 (C)는 본 발명의 실시예에 따른 접속 구조체의 단면도.
제2도는 본 발명의 실시예에 따른 실장방법을 도시한 흐름도.
제3도는 본 발명의 구성/방법에 있어서의 범프형성단계를 도시한 단면도 및 평면도.
제4도는 본 발명의 구성/방법에 있어서의 도전성 페이스트 도포단계를 도시한 단면도.
제5도 및 제6도는 본 발명의 구성/방법에 있어서의 충전수지 도포단계를 도시한 단면도.
제7도는 본 발명의 구성/방법에 있어서의 가열 및 가압단계를 도시한 단면도.
제8도는 제2도의 실장방법 완료후의 최종 접속 구조체를 도시한 단면도.
제9a도는 제6도의 충전수지 도포단계의 2개의 범프/전극영역을 도시한 확대단면도.
제9b도는 제7도의 가열 및 가압단계의 최초단계의 2개의 범프/전극영역을 도시한 확대단면도.
제9c도는 제7도의 가열 및 가압단계와 제8도의 최종 접속 구조체의 최종단계의 2개의 범프/전극영역을 도시한 확대단면도.
제10도는 본 발명과 종래기술의 비교를 도시한 사진.
본 발명의 목적은 상기 종래기술의 문제점을 해결하기 위해 이루어진 것으로서, 돌기전극의 높이변동을 흡수하거나 또는 보상하여 특유하고 신규한 구성을 갖 는 플립칩 접속 구조체/방법 및 그것을 사용한 전자기기를 제공하는 것이다.
상기 목적을 달성하기 위해 본 발명의 플립칩 접속 구조체는 제1 전극을 갖 는 반도체 집적회로(IC) 소자; 제1 전극에 대응하는 제2 전극을 갖는 회로기판 및; 제1 및 제2 전극의 양쪽의 적어도 일부 사이에 개재되고 제1 및 제2 전극에 인접하 여 배치된 도전성 페이스트를 갖고; 도전성 페이스트가 제1 전극과 제2 전극 사이 의 전기적 접속을 높이기 위한 도전입자를 내포하고, 제1 및 제2 전극 사이에 개재 된 도전성 페이스트내의 도전입자의 밀도는 제1 및 제2 전극에 인접하여 배치된 도 전성 페이스트내의 도전입자의 밀도보다 크다.
또, 상기 목적을 달성하기 위해 본 발명의 플립칩 접속 구조체는 제1 전극을갖는 반도체 집적회로(IC)소자; 제1 전극에 대응하는 제2 전극을 갖는 회로기판 및; 제1 및 제2 전극의 양쪽의 적어도 일부 상에 제1 및 제2 전극에 사이의 전기적 접속을 높이기 위한 도전입자를 내포하는 도전성 페이스트를 포함하고, 도전성 페 이스트는 제1 및 제2 전극의 다른 부분상의 도전성 페이스트의 도전입자밀도에 비 해 제1 및 제2 전극 사이에 직접 개재된 영역의 도전입자의 밀도가 크다.
또, 상기 목적을 달성하기 위해 본 발명은 돌기전극을 갖는 반도체 IC 소자 를 절연층과 전극을 갖는 회로기판상에 실장하는 플립칩 접속방법에 있어서, 절연 층을 가열에 의해 연화시키는 공정 및 전극과 연화된 절연층을 가압에 의해 변형시 키는 공정을 포함한다.
또, 상기의 목적을 달성하기 위해 본 발명은 돌기전극을 갖는 반도체 IC소자를 회로기판상에 도전입자와 열가소성 수지를 갖는 도전성 페이스트를 거쳐서 실장 하는 플립칩 접속방법에 있어서, 도전성 페이스트를 가열에 의해 연화시키는 공정 및 상기 연화된 도전성 페이스트를 갖는 열가소성 수지를 가압에 의해 돌기전극의 주위로 이동시키는 공정을 포함한다.
또, 상기 목적을 달성하기 위해 본 발명은 돌기전극을 갖는 반도체 IC 소자를 절연층과 전극을 갖는 회로기판상에 도전입자와 열가소성 수지를 갖는 도전성 페이스트를 거쳐서 실장하는 플립칩 접속방법에 있어서, 절연층과 도전성 페이스트 를 가열에 의해 연화시키는 공정, 전극과 연화된 절연층을 가압에 의해 변형시키는 공정 및 연화된 도전성 페이스트를 갖는 열가소성 수지를 가압에 의해 돌기전극의 주위로 이동시키는 공정을 포함한다.
가열하는 것에 의해 상기 회로기판의 절연층은 연화되고 또 가압에 의해 절연층과 전극은 변형되므로, 돌기전극의 높이변동을 흡수하거나 또는 수용하여 접 속저항의 변동을 억제할 수 있다.
또, 가열하는 것에 의해 도전성 페이스트 내의 열가소성 수지는 연화되고, 또 연화된 열가소성 수지를 가압하는 것에 의해서 범프주위로 삐져나오도록(압착 (squeeze)되도록) 이동시킨다. 따라서, 기판상의 각 전극과 범프 사이에 개재된 상기 도전성 페이스트에는 도전입자가 고밀도로 존재하게 되고, 이 도전입자가 밀집하게 되는 부분(도전입자 밀집부)에서 반도체 IC 소자가 갖는 돌기전극의 높이 변동을 보상(흡수)할 수 있다. 즉, 돌기전극의 높이에 따라서 도전입자 밀집부의 높이를 조정할 수 있다. 여기서 "밀집부"라는 것은 도전성 페이스트의 단위체 적당 존재하는 도전입자의 수를 의미하고, 범프와 기판상의 전극 사이에 개재된 도전성 페이스트(높은 도전입자밀도)와 범프주위에 존재하는 도전성 페이스트(낮은 도전입자밀도)를 비교한 상태를 나타내는 것이다.
이 도전입자 밀집부(도전입자가 밀집하게 되는 부분)을 각각의 돌기전극과 기판의 전극 사이에 형성하는 것에 의해, 전기적인 접속 저항을 저감할 수 있다.
또, 돌기전극의 선단 부근에 전사된 도전성 페이스트중에서 각각의 돌기전극 과 기판상의 배선 사이에 구속되지 않은 비교적 도전입자의 밀도가 낮은 부분에서 의 응력완화가 발생하여 고신뢰의 접속을 실현할 수가 있다.
또한, 신뢰성을 보증하기 하기 위해, 반도체IC의 전극 이외의 부분과 유기회 로기판 사이에 충전수지를 개재시킨다. 이 충전수지는 탑재중의 가열 및 가압공정에 의해 연화되기 때문에 탑재시의 가압력을 유지할 수 있다.
상술한 바와 같이, 회로기판의 전극을 가압에 의해 변형시킨 경우에는 그의단선이 문제로 된다. 따라서, 회로기판의 변형과 도전성 페이스트에 형성되는 도전입자 밀집부를 최적하게 조합하여 실장하는 것이 바람직하다.
어느 경우에도, 가열과 가압을 조합하여 실장하는 것에 의해, 작은 압력(본 발명이 없는 경우보다)에 의해 돌기전극의 높이 변동을 억제할 수 있다. 또한, 본 발명은 가열 및 가압을 동시에 실행해도 또는 독립적으로 실행해도 문제는 발생하지 않는다. 즉, 가열에 의해 절연수지 또는 열가소성 수지를 연화시키는 동안에(상태에서) 가압되는 것이면 문제는 없다.
상기 그 밖의 목적과 새로운 특징은 이하의 첨부도면에 따라 명확하게 될 것이다.
이하, 본 발명을 첨부도면을 참조하여 기술한다. 또한, 도면에 있어서, 동일 또는 대응부분에는 동일부호를 붙이고 그의 반복적인 설명은 생략한다.
도 1의 (a)∼도 1의 (c)는 기판(예를 들면, 유기)상에 플립칩의 탑재가 완료 된 후의 본 발명의 플립칩 접속 구조체의 단면도(다른 확대도)를 도시한 도면이다. 도 1의 (a)∼도 1의 (c)에 있어서, (1)은 반도체 IC(집적회로) 소자, (2)는 반도체 IC 소자의 전극상에 마련된 (예를 들면 130㎛피치) 돌기전극(범프), (3)은 각각의 범프(2)상에 마련된 도전성 페이스트, (4)는 도전성 페이스트(3)내에 함유된 도전 입자, (5)는 도전성 페이스트(3)내에 함유된 열가소성 수지, (6)은 회로기판, (7)은 회로기판(6)의 일부로서 마련된 전극, (8)은 상기 기판이 갖는 절연성 수지, (9)는 소정의 경화수축력을 갖는 수지이다.
상기 충전수지(9)는 에폭시 아크릴레이트, 페놀에폭시 또는 시아노 아크릴레 이트를 주성분으로 하는 재료인 것이 바람직하다. 특히, 회로기판(6)이 유기기판으로 이루어진 경우에는 에폭시 아크릴레이트 또는 페놀에폭시가 바람직하다.
또한, 충전수지(9)는 반도체 IC 소자(1)의 정상동작시에 연화되지 않게 하기 위 해, 충전수지(9)의 유리전이온도가 반도체 IC 소자(1)의 정상 동작온도보다 큰 것 이 바람직하다. 열가소성 수지(5)와 절연성 수지(8)은 충전수지(9)의 경화온도에 서 연화되는 물질로 이루어지는 것이 바람직하다.
돌기범프(2)는 금범프, 은범프 또는 은과 주석의 합금 범프 등인 것이 바람 직하다. 도전성 페이스트(3)는 박편형상이고 두께가 1~2㎛, 직경이 2~10㎛의 평균입자크기를 갖고 92~97wt% 범위내의 농도로 수지내에 마련된 금 분말, 박편형상이고 두께가 1~2㎛이고 직경이 2~10㎛의 평균입자크기를 갖고 86~94wt% 범위내의 농도로 수지내에 마련된 은 분말, 또는 박편형상이고 두께가 1~2㎛이고 직경이 2~10㎛의 평균입자크기를 갖고 87~95wt% 범위내의 농도로 수지내에 마련된 은 팔라듐합금 분말로 이루어지는 재료 중의 어느 하나이면 바람직하다.
이하, 기판전극(7)상의 돌기범프(2)를 갖는 반도체 IC 소자(1)의 실장방법에 대해서 이하 도 2~도 9를 참조해서 설명한다. 반도체 IC 소자(1)의 전극상에 돌기 범프(2)를 와이어범핑 등의 방법에 의해 형성한다(도 2의 공정1, 도 3참조). 도 3은 본 발명의 방법에서 범프형성단계를 도시한 단면도 및 평면도이다.
도 3에 있어서, (32)는 먼저 툴이 반도체 IC 소자(1)에 접근하는 범프형성단계를 나타내는 것이고, (34)는 범프의 주요부를 형성하기 위해 범프재료가 반도체 IC 소자(1)의 표면에 인가되는(예를 들면 가열/용융을 거쳐서) 범프형성단계를 나 타낸다. 다음에, (36) 및 (38)은 뽀족한 돌기(40)을 형성하기 위해 툴이 반도체 IC 소자(1)에서 떨어져 이동하는 동안 불연속적으로 가열하는 범프형성단계를 나타낸다. 마지막으로, (50)은 범프의 최소부분을 형성하기 위해 뽀족한 돌기(40)이 평탄하게 되도록 뽀족한 돌기(40)에 대해 다른 틀로 가압 또는 가열하는 범프형성 단계를 나타낸다. 한번 범프(예를 들면 돌기50㎛)가 반도체 IC 소자(1)의 모든 접근영역에 형성되면, 반도체 IC 소자(1)이 플립되고(도 3의 중간도면 참조), 형성된 범프는 범프의 인터페이스에 대응하는 전극(예를 들면 패드 또는 도전성 라인)을 갖는 기판에 대항하여 가압될 준비로 된다. 도 3의 하부도면이 반도체 IC 소자 (1)의 주변을 따라 범프의 패턴(130㎛의 범프피치)의 평면도를 도시한 것이며, 도 3의 아래에서 두번째의 도면은 범프가 마련되고 플립된 반도체 IC 소자(1)의 단면도를 도시한 것이다.
다음에, 도 4는 본 발명의 방법에 있어서의 도전성 페이스트 도포단계를 도시한 단면도이다. 도전입자(4)와 열가소성 수지로 이루어지는 도전성 페이스트 (3)을 소정의 두께를 갖는 층L(도 4의 상부도면)로서 트레이(42)상에 도포하고, 도전성 페이스트(3)을 층L에 돌기범프(2)의 선단을 담그거나 또는 누르는 것(도 4의 중간도면)에 의해서 전사한다(도 2의 공정2). 도전성 페이스트층 또는 돌기범프(2)의 가열은 범프(2)로의 페이스트층의 전사를 용이하게 한다. 그 후, 반도체 IC 소자(1)을 트레이(42)에서 격리시킨다(분리한다). 그 결과, 도전성 페이스트 층 L의 부분은 전사되고, 도전성 페이스트부분(3)으로서 각각의 범프(2)상에(예를 들면 20~40㎛) 도포가 남는다(도 4의 하부도면).
도 5 및 도 6은 본 발명의 방법에 있어서의 충전수지도포단계를 도시한 단면도이다. 회로기판(6)의 반도체 IC 소자(1)이 탑재될 부분에 필요량의 충전수지(9)를 도포해 둔다(도 2의 공정3, 도 5 참조). 그 후, 원하는 돌기범프(2)가 회로기판(6)의 전극(7)과 정렬하여 위치결정되도록 반도체 IC 소자(1)을 탑재하고, 충전수지(9)를 도포한 회로기판(6)으로 눌러진다(도 2의 공정4, 도 6참조). 도 9a는 도 6의 2개의 범프/전극영역의 확대단면도이고, 충전수지(9)가 범프/전극쌍 사이에 존재하는 것을 나타낸다. 도 9a는 도전성 페이스트 부분을 거쳐서 도전입자가 실질적으로 균일한 분포를 갖는 도전성 페이스트(3)의 또 다른 설명도이다. 또한, 전극부분(7)과 절연층(8)은 실질적으로 서로 거리를 두고 있다.
도 7은 본 발명의 방법에 있어서의 가열 및 가압단계를 도시한 단면도이다.
반도체 IC 소자(1)를 향해 회로기판(6)이 바이어스되도록 압력P(예를 들면 30g/범 프×300범프=6kg)를 인가하면서, 적어도 기판(6) 또는 반도체 IC 소자(1)중의 하나 를 충전수지(9)의 용융/연화온도를 초월하는 온도에서 가열한다. 그와 같은 가압/가열은 충전수지(9)내에 충분한 접착력이 생성될 때까지 유지한다(도 2의 공정 5, 도 4참조). 예를 들면, 주골격으로서 에폭시 아크릴레이트를 함유하는 수지인 경우에는 180℃에서 30초간 가열하면 충분히 용융 및 연화되어 수지내에 어떠한 보이드도 발생하지 않았다. 도 9b는 도 7의 단계의 2개의 범프/전극영역의 확대단면도이고, 충전수지(9)가 범프/전극쌍 사이에서 삐져나오는 것을 설명하는 도면이다. 그와 같은 것은 전기적 절연 충전수지(9)가 범프/전극쌍 사이의 전기적 도전을 방해하지 않게 되므로(예를 들면, 오염물질이 생기지 않으므로) 중요하다.
도 9b는 도전성 페이스트부분을 거쳐서 도전입자가 실질적으로 균일한 분포를 갖기 시작하는 도전성 페이스트(3)에 대한 또 다른 설명도이다. 도전성 범프 (2)의 최소부분이 전극(7)에 근접하므로, 충전수지내의 큰 도전입자(4)는 범프/전 극쌍 사이에 끼워지고, 작은 열가소성 수지입자(예를 들면 많은 용융/연화액)보다 느리게 이동한다. 그 후, 작은 열가소성 수지입자가 밀려나가고, 범프의 최소(예 를 들면 돌기)부분을 둘러싸는 주변영역으로 예를들면 전극(7)과 범프(2)의 주요부 분 사이로 이동한다. 그 결과, 전극(7)과 범프(2)의 최소(예를 들면 니플)부분사 이의 (예를 들면 샌드위치되거나 또는 끼워지는) 영역D에서 도전입자가 고농도로 되고(도 1의 (c)참조), 수지입자가 밀려나가 희석되는 다른 영역L(예를 들면 샌드 위치되지 않거나 또는 끼워지지 않는)에서 도전입자가 저농도로 된다.
이것은 고농도의 도전입자층이 범프/전극쌍 사이의 전기적 도전성을 높이고 범프/전극쌍의 접속저항을 감소시키는 이점이 있다. 본 발명에 있어서, 열가소성 수지(5), 도전입자(4), 가열, 가압 및 시간파라미터의 조합은 30mΩ이하의 접속 저항(contact resistance)에서 선택하고, 바람직하게는 10mΩ이하의 접속저항에서 선택하는 것이 바람직하다. 좀더 구체적으로, 예를 들면 도전성 페이스트(3)이 박편형상이고, 대략 두께가 1㎛이고, 직경이 2~10㎛인 평균입자크기를 갖고, 90wt%의 최초농도(예를 들면 가압전)의 수지내에 마련되는 은 팔라듐 합금분말을 갖는 열가소성 수지이면, 10초간 150℃에서 가열하고 20g/범프로 가압된 후 전극 (7)과 범프(2)의 최소(예를 들면 돌기)부분 사이의 (예를 들면 샌드위치되거나 또는 끼워지는) 영역D에서 97wt%이상의 고밀도 도전입자농도로 되고, 그 밖의(샌드위치되지 않거나 끼워지지 않는) 영역에서 89~9owt%의 저밀도 도전입자농도로 되고, 대략 40mΩ의 접속저항을 갖는다.
본 발명의 가압도포는 무가압도포의 범프/전극쌍 사이에 발생하는 (낮은) 접속저항과 도전성(상승)을 높이는 점에 있어서 중요하다. 즉, 가압이 전극(7)과 범프(2)의 최소(예를 들면 돌기)영역 사이의 (예를 들면 샌드위치되거나 또는 끼워 지는)영역D에서 열가소성 수지(5)의 실질적인 양(실질적으로 전부는 아님)을 삐져 나오도록 부가되지 않으면, 그 후 비도전형의 열가소성 수지가 범프전극쌍 사이의 도전성을 낮추고 저항을 증가시키는 오염물질로서 작용한다. 이와 같은 취지의 증거로서 열가소성 수지(5), 도전입자(4), 가열 및 시간파라미터의 하나의 조합에서 가압을 사용하지 않으면 40mΩ의 접속저항으로 되며, 가압을 이용하는 조합에서는 대략 접속저항이 10mΩ이하로 크게 높아진다(증대한다).
다른 중요한 취지로서, 가열/가압의 초기단계(도 9b 참조)에 있어서, 전극부분(7)과 절연성 수지(8)은 변형되지 않는다. 가열/가압의 최종단계(도 9c 참조)에 있어서, 범프(2), 전극부분(7)(예를 들면 두께가 18㎛) 및 절연층(8)중의 하나가 압력이 계속 인가되는 동안에 이 부품 사이의 충돌에 의해 부품 사이의 자유공간에서 변형이 나타난다. 도 9c의 왼쪽의 범프/전극쌍은 변형을 나타내는 전극(7D)와 절연층부분(8D)을 도시한 도면이다.
도전입자 밀집층의 변형 및 이 점에 대해 설명한다. 범프(2)가 반도체 IC 소자(1)상에 형성될 때, 제조한계로 인해 그와 같은 범프는 반도체 IC 소자(1)의 표면에서 계측한 균일한 거리(즉, 도 1의 HB)로 연장되지 않고, 즉 약간의 예를 들면 ±7㎛의 비평탄 수차 또는 변동이 발생한다. 마찬가지로, 전극(7)이 기판(6)상에 형성될 때, 제조한계로 인해 그와 같은 전극은 기판(6)의 표면에서 계측한 균일한 거리(즉, 도 1의 HE)로 연장되지 않고, 즉 약간의 예를 들면 ±7㎛의 비평면 수차 또는 변동이 발생한다. 도 9a∼도 9c는 좌측의 전극(7)이 우측의 전극보다 큰 상태를 나타내는 도면이다. 즉, 좌측의 범프전극쌍은 가열/가압단계 동안에 자유공간을 다 소모하여 충돌/왜곡이 나타난다. 한편, 우측의 범프/전극쌍은 그들 사이에 그와 같은 충돌/왜곡이 발생하지 않아 충분한 자유공간을 갖는다. 본 발명의 도전입자 밀집층의 하나의 중요한 기능은 범프/전극쌍 사이에서 발생하 는 (낮은) 접속저항과 (상승한) 도전성을 높이기 위해 각각의 범프/전극쌍 사이의 자유공간에 적절하게 층을 충전하는 것이다. 도전입자 밀집층의 두께(즉, 도 1의 HS)는 왜곡된 범프/전극쌍과 간격을 둔 범프/전극쌍 양쪽에 대해 동일하게 하고, 즉 범프(2), 전극부분(7)(예를 들면 두께18㎛)와 절연층(8)의 기계적인 변형에 대해 주로 충돌하는 범프/전극쌍 사이를 조정하기 위해 마련된다.
본 발명에 있어서는 가압시에 범프(2), 전극부분(7) 및 절연층(8)중의 하나에 약간의 변형이 나타나며, 나타난 변형은 다른 많은 불합리한 변형 이하이다.
도 10은 본 발명과 종래기술의 비교를 도시한 사진이다. 도 10의 하부사진은 종래기술의 "B"를 나타낸다. 이와 같은 접근에 있어서, 도전입자를 갖는 열경화성 (열가소성과는 반대의 의미)층을 도전성 범프상에 도포하여 온도상승시에 경화되도록 설정한다.
경화된(유연하지 않은) 열경화성 층을 사용하므로, 고압(본 발명과 비교시)이 가압시에 부가되어 여러가지 불리한 결과가 발생한다. 고압은 도전성 범프상의 경화된 열경화성 층을 균열시키고, 도전성 범프 주변의 영역으로 이동시킨다. 따라서, 그와 같이 균열된 열경화성 층은 범프/전극쌍 사이의 (낮은) 접속저항과 (상승의) 도전성을 높이지 못한다. 또한, 고압은 열경화성 층의 파손/균열에 부가하여 범프(2), 전극부분(7) 및 절연층(8)중의 하나에 극단적인 왜곡을 일으킨다. 도 10의 하부사진은 기판전극과 기판의 양쪽에서 극단적인 왜곡을 나타낸다. 그와 같은 극단적인 왜곡은 예를 들면 기판에서 기판전극의 박리, 균열 또는 기판 전극의 파손, 기판전극과 기판접지면(도 10의 하부 사진의 직선의 줄) 사이의 간격 및 임피던스의 과대한 변화, 기판전극과 기판접지면 사이의 회로단락 등 많은 문제를 야기시킨다. 한편, 도 10의 상부사진에 설명된 본 발명의 구조는 과대한 변형이 적고, 따라서 박리, 균열, 파손, 임피던스변화 또는 단락회로가 작아진다.
본 발명의 또 다른 이점은 접속구조에서 선형 팽창/수축을 흡수하도록 영역L(도 1의 (c))내의 도전성 페이스트의 유연성과 하부충전수지(9)와 도전성 페이스트(3)내의 잔류응력을 이용하므로, 팽창/수축주기의 수(예를 들면 1000)에 유용한 구조이다. 특히, 냉각/세팅시(제조시) 충전수지의 수축이 접속구조내에서 잔류 응력을 일으킨다. 또한, 냉각/세트시의 연속적인 가압도 잔류응력을 부가시킨 다. 영역L(도 1의 (c))내의 도전성 페이스트의 유연성과 이러한 잔류응력이 통상의 연속적인 가열/냉각 동작시 선형 팽창/수축응력을 흡수하는데 유용하다는 것이 발견되었다. 따라서, 신뢰성을 증가시킬 수 있다.
본 발명은 가열단계에서 다음과 같은 이점을 갖는다. 특히, 유기회로기판 (6)상에 형성된 절연수지(8)이 가열에 의해 연화되므로, 가열없이 변형된 경우에 비해 필요에 따라 비교적 저압으로 유기회로기판(6)의 전극(7)과 절연수지(8)을 변 형시킬 수 있다. 또한, 유기회로기판(6)의 전극부(7)과 돌기범프(2) 사이에 개재 된 도전성 페이스트(3)내의 열가소성 수지(5)가 가열에 의해 연화되고, 연화된 열 가소성 수지가 가압에 의해 돌기전극(2)의 주위에 끼워지므로, 도전입자(4)가 밀집하게 되는 영역을 생성할 수 있다.
상술한 처리에 의해 도 1에 도시된 실장구조체가 얻어진다. 도 1에 도시된 플립칩 접속 구조체에 있어서, 돌기범프(2)와 전극부(7)의 높이의 임의의 변동이 도전입자 밀집층 또는 유기회로기판(6)의 전극부(7) 또는 수지(8)의 변형에 의해 보상되므로, 제조효율을 향상시킬 수 있다. 또한, 각각의 범프/전극쌍 사이에 고밀도의 도전입자(4)를 갖는 층을 형성하므로, 저저항/고도전성의 접속을 실현할 수 있다. 또한, 수지를 경화시키도록 충전수지(9)의 삽입 후 반도체 IC 소자 (1)과 회로기판(6) 사이의 충전수지(9)를 가압 및 가열하므로 신뢰성이 보장된다.
본 발명에 의하면, 충전수지(9)가 기판에 도포된 후, 반도체 IC 소자(1)이 탑재되고, 유기회로기판(6)상에 반도체 IC 소자(1)을 탑재한 다음 이들 사이의 갭 에 충전수지(9)를 충전해도 좋다. 또한, 범프(2) 대신에 도전성 페이스트(3)을 유기회로기판(6)의 전극(7)에 도포해도 좋다. 또한, 돌기범프(2)는 와이어(와이어본딩) 범프에 한정되지 않고 통상의 돌출 범프, 에칭 범프, 천공(다이펀칭) 범프 등이어도 좋다.
상술한 바와 같이, 본 발명의 반도체 IC 소자(1)과 유기회로기판(6)의 플립칩 구조체를 형성하는데 있어서, 안정된 저접속저항 접속 구조체를 기판용 특수재 료나 특수공정을 사용하는 일 없이 고효율로 형성할 수 있다. 그 결과, 디지탈 및 아날로그 IC 칩 등에 광범위하게 적용할 수 있는 저렴한 플립칩 구조체를 실현할 수 있다. 따라서, 본 발명은 예를 들면 고속 신호 전송계에서 일반의 민생기기의 저코스트화 및 고기능화를 실현할 수 있다.
이상, 본 발명을 상기 실시예에 따라 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위내에서 여러가지 로 변경가능한 것은 물론이다. 예를 들면, 본 발명에 있어서 비평탄성의 전극을 보상하기 위한 도전성 페이스트, 가열 및 가압 구조는 반도체 IC 이외 예를 들면 적층 프린트회로기판과 프린트회로기판 접속 사이의 비평면 접속의 보상에 적용가능하다.

Claims (33)

  1. 돌기전극을 갖는 반도체 집적회로(IC) 소자; 상기 돌기전극에 대응하는 기판용 전극을 갖는 회로기판 및; 상기 돌기전극과 상기 기판용 전극의 양쪽의 적어도 일부 사이에 재재되고, 상기 돌기전극 및 상기 기판용 전극에 인접하여 배치된 열가소성의 도전성 페이스트를 포함하고, 상기 도전성 페이스트는 상기 돌기전극과 상기 기판용 전극 사이의 전기적 접속을 높이기 위한 도전입자를 내포하고, 최소 격리 거리를 갖는 영역에 있어서 상기 돌기전극과 상기 기판용 전극 사이에 개재된 상기 도전성 페이스트내의 도전입자의 밀도는 상기 돌기전극 및 상기 기판용 전극에 인접하여 배치된 상기 도전성 페이스트내의 도전입자의 밀도보다 큰 것을 특징으로 하는 플립칩 접속 구조체.
  2. 제1항에 있어서, 상기 돌기전극은 와이어본딩 범프, 압출 범프, 에칭 범프 및 다이펀칭 범프중의 어느 하나인 것을 특징으로 하는 플립칩 접속 구조체.
  3. 제1항에 있어서, 상기 돌기전극은 금 범프, 은 범프 및 은/주석 합금 범프 중의 어느 하나인 것을 특징으로 하는 플립칩 접속 구조체.
  4. 제1항에 있어서, 상기 기판용 전극은 전극패드와 라인 중의 어느 하나인 것을 특징으로 하는 플립칩 접속 구조체.
  5. 제1항에 있어서, 상기 도전성 페이스트는 열가소성 수지와 열가소성 접착제 중의 적어도 하나를 포함하고, 상기 도전성 페이스트내의 상기 도전입자는 금 분말, 은 분말 및 은팔라듐합금 분말 중의 하나인 것을 특징으로 하는 플립칩 접속 구조체.
  6. 제1항에 있어서, 상기 돌기전극과 상기 기판용 전극 사이에 개재된 상기 도전성 페이스트내의 상기 도전입자의 밀도는 적어도 97wt%의 농도인 것을 특징으로 하는 플립칩 접속 구조체.
  7. 제1항에 있어서, 전기적으로 상호접속된 상기 돌기전극과 상기 기판용 전극 사이의 접속저항은 50mΩ미만인 것을 특징으로 하는 플립칩 접속 구조체.
  8. 제1항에 있어서, 전기적으로 상호접속된 상기 돌기전극과 상기 기판용 전극 사이의 접속저항은 40mΩ미만인 것을 특징으로 하는 플립칩 접속 구조체.
  9. 제1항에 있어서, 전기적으로 상호접속된 상기 돌기전극과 상기 기판용 전극 사이의 접속저항은 30mΩ미만인 것을 특징으로 하는 플립칩 접속 구조체.
  10. 제1항에 있어서, 전기적으로 상호접속된 상기 돌기전극과 상기 기판용 전극 사이의 접속저항은 20mΩ미만인 것을 특징으로 하는 플립칩 접속 구조체.
  11. 제1항에 있어서, 전기적으로 상호접속된 상기 돌기전극과 상기 기판용 전극 사이의 접속저항은 10mΩ미만인 것을 특징으로 하는 플립칩 접속 구조체.
  12. 특허청구범위 제3항에 기재된 플립칩 접속 구조체를 구비한 전자기기.
  13. 돌기전극을 갖는 반도체 집적회로(IC) 소자; 상기 돌기전극에 대응하는 기판용 전극을 갖는 회로기판 및; 상기 돌기전극과 상기 기판용 전극의 양쪽의 적어도 일부 상에 마련되고, 상기 돌기전극과 상기 기판용 전극사이의 전기적 접속을 높이기 위한 도전입자를 내포하는 도전성 페이스트를 포함하고, 상기 도전성 페이스트는 최소 격리 거리를 갖는 영역에 있어서 상기 돌기전극과 상기 기판용 전극 사이에 직접 개재된 도전입자의 밀도가 상기 돌기전극과 상기 기판용 전극의 다른 부분 상의 상기 도전성 페이스트내의 도전입자의 밀도에 비해 높은 것을 특징으로 하는 플립칩 접속 구조체.
  14. 제13항에 있어서, 상기 돌기전극은 와이어본딩 범프, 압출 범프, 에칭 범프 및 다이펀칭 범프중의 어느 하나인 것을 특징으로 하는 플립칩 접속 구조체.
  15. 제13항에 있어서, 상기 돌기전극은 금 범프, 은 범프 및 은/주석 합금 범프 중의 어느 하나인 것을 특징으로 하는 플립칩 접속 구조체
  16. 제13항에 있어서, 상기 기판용 전극은 전극패드와 라인 중의 어느 하나인 것을 특징으로 하는 플립칩 접속 구조체.
  17. 제13항에 있어서, 상기 도전성 페이스트는 열가소성 수지와 열가소성 접착제 중의 적어도 하나를 포함하고, 상기 도전성 페이스트내의 상기 도전입자는 금 분말, 은 분말 및 은팔라듐합금 분말 중의 하나인 것을 특징으로 하는 플립칩 접속 구조체.
  18. 제13항에 있어서, 상기 돌기전극과 상기 기판용 전극 사이에 개재된 상기 도전성 페이스트내의 상기 도전입자의 밀도는 적어도 97wt%의 농도인 것을 특징으로 하는 플립칩 접속 구조체.
  19. 제13항에 있어서, 전기적으로 상호접속된 상기 돌기전극과 상기 기판용 전극 사이의 접속저항은 50mΩ미만인 것을 특징으로 하는 플립칩 접속 구조체.
  20. 제13항에 있어서, 전기적으로 상호접속된 상기 돌기전극과 상기 기판용 전극 사이의 접속저항은 40mΩ미만인 것을 특징으로 하는 플립칩 접속 구조체.
  21. 제13항에 있어서, 전기적으로 상호접속된 상기 돌기전극과 상기 기판용 전극 사이의 접속저항은 30mΩ미만인 것을 특징으로 하는 플립칩 접속 구조체.
  22. 제13항에 있어서, 전기적으로 상호접속된 상기 돌기전극과 상기 기판용 전극 사이의 접속저항은 20mΩ미만인 것을 특징으로 하는 플립칩 접속 구조체.
  23. 제13항에 있어서, 전기적으로 상호접속된 상기 돌기전극과 상기 기판용 전극 사이의 접속저항은 10mΩ미만인 것을 특징으로 하는 플립칩 접속 구조체.
  24. 특허청구범위 제13항에 기재된 플립칩 접속 구조체를 구비한 전자기기.
  25. 돌기전극을 갖는 반도체 집적회로 소자; 상기 돌기전극에 대응하는 기판용 전극을 갖는 회로 기판; 상기 돌기전극과 상기 기판용 전극의 양쪽의 적어도 일부 사이에 개재되고, 상기 돌기전극과 상기 기판용 전극에 인접하여 배치된 열가소성의 도전성 페이스트 및; 상기 반도체 집적회로 소자와 상기 회로기판 사이에 배치되고, 상기 돌기전극과 상기 기판용 전극 부근에 상기 도전성 페이스트를 적어도 밀봉/감금하는 밀봉수지를 포함하고, 상기 도전성 페이스트는 상기 돌기전극과 상기 기판용 전극 사이의 전기적 접속을 높이기 위한 도전입자를 내포하고, 최소 격리 거리를 갖는 영역에 있어서 상기 돌기전극과 상기 기판용 전극 사이에 개재된 상기 도전성 페이스트내의 도전입자의 밀도는 상기 영역에 인접하여 배치된 상기 도전성 페이스트의 다른 영역에 있어서의 도전입자의 밀도보다 큰 것을 특징으로 하는 접속 구조체.
  26. 돌기전극을 갖는 반도체 집적회로 소자; 상기 돌기전극에 대응하는 기판용 전극을 갖는 회로기판; 상기 돌기전극과 상기 기판용 전극의 양쪽의 적어도 일부 사이에 개재되고, 상기 돌기전극과 상기 기판용 전극에 인접하여 배치된 열가소성의 도전성 페이스트 및; 상기 반도체 집적회로 소자와 상기 회로기판 사이에 배치되고, 상기 돌기전극과 상기 기판용 전극 부근에 상기 열가소성의 도전성 페이스트를 적어도 밀봉/감금하는 열경화성의 밀봉수지를 포함하고, 상기 열가소성의 도전성 페이스트는 상기 돌기전극과 상기 기판용 전극 사이의 전기적 접속을 높이기 위한 도전입자를 내포하고, 최소 격리 거리를 갖는 영역에 있어서 상기 돌기전극과 상기 기판용 전극 사이에 개재된 상기 열가소성의 도전성 페이스트내의 도전입자의 밀도는 상기 영역에 인접하여 배치된 상기 열가소성의 도전성 페이스트의 다른 영역에 있어서의 도전입자의 밀도보다 큰 것을 특징으로 하는 접속 구조체.
  27. 돌기전극을 갖는 반도체 집적회로 소자; 상기 돌기전극에 대응하는 기판용 전극을 갖는 회로기판, 상기 돌기전극과 상기 기판용 전극의 양쪽의 적어도 일부 사이에 개재되고, 상기 돌기전극과 상기 기판용 전극에 인접하여 배치된 열가소성의 도전성 페이스트 및; 상기 반도체 집적회로 소자와 상기 회로기판 사이에 배치된 밀봉수지를 포함하고, 상기 열가소성의 도전성 페이스트는 상기 돌기전극과 상기 기판용 전극 사이의 전기적 접속을 높이기 위한 도전입자를 내포하고, 상기 열가소성의 도전성 페이스트는 최소 격리 거리를 갖는 영역에 있어서 상기 돌기전극과 상기 기판용 전극 사이에 개재된 도전입자 밀집부를 갖고, 상기 도전입자 밀집 부내의 도전입자의 밀도는 상기 돌기전극과 상기 기판용 전극에 인접하여 배치된 상기 열가소성의 도전성 페이스트의 다른 영역에 있어서의 도전입자의 밀도보다 큰 것을 특징으로 하는 접속 구조체.
  28. 돌기전극을 갖는 IC칩; 기판용 전극을 갖는 회로기판; 적어도 상기 돌기전극과 상기 기판용 전극 사이에 개재된 도전성 페이스트 및; 상기 IC칩과 상기 회로기판 사이에 배치된 밀봉수지를 포함하고, 상기 도전성 페이스트는 각각의 돌기전극과 기판용 전극 쌍 사이에 끼워진 도전입자 밀집부를 갖고, 상기 돌기전극과 상기 기판용 전극쌍 사이의 격리변동거리를 보상하기 위한 도전입자가 거의 충전되어 있는 것을 특징으로 하는 접속 구조체.
  29. 제28항에 있어서, 상기 도전성 페이스트는 열가소성의 도전성 페이스트인 것을 특징으로 하는 접속 구조체.
  30. 제29항에 있어서, 상기 도전입자 밀집부는 상기 돌기전극과 상기 기판용 전극 사이에 직접 개재된 상기 열가소성의 도전성 페이스트의 제1 부분에서 상기 돌기전극과 싱기 기판용 전극에 인접하여 배치된 제2 부분으로 수지가 삐져나오도록 가열 및 가압하는 것에 의해 형성되는 것을 특징으로 하는 접속 구조체.
  31. 돌기전극을 갖는 반도체 집적회로 소자; 상기 돌기전극에 대응하는 기판용 전극을 갖는 회로기판; 상기 돌기전극과 상기 기판용 전극의 양쪽의 적어도 일부 사이에 개재되고, 상기 돌기전극과 상기 기판용 전극에 인접하여 배치된 열가소성의 도전성 페이스트 및; 상기 반도체 집적회로 소자와 상기 회로기판 사이에 배치된 밀봉수지를 포함하고, 상기 열가소성의 도전성 페이스트는 상기 돌기전극과 상기 기판용 전극 사이의 전기적 접속을 높이기 위한 도전입자를 내포하고, 상기 열가소성의 도전성 페이스트는 상기 돌기전극과 상기 기판용 전극 사이에 개재된 도전입자 밀집부를 갖고, 상기 도전입자 밀집부내의 도전입자의 밀도는 상기 돌기전극과 상기 기판용 전극에 인접하여 배치된 상기 열가소성의 도전성 페이스트의 다른 영역에 있어서의 도전입자의 밀도보다 큰 것을 특징으로 하는 접속 구조체.
  32. 돌기전극을 갖는 반도체 집적회로 소자; 상기 돌기전극에 대응하는 기판용 전극을 갖는 회로기판 및; 상기 돌기전극과 상기 기판용 전극의 양쪽의 적어도 일부 사이에 개재되고, 상기 돌기전극과 상기 기판용 전극에 인접하여 배치된 도전성 페이스트를 포함하고, 상기 도전성 페이스트는 상기 돌기전극과 상기 기판용 전극 사이의 전기적 접속을 높이기 위한 도전입자를 내포하고, 최소 격리 거리를 갖는 영역에 있어서 상기 돌기전극과 상기 기판용 전극 사이에 개재된 상기 도전성 페이스트내의 도전입자의 밀도는 상기 영역에 인접하여 배치된 상기 도전성 페이스트의 다른 영역에 있어서의 도전입자의 밀도보다 큰 것을 특징으로 하는 접속 구조체.
  33. 돌기전극을 갖는 반도체 집적회로(IC) 소자; 상기 돌기전극에 대응하는 기판용 전극을 갖는 회로기판 및; 상기 돌기전극과 상기 기판용 전극의 양쪽의 적어도 일부 사이에 개재되고, 상기 돌기전극과 상기 기판용 전극에 인접하여 배치된 열가소성의 도전성 페이스트를 포함하고, 상기 도전성 페이스트는 상기 돌기전극과 상기 기판용 전극 사이의 전기적 접속을 높이기 위한 도전입자를 내포하고, 최소 격리 거리를 갖는 영역에 있어서 상기 돌기전극과 상기 기판용 전극 사이에 개재된 상기 도전성 페이스트내의 도전입자의 밀도는 상기 돌기전극과 상기 기판용 전극에 인접하여 배치된 상기 도전성 페이스트내의 도전입자의 밀도보다 큰 것을 특징으로 하는 플립칩 접속 구조체.
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